JP3135795B2 - ダイナミック型メモリ - Google Patents
ダイナミック型メモリInfo
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
【０００２】
【従来の技術】一般に、ダイナミック型メモリでは、メ
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
【０００３】一方、コンピュータシステムで大量に使用
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
【０００４】キャッシュメモリとして、ＭＰＵからもＤ
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセル
で構成するものものがある。
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセル
で構成するものものがある。
【０００５】ＤＲＡＭチップ上にＳＲＡＭセルからなる
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits,Digest of Technical Papers,pp 79-8
0 "A Circuit Design of Intelligent CDDRAM with Aut
omatic Write back Capability " なる文献に、１トラ
ンジスタ・１キャパシタのセルを用いたＤＲＡＭのカラ
ム毎にＳＲＡＭセルを付加し、これをキャッシュメモリ
として使用する技術が開示されている。また、この文献
には、読み出したいアドレスがキャッシュメモリにない
（ミスヒット）場合には、その時点でのキャッシュメモ
リの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits,Digest of Technical Papers,pp 79-8
0 "A Circuit Design of Intelligent CDDRAM with Aut
omatic Write back Capability " なる文献に、１トラ
ンジスタ・１キャパシタのセルを用いたＤＲＡＭのカラ
ム毎にＳＲＡＭセルを付加し、これをキャッシュメモリ
として使用する技術が開示されている。また、この文献
には、読み出したいアドレスがキャッシュメモリにない
（ミスヒット）場合には、その時点でのキャッシュメモ
リの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。
【０００６】一方、ＤＲＡＭのビット線センスアンプを
キャッシュメモリとして利用し得る点について本願出願
人の出願に係る特願平３−４１３１６号（特開平４−２
１２７８０号）に述べられており、その具体的な構成例
および制御動作例が本願出願人の出願に係る特願平３−
４１３１５号に述べられている。
キャッシュメモリとして利用し得る点について本願出願
人の出願に係る特願平３−４１３１６号（特開平４−２
１２７８０号）に述べられており、その具体的な構成例
および制御動作例が本願出願人の出願に係る特願平３−
４１３１５号に述べられている。
【０００７】さらに、本願出願人の出願に係る特願平４
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
【０００８】このＤＲＡＭにおいては、複数のサブアレ
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
【０００９】ここで、センスアンプキャッシュ方式を簡
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
【００１０】もし、上記したようにセンスアンプ群にデ
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
【００１１】これに対して、センスアンプ群にデータが
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
【００１２】そこで、キャッシュメモリのヒット率が小
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
【００１３】キャッシュメモリのヒット率を上昇させる
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
上記したようにキャッシュメモリの容量を増大させる方
法をセンスアンプキャッシュ方式に適用する場合、デー
タをラッチした状態でアクセスを待つセンスアンプの数
を増大させることを意味する。一般に、大容量メモリ
は、前述したように各サブアレイのうちの幾つかを同時
に活性化させる部分活性化を行う。その際、ロウ系の動
作をさせないサブアレイに関連したセンスアンプは、デ
ータを保持させないのが一般的である。しかし、上記し
たようなロウ系の動作をさせないサブアレイに関連した
センスアンプにもデータを保持させたままにしておくこ
とにより、アクセスを待機している状態でデータを保持
しているセンスアンプ数を増大させ、キャッシュメモリ
の容量を増大させてそのヒット率を上昇させることがで
きる。
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
上記したようにキャッシュメモリの容量を増大させる方
法をセンスアンプキャッシュ方式に適用する場合、デー
タをラッチした状態でアクセスを待つセンスアンプの数
を増大させることを意味する。一般に、大容量メモリ
は、前述したように各サブアレイのうちの幾つかを同時
に活性化させる部分活性化を行う。その際、ロウ系の動
作をさせないサブアレイに関連したセンスアンプは、デ
ータを保持させないのが一般的である。しかし、上記し
たようなロウ系の動作をさせないサブアレイに関連した
センスアンプにもデータを保持させたままにしておくこ
とにより、アクセスを待機している状態でデータを保持
しているセンスアンプ数を増大させ、キャッシュメモリ
の容量を増大させてそのヒット率を上昇させることがで
きる。
【００１４】また、前記したようにキャッシュメモリを
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと、つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと、つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
【００１５】一方、メモリのチップ面積を小さくするた
めに、図４に示すように、２つのサブアレイ６１に挟ま
れた領域にセンスアンプ（センス用ＮＭＯＳアンプ、リ
ストア用ＰＭＯＳアンプ）６２を配置し、制御信号Ｘｆ
ｅｒ１、Ｘｆｅｒ２により転送用トランジスタを制御し
て２つのサブアレイ６１を１つのセンスアンプ６２に選
択的に接続することにより２つのサブアレイ６１で１つ
のセンスアンプ６２を時分割的に使用する共有（シェア
ード）センスアンプ方式が知られている。
めに、図４に示すように、２つのサブアレイ６１に挟ま
れた領域にセンスアンプ（センス用ＮＭＯＳアンプ、リ
ストア用ＰＭＯＳアンプ）６２を配置し、制御信号Ｘｆ
ｅｒ１、Ｘｆｅｒ２により転送用トランジスタを制御し
て２つのサブアレイ６１を１つのセンスアンプ６２に選
択的に接続することにより２つのサブアレイ６１で１つ
のセンスアンプ６２を時分割的に使用する共有（シェア
ード）センスアンプ方式が知られている。
【００１６】この方式は、１６Ｍビットなどの大容量メ
モリで実際に採用されており、チップ面積の低減化を図
っている。ここで、共有センスアンプ方式における配置
の効率について、図５および図６に模式的に示すような
２つの配置を考えてみる。
モリで実際に採用されており、チップ面積の低減化を図
っている。ここで、共有センスアンプ方式における配置
の効率について、図５および図６に模式的に示すような
２つの配置を考えてみる。
【００１７】図５に示すようにサブアレイ７１と共有セ
ンスアンプ７２とが並ぶブロックが交互に繰り返す数が
多い共有センスアンプ構成の方が、図６に示すようにサ
ブアレイ７１と共有センスアンプ７２とが並ぶブロック
が交互に繰り返す数が少ない共有センスアンプ構成の繰
り返しよりも配置効率が良いことが分かる。
ンスアンプ７２とが並ぶブロックが交互に繰り返す数が
多い共有センスアンプ構成の方が、図６に示すようにサ
ブアレイ７１と共有センスアンプ７２とが並ぶブロック
が交互に繰り返す数が少ない共有センスアンプ構成の繰
り返しよりも配置効率が良いことが分かる。
【００１８】上記したような共有センスアンプ構成を持
つサブアレイにセンスアンプキャッシュ方式を適用し、
キャッシュメモリの容量を増大させようとすると、図７
に示すような構成になる。つまり、共有センスアンプ構
成を持つサブアレイ７１のうちの半分のサブアレイ
（Ａ、Ｂ、Ｃ）あるいは（ａ、ｂ、ｃ）を活性化させ、
サブアレイ７１の一端側のセンスアンプを除くセンスア
ンプ７２群にデータを保持させることにより、データを
ラッチした状態でアクセスを待つセンスアンプの数を増
大させることが可能になる。
つサブアレイにセンスアンプキャッシュ方式を適用し、
キャッシュメモリの容量を増大させようとすると、図７
に示すような構成になる。つまり、共有センスアンプ構
成を持つサブアレイ７１のうちの半分のサブアレイ
（Ａ、Ｂ、Ｃ）あるいは（ａ、ｂ、ｃ）を活性化させ、
サブアレイ７１の一端側のセンスアンプを除くセンスア
ンプ７２群にデータを保持させることにより、データを
ラッチした状態でアクセスを待つセンスアンプの数を増
大させることが可能になる。
【００１９】しかし、上記したような図７に示すような
共有センスアンプ構成では、バンク分けができないこと
が分かる。即ち、サブアレイＡとａとは別のバンクに分
けることができない。その理由は、前記したようなバン
ク分けの条件の（１）を満たさず、バンク毎に独立のセ
ンスアンプを持つことができないからである。また、サ
ブアレイａとＢとは別のバンクに分けることができな
い。その理由は、サブアレイａとＢとはセンスアンプを
共有しており、やはり、バンク分けの条件の（１）を満
たさない。このことから、帰納的に、図７に示したよう
に共有センスアンプ構成が続いている限り、バンク分け
ができないことが分かる。
共有センスアンプ構成では、バンク分けができないこと
が分かる。即ち、サブアレイＡとａとは別のバンクに分
けることができない。その理由は、前記したようなバン
ク分けの条件の（１）を満たさず、バンク毎に独立のセ
ンスアンプを持つことができないからである。また、サ
ブアレイａとＢとは別のバンクに分けることができな
い。その理由は、サブアレイａとＢとはセンスアンプを
共有しており、やはり、バンク分けの条件の（１）を満
たさない。このことから、帰納的に、図７に示したよう
に共有センスアンプ構成が続いている限り、バンク分け
ができないことが分かる。
【００２０】換言すれば、共有センスアンプ方式を用い
る場合に、バンク分けを行うためには、共有センスアン
プ構成を持つサブアレイを途中で分断しなければならな
くなり、これは共有センスアンプ構成の利点である配置
効率の良さに伴うチップ面積の低減効果が小さくなって
しまうことを意味する。
る場合に、バンク分けを行うためには、共有センスアン
プ構成を持つサブアレイを途中で分断しなければならな
くなり、これは共有センスアンプ構成の利点である配置
効率の良さに伴うチップ面積の低減効果が小さくなって
しまうことを意味する。
【００２１】もし、従来のようにアレイ分割をサブアレ
イと共有センスアンプとの配列方向にのみ行う横方向分
割方式のままで、配置効率の良い共有センスアンプ構成
を持つサブアレイを途中で分断して２個のバンクに分け
ようとすると、図８に示すような構成になる。
イと共有センスアンプとの配列方向にのみ行う横方向分
割方式のままで、配置効率の良い共有センスアンプ構成
を持つサブアレイを途中で分断して２個のバンクに分け
ようとすると、図８に示すような構成になる。
【００２２】図８の構成は、ビット構成に対応するビッ
ト数のデータを入出力するための全ての入出力（Ｉ／
Ｏ）パッド７６をチップのサブアレイ配列方向の一辺に
集め、メモリ実装用の印刷回路基板に垂直状態で表面実
装し得るようにした縦型パッケージ（ＶＳＭＰ）を用い
ることにより、パッケージ内部のリードフレームや回路
基板上の配線を短くしてデータ転送の高速化を図ろうと
する例を示している。
ト数のデータを入出力するための全ての入出力（Ｉ／
Ｏ）パッド７６をチップのサブアレイ配列方向の一辺に
集め、メモリ実装用の印刷回路基板に垂直状態で表面実
装し得るようにした縦型パッケージ（ＶＳＭＰ）を用い
ることにより、パッケージ内部のリードフレームや回路
基板上の配線を短くしてデータ転送の高速化を図ろうと
する例を示している。
【００２３】この場合、各サブアレイ７１毎に接続され
ているデータ線７３は、各サブアレイ７１に対応して設
けられているデータバッファ（ＤＱバッファ）７４に接
続されており、各バンクの各１個のデータバッファ７４
に共通にマルチプレクサ（ＭＰＸ）７５が接続されてお
り、このマルチプレクサ７５は前記Ｉ／Ｏパッド７６と
同数だけ設けられている。
ているデータ線７３は、各サブアレイ７１に対応して設
けられているデータバッファ（ＤＱバッファ）７４に接
続されており、各バンクの各１個のデータバッファ７４
に共通にマルチプレクサ（ＭＰＸ）７５が接続されてお
り、このマルチプレクサ７５は前記Ｉ／Ｏパッド７６と
同数だけ設けられている。
【００２４】しかし、上記した図８の構成では、配置効
率の良い共有センスアンプ構成を続ければ続けるほどサ
ブアレイ７１と共有センスアンプ７２との繰り返し数が
大きくなる。このことは、前述したようにＤＲＡＭの大
容量化に伴ってサブアレイ数が増大する傾向にあること
を考えると、横方向に分けられた各バンクの各サブアレ
イ７１に対応するＤＱバッファ７４とマルチプレクサ７
５とを接続するためのデータパスが長くなり、チップ内
でのデータ転送の高速化を妨げる要因になる。
率の良い共有センスアンプ構成を続ければ続けるほどサ
ブアレイ７１と共有センスアンプ７２との繰り返し数が
大きくなる。このことは、前述したようにＤＲＡＭの大
容量化に伴ってサブアレイ数が増大する傾向にあること
を考えると、横方向に分けられた各バンクの各サブアレ
イ７１に対応するＤＱバッファ７４とマルチプレクサ７
５とを接続するためのデータパスが長くなり、チップ内
でのデータ転送の高速化を妨げる要因になる。
【００２５】以上の説明から、従来のＤＲＡＭは、共有
センスアンプ構成およびセンスアンプキャッシュ方式を
採用する場合に、配置効率の良い共有センスアンプ構成
の下でキャッシュメモリのヒット率を上昇させるために
キャッシュメモリの容量を増大させると共にキャッシュ
メモリを幾つかのバンクに分けようとすると、データパ
スが長くなり、チップ内でのデータ転送の高速化を図る
上で支障が生じるという問題があった。
センスアンプ構成およびセンスアンプキャッシュ方式を
採用する場合に、配置効率の良い共有センスアンプ構成
の下でキャッシュメモリのヒット率を上昇させるために
キャッシュメモリの容量を増大させると共にキャッシュ
メモリを幾つかのバンクに分けようとすると、データパ
スが長くなり、チップ内でのデータ転送の高速化を図る
上で支障が生じるという問題があった。
【００２６】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、共有センスアンプ構成およびセンスアンプ
キャッシュ方式を小さな面積で実現しようとする場合
に、キャッシュメモリのヒット率の上昇とチップ内での
データ転送の高速化とを両立させることができず、どち
らかを犠牲にせざるを得なかった。
ＤＲＡＭは、共有センスアンプ構成およびセンスアンプ
キャッシュ方式を小さな面積で実現しようとする場合
に、キャッシュメモリのヒット率の上昇とチップ内での
データ転送の高速化とを両立させることができず、どち
らかを犠牲にせざるを得なかった。
【００２７】本発明は上記の問題点を解決すべくなされ
たもので、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式を小さな面積で実現しようとする場合に、
キャッシュメモリのヒット率を上昇させることができ、
チップ内のデータパスを短くしてデータ転送の高速化を
図ることができ、共有センスアンプ構成およびセンスア
ンプキャッシュ方式の各利点を活かした形で共存させ得
る高性能、低価格のダイナミック型メモリを提供するこ
とを目的とする。
たもので、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式を小さな面積で実現しようとする場合に、
キャッシュメモリのヒット率を上昇させることができ、
チップ内のデータパスを短くしてデータ転送の高速化を
図ることができ、共有センスアンプ構成およびセンスア
ンプキャッシュ方式の各利点を活かした形で共存させ得
る高性能、低価格のダイナミック型メモリを提供するこ
とを目的とする。
【００２８】
【課題を解決するための手段】第１の発明のダイナミッ
ク型メモリは、第１、第２のバンクに分割されて動作が
制御され、第１のバンクを構成する第１のメモリブロッ
クおよび第２のバンクを構成する第２のメモリブロック
が設けられ、前記第１および第２のメモリブロックは第
１の方向に並んで配置されており、上記第１および第２
の各メモリブロックはそれぞれ、それぞれ行列状に配置
されたダイナミック型のメモリセルのアレイを有し、同
一行のメモリセルに接続された複数のワード線および同
一列のメモリセルに接続された複数のビット線を有する
複数のサブアレイと、上記各サブアレイにおいて選択さ
れた行のメモリセルから読み出された電位をセンス増幅
するために設けられ、各バンク毎にそれぞれ同じタイミ
ングで動作するように制御され、アクセス待機状態のバ
ンクではセンスデータを保持したままの状態とされ、キ
ャッシュメモリとして使用される複数のセンスアンプと
を有し、上記第１および第２の各メモリブロックにおい
て１つのサブアレイと１つのセンスアンプとが上記第１
の方向と直交する第２の方向に交互に繰り返され、その
繰り返し方向の両端にセンスアンプが位置するように配
置され、かつ上記第１及び第２のメモリブロックは２つ
のサブアレイに挟まれたセンスアンプが上記２つのサブ
アレイで時分割的に使用される共有センスアンプ構成を
それぞれ有し、さらに、前記第１の方向に平行に形成さ
れ、前記第１のメモリブロックの前記複数のセンスアン
プに保持されたデータのうち選択された列のデータを転
送するための複数の第１データ線と、前記第１の方向に
平行に形成され、前記第２のメモリブロックの前記複数
のセンスアンプに保持されたデータのうち選択された列
のデータを転送するための複数の第２データ線と、前記
第１データ線又は第２データ線に選択的に接続され、前
記第１データ線又は第２データ線を介して対応するサブ
アレイとの間でデータの入出力が行われる前記第２の方
向に平行に配置された複数のデータ入／出力端子とが設
けられていることを特徴とする。
ク型メモリは、第１、第２のバンクに分割されて動作が
制御され、第１のバンクを構成する第１のメモリブロッ
クおよび第２のバンクを構成する第２のメモリブロック
が設けられ、前記第１および第２のメモリブロックは第
１の方向に並んで配置されており、上記第１および第２
の各メモリブロックはそれぞれ、それぞれ行列状に配置
されたダイナミック型のメモリセルのアレイを有し、同
一行のメモリセルに接続された複数のワード線および同
一列のメモリセルに接続された複数のビット線を有する
複数のサブアレイと、上記各サブアレイにおいて選択さ
れた行のメモリセルから読み出された電位をセンス増幅
するために設けられ、各バンク毎にそれぞれ同じタイミ
ングで動作するように制御され、アクセス待機状態のバ
ンクではセンスデータを保持したままの状態とされ、キ
ャッシュメモリとして使用される複数のセンスアンプと
を有し、上記第１および第２の各メモリブロックにおい
て１つのサブアレイと１つのセンスアンプとが上記第１
の方向と直交する第２の方向に交互に繰り返され、その
繰り返し方向の両端にセンスアンプが位置するように配
置され、かつ上記第１及び第２のメモリブロックは２つ
のサブアレイに挟まれたセンスアンプが上記２つのサブ
アレイで時分割的に使用される共有センスアンプ構成を
それぞれ有し、さらに、前記第１の方向に平行に形成さ
れ、前記第１のメモリブロックの前記複数のセンスアン
プに保持されたデータのうち選択された列のデータを転
送するための複数の第１データ線と、前記第１の方向に
平行に形成され、前記第２のメモリブロックの前記複数
のセンスアンプに保持されたデータのうち選択された列
のデータを転送するための複数の第２データ線と、前記
第１データ線又は第２データ線に選択的に接続され、前
記第１データ線又は第２データ線を介して対応するサブ
アレイとの間でデータの入出力が行われる前記第２の方
向に平行に配置された複数のデータ入／出力端子とが設
けられていることを特徴とする。
【００２９】第２の発明のダイナミック型メモリは、第
１の発明のダイナミック型メモリに対して、それぞれ前
記各サブアレイに対応して前記メモリブロックの近傍で
前記データ入／出力端子に近い側に配置され、対応する
サブアレイのデータ線からのデータを増幅する複数のデ
ータバッファ回路と、前記メモリブロックと前記複数の
データ入／出力端子との間に前記第２の方向に平行に配
置して設けられ、それぞれ前記第１、第２バンクにおけ
る各１個のサブアレイに対応するデータバッファ回路に
共通に接続されて上記第１及び第２のバンクからのデー
タを選択的に取り出す複数のマルチプクサが付加されて
いる。
１の発明のダイナミック型メモリに対して、それぞれ前
記各サブアレイに対応して前記メモリブロックの近傍で
前記データ入／出力端子に近い側に配置され、対応する
サブアレイのデータ線からのデータを増幅する複数のデ
ータバッファ回路と、前記メモリブロックと前記複数の
データ入／出力端子との間に前記第２の方向に平行に配
置して設けられ、それぞれ前記第１、第２バンクにおけ
る各１個のサブアレイに対応するデータバッファ回路に
共通に接続されて上記第１及び第２のバンクからのデー
タを選択的に取り出す複数のマルチプクサが付加されて
いる。
【００３０】第３の発明のダイナミック型メモリは、第
１の発明のダイナミック型メモリに対して、前記メモリ
ブロックとデータ入／出力端子との間の領域で第２の方
向に平行に配置され、それぞれ前記第１、第２のバンク
における各１個のサブアレイに対応する複数のデータ線
に共通に接続され、前記第１、第２のバンクからのデー
タを選択的に増幅する複数のデータバッファ回路・マル
チプクサが付加されている。
１の発明のダイナミック型メモリに対して、前記メモリ
ブロックとデータ入／出力端子との間の領域で第２の方
向に平行に配置され、それぞれ前記第１、第２のバンク
における各１個のサブアレイに対応する複数のデータ線
に共通に接続され、前記第１、第２のバンクからのデー
タを選択的に増幅する複数のデータバッファ回路・マル
チプクサが付加されている。
【００３１】
【作用】複数の共有センスアンプ構成のメモリブロック
が、サブアレイとセンスアンプとの繰り返し方向に垂直
な方向のメモリチップの第２の辺に沿って複数個に分割
されて配置されてバンク分割が行われているので、各サ
ブアレイのセンスアンプ群をキャッシュメモリとして用
いたセンスアンプキャッシュ方式を採用することができ
る。
が、サブアレイとセンスアンプとの繰り返し方向に垂直
な方向のメモリチップの第２の辺に沿って複数個に分割
されて配置されてバンク分割が行われているので、各サ
ブアレイのセンスアンプ群をキャッシュメモリとして用
いたセンスアンプキャッシュ方式を採用することができ
る。
【００３２】この場合、相異なるバンクの各１個のサブ
アレイに対応する複数のデータ線に共通にマルチプクサ
が接続されているので、複数のバンクのデータをマルチ
プクスして各バンク毎のデータを独立に読み出すことが
可能になり、各バンクは全ての入／出力パッド群に対す
るデータパスを持っているので、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
アレイに対応する複数のデータ線に共通にマルチプクサ
が接続されているので、複数のバンクのデータをマルチ
プクスして各バンク毎のデータを独立に読み出すことが
可能になり、各バンクは全ての入／出力パッド群に対す
るデータパスを持っているので、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
【００３３】また、各サブアレイのセンスアンプはそれ
ぞれ同じタイミングで動作（センス・ラッチ・イコライ
ズなど）し、アクセス待機状態のサブアレイのセンスア
ンプがセンスデータを保持したままの状態に制御される
ので、キャッシュメモリの容量を増大させることがで
き、キャッシュメモリのヒット率を上昇させることが可
能になる。
ぞれ同じタイミングで動作（センス・ラッチ・イコライ
ズなど）し、アクセス待機状態のサブアレイのセンスア
ンプがセンスデータを保持したままの状態に制御される
ので、キャッシュメモリの容量を増大させることがで
き、キャッシュメモリのヒット率を上昇させることが可
能になる。
【００３４】また、各サブアレイに対応して設けられて
いるデータ線の全てがメモリチップの第２の辺に平行に
形成されており、マルチプクサ群と入／出力パッド群と
がメモリチップの同じ辺（第２の辺に垂直な方向の第１
の辺）に集中している。
いるデータ線の全てがメモリチップの第２の辺に平行に
形成されており、マルチプクサ群と入／出力パッド群と
がメモリチップの同じ辺（第２の辺に垂直な方向の第１
の辺）に集中している。
【００３５】このようにデータ線群やマルチプクサ群、
入／出力パッド群の配置が工夫されているので、チップ
内のデータパスが短くなり、データ転送の高速化を図る
ことが可能になる。
入／出力パッド群の配置が工夫されているので、チップ
内のデータパスが短くなり、データ転送の高速化を図る
ことが可能になる。
【００３６】また、１つのサブアレイと１つのセンスア
ンプとが交互に繰り返し、その繰り返し方向の両端にセ
ンスアンプが位置するように配置され、２つのサブアレ
イに挟まれたセンスアンプが上記２つのサブアレイで時
分割的に使用される配置効率の良い共有センスアンプ構
成が採用されているので、小さな面積で実現することが
可能になる。
ンプとが交互に繰り返し、その繰り返し方向の両端にセ
ンスアンプが位置するように配置され、２つのサブアレ
イに挟まれたセンスアンプが上記２つのサブアレイで時
分割的に使用される配置効率の良い共有センスアンプ構
成が採用されているので、小さな面積で実現することが
可能になる。
【００３７】つまり、共有センスアンプ構成およびセン
スアンプキャッシュ方式の各利点を活かした形で共存さ
せた高性能、低価格のＤＲＡＭを実現することが可能に
なる。
スアンプキャッシュ方式の各利点を活かした形で共存さ
せた高性能、低価格のＤＲＡＭを実現することが可能に
なる。
【００３８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ、センスアンプ、データ
バッファ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示
している。図２は、図１中の２個のサブアレイ、１個の
センスアンプ、１個のデータバッファを取り出してその
一例を示している。図１、図２において、それぞれ共有
センスアンプ構成を持つ複数のメモリブロック１０は、
１つのサブアレイ１１と１つのセンスアンプ１２とがメ
モリチップ１の第１の辺Ｘ（図中では左右方向）に沿っ
て交互に繰り返し、その繰り返し方向の両端にセンスア
ンプ１２が位置するように配置され、２つのサブアレイ
１１に挟まれた１つのセンスアンプ１２が上記２つのサ
ブアレイ１１で時分割的に使用される。上記２つのサブ
アレイ１１の各列で１つのセンスアンプ１２を時分割的
に使用するための共有センスアンプの構成は、例えば図
４を参照して前述した通りである。
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ、センスアンプ、データ
バッファ、マルチプレクサ、Ｉ／Ｏパッドの配置例を示
している。図２は、図１中の２個のサブアレイ、１個の
センスアンプ、１個のデータバッファを取り出してその
一例を示している。図１、図２において、それぞれ共有
センスアンプ構成を持つ複数のメモリブロック１０は、
１つのサブアレイ１１と１つのセンスアンプ１２とがメ
モリチップ１の第１の辺Ｘ（図中では左右方向）に沿っ
て交互に繰り返し、その繰り返し方向の両端にセンスア
ンプ１２が位置するように配置され、２つのサブアレイ
１１に挟まれた１つのセンスアンプ１２が上記２つのサ
ブアレイ１１で時分割的に使用される。上記２つのサブ
アレイ１１の各列で１つのセンスアンプ１２を時分割的
に使用するための共有センスアンプの構成は、例えば図
４を参照して前述した通りである。
【００３９】また、上記複数のメモリブロック１０は、
前記第１の辺Ｘに垂直な方向のメモリチップの第２の辺
Ｙ（図中では上下方向）に沿って複数個（本例では２
個）に分割されて配置され、この分割配置により複数
（本例では２個）のバンクに分割されて動作が制御され
る。なお、バンクの指定（選択）は、バンクアドレスが
デコードされた出力により制御される。
前記第１の辺Ｘに垂直な方向のメモリチップの第２の辺
Ｙ（図中では上下方向）に沿って複数個（本例では２
個）に分割されて配置され、この分割配置により複数
（本例では２個）のバンクに分割されて動作が制御され
る。なお、バンクの指定（選択）は、バンクアドレスが
デコードされた出力により制御される。
【００４０】上記各サブアレイ１１は、それぞれ行列状
に配置されたダイナミック型のメモリセルＭＣのアレイ
を有し、同一行のメモリセルＭＣに接続された複数のワ
ード線ＷＬｉおよび同一列のメモリセルＭＣに接続され
た複数のビット線ＢＬｉを有する。上記複数のワード線
ＷＬｉは、ロウアドレスをデコードするロウデコーダ２
１により選択され、上記複数のビット線ＢＬｉは、カラ
ムアドレスをデコードするカラムデコーダ（図示せず）
により選択されるカラム選択回路により選択される。な
お、各サブアレイにおけるメモリセルの指定は、ロウア
ドレスおよびカラムアドレスが順次与えられることによ
り制御される。
に配置されたダイナミック型のメモリセルＭＣのアレイ
を有し、同一行のメモリセルＭＣに接続された複数のワ
ード線ＷＬｉおよび同一列のメモリセルＭＣに接続され
た複数のビット線ＢＬｉを有する。上記複数のワード線
ＷＬｉは、ロウアドレスをデコードするロウデコーダ２
１により選択され、上記複数のビット線ＢＬｉは、カラ
ムアドレスをデコードするカラムデコーダ（図示せず）
により選択されるカラム選択回路により選択される。な
お、各サブアレイにおけるメモリセルの指定は、ロウア
ドレスおよびカラムアドレスが順次与えられることによ
り制御される。
【００４１】前記各センスアンプ１２は、上記各サブア
レイ１１において選択された行のメモリセルから読み出
された電位をセンス増幅するために設けられており、そ
れぞれ同じタイミングで動作するように制御され、アク
セス待機状態のサブアレイ１１ではセンスデータを保持
し続ける状態（出力待機状態）に制御され、キャッシュ
メモリとして使用される。
レイ１１において選択された行のメモリセルから読み出
された電位をセンス増幅するために設けられており、そ
れぞれ同じタイミングで動作するように制御され、アク
セス待機状態のサブアレイ１１ではセンスデータを保持
し続ける状態（出力待機状態）に制御され、キャッシュ
メモリとして使用される。
【００４２】なお、上記したようにセンスデータを保持
したままの状態に制御するためには、図４に示したよう
なセンスアンプの活性化制御を行うための制御信号／Ｓ
ＡＮ、ＳＡＰを活性状態のままに保持し得るように回路
を構成すればよい。
したままの状態に制御するためには、図４に示したよう
なセンスアンプの活性化制御を行うための制御信号／Ｓ
ＡＮ、ＳＡＰを活性状態のままに保持し得るように回路
を構成すればよい。
【００４３】複数のデータ線１３は、それぞれ前記各サ
ブアレイ１１に対応して前記メモリチップの第２の辺Ｙ
に平行に形成されており、上記サブアレイ１１に対応す
るセンスアンプ１２に保持されたデータのうち選択され
た列のデータを転送するためのものである。この場合、
相異なるバンクの各データ線のうち、データ入／出力
（Ｉ／Ｏ）パッド１６から遠い側に位置するサブアレイ
１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１６
に近い側に位置するメモリブロックのセンスアンプ１２
上を通過している。
ブアレイ１１に対応して前記メモリチップの第２の辺Ｙ
に平行に形成されており、上記サブアレイ１１に対応す
るセンスアンプ１２に保持されたデータのうち選択され
た列のデータを転送するためのものである。この場合、
相異なるバンクの各データ線のうち、データ入／出力
（Ｉ／Ｏ）パッド１６から遠い側に位置するサブアレイ
１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１６
に近い側に位置するメモリブロックのセンスアンプ１２
上を通過している。
【００４４】複数のＩ／Ｏパッド１６は、前記各バンク
のサブアレイ１１に対応して前記メモリチップの第１の
辺Ｘに平行に配置されており、対応するサブアレイ１１
との間でデータ線１３を介してデータの入出力が行われ
る。
のサブアレイ１１に対応して前記メモリチップの第１の
辺Ｘに平行に配置されており、対応するサブアレイ１１
との間でデータ線１３を介してデータの入出力が行われ
る。
【００４５】複数のデータバッファ（ＤＱバッファ）１
４は、それぞれ前記各サブアレイ１１に対応してその近
傍で前記Ｉ／Ｏパッド１６に近い側に配置されており、
対応するサブアレイ１１のデータ線１３に挿入接続さ
れ、対応するサブアレイ１１からのデータを増幅するも
のである。
４は、それぞれ前記各サブアレイ１１に対応してその近
傍で前記Ｉ／Ｏパッド１６に近い側に配置されており、
対応するサブアレイ１１のデータ線１３に挿入接続さ
れ、対応するサブアレイ１１からのデータを増幅するも
のである。
【００４６】複数のマルチプクサ１５は、前記複数のＩ
／Ｏパッド１６よりも前記メモリチップの第１の辺Ｘか
ら遠い位置で上記第１の辺Ｘに平行に配置されており、
それぞれ前記複数のバンクにおける各１個のサブアレイ
に対応するデータ線１３を介して対応するデータバッフ
ァ１４に共通に接続されて上記複数のバンクからのデー
タを選択的に取り出すように制御されるものである。
／Ｏパッド１６よりも前記メモリチップの第１の辺Ｘか
ら遠い位置で上記第１の辺Ｘに平行に配置されており、
それぞれ前記複数のバンクにおける各１個のサブアレイ
に対応するデータ線１３を介して対応するデータバッフ
ァ１４に共通に接続されて上記複数のバンクからのデー
タを選択的に取り出すように制御されるものである。
【００４７】なお、上記マルチプクサ１５と２個のバン
クの各データ線１３との接続に関して、相異なるバンク
の各データ線１３同士を接続すると、データ線１３の負
荷容量が大きくなってデータ転送の遅延時間が大きくな
るので好ましくない。
クの各データ線１３との接続に関して、相異なるバンク
の各データ線１３同士を接続すると、データ線１３の負
荷容量が大きくなってデータ転送の遅延時間が大きくな
るので好ましくない。
【００４８】そこで、マルチプクサ１５は、相異なるバ
ンクの各データ線１３にそれぞれ対応してスイッチ素子
（例えばＭＯＳトランジスタ）が直列に挿入接続されて
なる。これにより、相異なるバンクに対して選択的にＤ
Ｑバッファ１４によるデータの入／出力動作を許可する
ことが可能になる。
ンクの各データ線１３にそれぞれ対応してスイッチ素子
（例えばＭＯＳトランジスタ）が直列に挿入接続されて
なる。これにより、相異なるバンクに対して選択的にＤ
Ｑバッファ１４によるデータの入／出力動作を許可する
ことが可能になる。
【００４９】なお、センスアンプキャッシュ方式を採用
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に示すように、各サブアレイ毎にロウアドレ
スを保持するレジスタ回路２６と、このレジスタ回路２
６に保持されているロウアドレス（選択されたロウに対
応するロウアドレス）と新たに与えられるロウアドレス
とを比較するコンパレータ２７が設けられる。
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に示すように、各サブアレイ毎にロウアドレ
スを保持するレジスタ回路２６と、このレジスタ回路２
６に保持されているロウアドレス（選択されたロウに対
応するロウアドレス）と新たに与えられるロウアドレス
とを比較するコンパレータ２７が設けられる。
【００５０】そして、アクセスの対象となるサブアレイ
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
【００５１】上記第１実施例のＤＲＡＭにおいては、複
数の共有センスアンプ構成のメモリブロック１０が、サ
ブアレイ１１とセンスアンプ１２との繰り返し方向Ｘに
垂直な方向Ｙに沿って２個に分割されて配置されて２個
のバンクに分割されているので、各サブアレイ１１のセ
ンスアンプ１２群をキャッシュメモリとして用いたセン
スアンプキャッシュ方式を採用することができる。
数の共有センスアンプ構成のメモリブロック１０が、サ
ブアレイ１１とセンスアンプ１２との繰り返し方向Ｘに
垂直な方向Ｙに沿って２個に分割されて配置されて２個
のバンクに分割されているので、各サブアレイ１１のセ
ンスアンプ１２群をキャッシュメモリとして用いたセン
スアンプキャッシュ方式を採用することができる。
【００５２】この場合、相異なるバンクの各サブアレイ
１１に対応する２個のデータバッファ１４に共通にマル
チプクサ１５が接続されているので、複数のバンクのデ
ータをマルチプクスして各バンク毎のデータを独立に読
み出すことが可能になり、各バンクは全てのＩ／Ｏパッ
ド１６群に対するデータパスを持っているので、キャッ
シュメモリのヒット率を上昇させることが可能になる。
１１に対応する２個のデータバッファ１４に共通にマル
チプクサ１５が接続されているので、複数のバンクのデ
ータをマルチプクスして各バンク毎のデータを独立に読
み出すことが可能になり、各バンクは全てのＩ／Ｏパッ
ド１６群に対するデータパスを持っているので、キャッ
シュメモリのヒット率を上昇させることが可能になる。
【００５３】また、各サブアレイ１１に対応するセンス
アンプ１２はそれぞれ同じタイミングで動作（センス・
ラッチ・イコライズなど）し、アクセス待機状態のサブ
アレイに対応するセンスアンプ１２がセンスデータを保
持したままの状態に制御されるので、キャッシュメモリ
の容量を増大させることができ、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
アンプ１２はそれぞれ同じタイミングで動作（センス・
ラッチ・イコライズなど）し、アクセス待機状態のサブ
アレイに対応するセンスアンプ１２がセンスデータを保
持したままの状態に制御されるので、キャッシュメモリ
の容量を増大させることができ、キャッシュメモリのヒ
ット率を上昇させることが可能になる。
【００５４】また、各サブアレイ１１に対応して設けら
れているデータ線１３の全てがメモリチップの第２の辺
Ｙに平行に形成されており、マルチプクサ１５群とＩ／
Ｏパッド１６群とがメモリチップの第１の辺Ｘに集中し
ている。
れているデータ線１３の全てがメモリチップの第２の辺
Ｙに平行に形成されており、マルチプクサ１５群とＩ／
Ｏパッド１６群とがメモリチップの第１の辺Ｘに集中し
ている。
【００５５】このようにデータ線１３群やマルチプクサ
１５群、Ｉ／Ｏパッド１６群の配置が工夫されているの
で、チップ内のデータパスが短くなり、データ転送の高
速化を図ることが可能になる。
１５群、Ｉ／Ｏパッド１６群の配置が工夫されているの
で、チップ内のデータパスが短くなり、データ転送の高
速化を図ることが可能になる。
【００５６】また、１つのサブアレイ１１と１つのセン
スアンプ１２とが交互に繰り返し、その繰り返し方向の
両端にセンスアンプ１２が位置するように配置され、２
つのサブアレイ１１に挟まれた１つのセンスアンプ１２
が上記２つのサブアレイ１１で時分割的に使用される配
置効率の良い共有センスアンプ構成が採用されているの
で、小さな面積で実現することが可能になる。
スアンプ１２とが交互に繰り返し、その繰り返し方向の
両端にセンスアンプ１２が位置するように配置され、２
つのサブアレイ１１に挟まれた１つのセンスアンプ１２
が上記２つのサブアレイ１１で時分割的に使用される配
置効率の良い共有センスアンプ構成が採用されているの
で、小さな面積で実現することが可能になる。
【００５７】つまり、上記第１実施例のＤＲＡＭによれ
ば、共有センスアンプ構成およびセンスアンプキャッシ
ュ方式の各利点を活かした形で共存させた高性能、低価
格のＤＲＡＭを実現することが可能になる。
ば、共有センスアンプ構成およびセンスアンプキャッシ
ュ方式の各利点を活かした形で共存させた高性能、低価
格のＤＲＡＭを実現することが可能になる。
【００５８】図３は、本発明の第２実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ、センスアンプ、データ
バッファ・マルチプレクサ、Ｉ／Ｏパッドの配置例を示
している。
Ｍのチップにおけるサブアレイ、センスアンプ、データ
バッファ・マルチプレクサ、Ｉ／Ｏパッドの配置例を示
している。
【００５９】この第２実施例では、前記第１実施例と比
べて、複数のＤＱバッファ１４およびマルチプクサ１５
に代えて、メモリブロック１０とＩ／Ｏパッド１６との
間の領域でメモリチップの第１の辺Ｘに平行に複数のデ
ータバッファ（ＤＱバッファ）・マルチプクサ３１を配
置し、この複数のＤＱバッファ・マルチプクサ３１をそ
れぞれ複数のバンクにおける各１個のサブアレイ１１に
対応する複数のデータ線１３に共通に接続し、上記複数
のバンクからのデータを選択的に増幅するようにした点
が異なり、その他は同じであるので、図１中と同一符号
を付している。
べて、複数のＤＱバッファ１４およびマルチプクサ１５
に代えて、メモリブロック１０とＩ／Ｏパッド１６との
間の領域でメモリチップの第１の辺Ｘに平行に複数のデ
ータバッファ（ＤＱバッファ）・マルチプクサ３１を配
置し、この複数のＤＱバッファ・マルチプクサ３１をそ
れぞれ複数のバンクにおける各１個のサブアレイ１１に
対応する複数のデータ線１３に共通に接続し、上記複数
のバンクからのデータを選択的に増幅するようにした点
が異なり、その他は同じであるので、図１中と同一符号
を付している。
【００６０】また、相異なるバンクの各データ線１３の
うち、Ｉ／Ｏパッド１６から遠い側に位置するサブアレ
イ１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１
６に近い側に位置するサブアレイ１１に対応するデータ
線１３よりも長くなるので、その配線抵抗の増大を抑制
して上記両データ線の配線抵抗をほぼ等しくするため
に、上記Ｉ／Ｏパッド１６に近い側に位置するサブアレ
イ１１に対応するデータ線１３よりも太く形成しておく
ことが望ましい。上記第２実施例のＤＲＡＭにおいて
も、前記第１実施例のＤＲＡＭと同様に準じた動作が可
能であり、第１実施例のＤＲＡＭとほぼ同様の効果が得
られる。
うち、Ｉ／Ｏパッド１６から遠い側に位置するサブアレ
イ１１に対応するデータ線１３は、上記Ｉ／Ｏパッド１
６に近い側に位置するサブアレイ１１に対応するデータ
線１３よりも長くなるので、その配線抵抗の増大を抑制
して上記両データ線の配線抵抗をほぼ等しくするため
に、上記Ｉ／Ｏパッド１６に近い側に位置するサブアレ
イ１１に対応するデータ線１３よりも太く形成しておく
ことが望ましい。上記第２実施例のＤＲＡＭにおいて
も、前記第１実施例のＤＲＡＭと同様に準じた動作が可
能であり、第１実施例のＤＲＡＭとほぼ同様の効果が得
られる。
【００６１】
【発明の効果】上述したように本発明のＤＲＡＭによれ
ば、共有センスアンプ構成およびセンスアンプキャッシ
ュ方式を小さな面積で実現しようとする場合に、キャッ
シュメモリのヒット率を上昇させることができ、チップ
内のデータパスを短くしてデータ転送の高速化を図るこ
とができ、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式の各利点を活かした形で共存させることが
可能になる。
ば、共有センスアンプ構成およびセンスアンプキャッシ
ュ方式を小さな面積で実現しようとする場合に、キャッ
シュメモリのヒット率を上昇させることができ、チップ
内のデータパスを短くしてデータ転送の高速化を図るこ
とができ、共有センスアンプ構成およびセンスアンプキ
ャッシュ方式の各利点を活かした形で共存させることが
可能になる。
【図１】本発明の第１実施例に係るＤＲＡＭのチップに
おけるサブアレイ、センスアンプ、ＤＱバッファ、マル
チプレクサ、Ｉ／Ｏパッドの配置例を示す図。
おけるサブアレイ、センスアンプ、ＤＱバッファ、マル
チプレクサ、Ｉ／Ｏパッドの配置例を示す図。
【図２】図１中の２個のサブアレイ、１個のセンスアン
プ、１個のＤＱバッファを取り出してその一例を示す回
路図。
プ、１個のＤＱバッファを取り出してその一例を示す回
路図。
【図３】本発明の第２実施例に係るＤＲＡＭのチップに
おけるサブアレイ、センスアンプ、ＤＱバッファ、マル
チプレクサ、Ｉ／Ｏパッドの配置例を示す図。
おけるサブアレイ、センスアンプ、ＤＱバッファ、マル
チプレクサ、Ｉ／Ｏパッドの配置例を示す図。
【図４】従来のＤＲＡＭの共有センスアンプ方式におけ
る共有センスアンプに着目して示す模式図。
る共有センスアンプに着目して示す模式図。
【図５】従来のＤＲＡＭにおける共有センスアンプ構成
の一例を示す模式図。
の一例を示す模式図。
【図６】従来のＤＲＡＭにおける共有センスアンプ構成
の他の例を示す模式図。
の他の例を示す模式図。
【図７】従来のＤＲＡＭにセンスアンプキャッシュ方式
を採用してそのキャッシュメモリの容量を大きくするた
めのサブアレイを活性化する方式を示す模式図。
を採用してそのキャッシュメモリの容量を大きくするた
めのサブアレイを活性化する方式を示す模式図。
【図８】従来のＤＲＡＭにおいて横方向アレイ分割方式
のままで共有センスアンプ構成を持つメモリブロックを
２個のバンクに等分した場合の構成の一例を示す模式
図。
のままで共有センスアンプ構成を持つメモリブロックを
２個のバンクに等分した場合の構成の一例を示す模式
図。
１…メモリチップ、Ｘ…第１の辺、Ｙ…第２の辺、１０
…メモリブロック、１１…サブアレイ、ＭＣ…メモリセ
ル、ＷＬｉ…ワード線、ＢＬｉ…ビット線、１２…セン
スアンプ、１３…データ線、１４…データバッファ（Ｄ
Ｑバッファ）、１５…マルチプクサ、１６…Ｉ／Ｏパッ
ド、２１…ロウデコーダ、２６…レジスタ回路、２７…
コンパレータ。
…メモリブロック、１１…サブアレイ、ＭＣ…メモリセ
ル、ＷＬｉ…ワード線、ＢＬｉ…ビット線、１２…セン
スアンプ、１３…データ線、１４…データバッファ（Ｄ
Ｑバッファ）、１５…マルチプクサ、１６…Ｉ／Ｏパッ
ド、２１…ロウデコーダ、２６…レジスタ回路、２７…
コンパレータ。
フロントページの続き (72)発明者 荻原 正毅 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平６−195963（ＪＰ，Ａ) 特開 平３−19188（ＪＰ，Ａ) 特開 平５−334869（ＪＰ，Ａ) 特開 平８−96570（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4096
Claims (10)
- 【請求項１】 第１、第２のバンクに分割されて動作が
制御され、第１のバンクを構成する第１のメモリブロッ
クおよび第２のバンクを構成する第２のメモリブロック
が設けられ、前記第１および第２のメモリブロックは第
１の方向に並んで配置されており、 上記第１および第２の各メモリブロックはそれぞれ、 それぞれ行列状に配置されたダイナミック型のメモリセ
ルのアレイを有し、同一行のメモリセルに接続された複
数のワード線および同一列のメモリセルに接続された複
数のビット線を有する複数のサブアレイと、 上記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎にそれぞれ同じタイミングで動作するように
制御され、アクセス待機状態のバンクではセンスデータ
を保持したままの状態とされ、キャッシュメモリとして
使用される複数のセンスアンプとを有し、上記第１およ
び第２の各メモリブロックにおいて１つのサブアレイと
１つのセンスアンプとが上記第１の方向と直交する第２
の方向に交互に繰り返され、その繰り返し方向の両端に
センスアンプが位置するように配置され、かつ上記第１
及び第２のメモリブロックは２つのサブアレイに挟まれ
たセンスアンプが上記２つのサブアレイで時分割的に使
用される共有センスアンプ構成をそれぞれ有し、 さらに、前記第１の方向に平行に形成され、前記第１の
メモリブロックの前記複数のセンスアンプに保持された
データのうち選択された列のデータを転送するための複
数の第１データ線と、 前記第１の方向に平行に形成され、前記第２のメモリブ
ロックの前記複数のセンスアンプに保持されたデータの
うち選択された列のデータを転送するための複数の第２
データ線と、 前記第１データ線又は第２データ線に選択的に接続さ
れ、前記第１データ線又は第２データ線を介して 対応す
るサブアレイとの間でデータの入出力が行われる前記第
２の方向に平行に配置された複数のデータ入／出力端子
とが設けられていることを特徴とするダイナミック型メ
モリ。 - 【請求項２】 請求項１記載のダイナミック型メモリに
おいて、さらに、それぞれ前記各サブアレイに対応して
前記メモリブロックの近傍で前記データ入／出力端子に
近い側に配置され、対応するサブアレイのデータ線から
のデータを増幅する複数のデータバッファ回路と、 前記メモリブロックと前記複数のデータ入／出力端子と
の間に前記第２の方向に平行に配置して設けられ、それ
ぞれ前記第１、第２バンクにおける各１個のサブアレイ
に対応するデータバッファ回路に共通に接続されて上記
第１及び第２のバンクからのデータを選択的に取り出す
複数のマルチプクサとを具備することを特徴とするダイ
ナミック型メモリ。 - 【請求項３】 請求項１記載のダイナミック型メモリに
おいて、さらに、 前記メモリブロックとデータ入／出力端子との間の領域
で第２の方向に平行に配置され、それぞれ前記第１、第
２のバンクにおける各１個のサブアレイに対応する複数
のデータ線に共通に接続され、前記第１、第２のバンク
からのデータを選択的に増幅する複数のデータバッファ
回路・マルチプクサとを具備することを特徴とするダイ
ナミック型メモリ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
ダイナミック型メモリにおいて、前記複数のデータ線の
うち、前記データ入／出力端子から遠い側に位置するサ
ブアレイに対応するデータ線は、上記データ入／出力端
子に近い側に位置するメモリブロックのセンスアンプ上
を通過していることを特徴とするダイナミック型メモ
リ。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
ダイナミック型メモリにおいて、前記複数のデータ線の
うち、前記データ入／出力端子から遠い側に位置するサ
ブアレイに対応するデータ線は、上記データ入／出力端
子に近い側に位置するサブアレイに対応するデータ線よ
りも太いことを特徴とするダイナミック型メモリ。 - 【請求項６】 第１、第２のバンクに分割されて動作が
制御され、第１のバンクを構成する第１のメモリブロッ
クおよび第２のバンクを構成する第２のメモリブロック
が設けられ、前記第１および第２のメモリブロックは第
１の方向に並んで配置されており、 上記第１および第２の各メモリブロックはそれぞれ、 それぞれ行列状に配置されたダイナミック型のメモリセ
ルのアレイを有し、同一行のメモリセルに接続された複
数のワード線および同一列のメモリセルに接続された複
数のビット線を有する複数のサブアレイと、 上記各サブアレイにおいて選択された行のメモリセルか
ら読み出された電位をセンス増幅するために設けられ、
各バンク毎にそれぞれ同じタイミングで動作するように
制御される複数のセンスアンプとを有し、上記第１およ
び第２の各メモリブロックにおいて１つのサブアレイと
１つのセンスアンプとが上記第１の方向と直交する第２
の方向に交互に繰り返され、その繰り返し方向の両端に
センスアンプが位置するように配置され、かつ上記第１
及び第２のメモリブロックは２つのサブアレイに挟まれ
たセンスアンプが上記２つのサブアレイで時分割的に使
用される共有センスアンプ構成をそれぞれ有し、 さらに、前記第１の方向に平行に形成され、前記第１の
メモリブロックの前記複数のセンスアンプに保持された
データのうち選択された列のデータを転送するための複
数の第１データ線と、 前記第１の方向に平行に形成され、前記第２のメモリブ
ロックの前記複数のセンスアンプに保持されたデータの
うち選択された列のデータを転送するための複数の第２
データ線と、 前記第１データ線又は第２データ線に選択的に接続さ
れ、前記第１データ線又は第２データ線を介して対応す
る サブアレイとの間でデータの入出力が行われる前記第
２の方向に平行に配置された複数のデータ入／出力端子
とが設けられていることを特徴とするダイナミック型メ
モリ。 - 【請求項７】 請求項６記載のダイナミック型メモリに
おいて、さらに、それぞれ前記各サブアレイに対応して
前記メモリブロックの近傍で前記データ入／出力端子に
近い側に配置され、対応するサブアレイのデータ線から
のデータを増幅する複数のデータバッファ回路と、 前記メモリブロックと前記複数のデータ入／出力端子と
の間に前記第２の方向に平行に配置して設けられ、複数
の前記データバッファ回路に共通に接続されて前記第
１、第２のバンクからのデータを選択的に取り出す複数
のマルチプクサとを具備することを特徴とするダイナミ
ック型メモリ。 - 【請求項８】 請求項６記載のダイナミック型メモリに
おいて、上記複数のデータ入／出力端子は、それぞれ前
記第１、第２のバンクにおける各１個のサブアレイに対
応して配置され、対応するサブアレイとの間でデータの
入出力が行われることを特徴とするダイナミック型メモ
リ。 - 【請求項９】 請求項８記載のダイナミック型メモリに
おいて、さらに、 前記メモリブロックとデータ入／出力端子との間の領域
で第２の方向に平行に配置され、それぞれ前記第１、第
２のバンクにおける各１個のサブアレイに対応する複数
のデータ線に共通に接続され、前記第１、第２のバンク
からのデータを選択的に増幅する複数のデータバッファ
回路・マルチプクサとを具備することを特徴とするダイ
ナミック型メモリ。 - 【請求項１０】 請求項６乃至９のいずれか１項に記載
のダイナミック型メモリにおいて、前記センスアンプ
は、アクセス待機状態のバンクではセンスデータを保持
したままの状態に制御され、キャッシュメモリとして使
用されることを特徴とするダイナミック型メモリ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06227639A JP3135795B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
| US08/528,306 US5586078A (en) | 1994-09-22 | 1995-09-14 | Dynamic type memory |
| EP00124224A EP1081711B1 (en) | 1994-09-22 | 1995-09-20 | Dynamic type memory |
| DE69536100T DE69536100D1 (de) | 1994-09-22 | 1995-09-20 | Dynamischer Speicher |
| DE69521095T DE69521095T2 (de) | 1994-09-22 | 1995-09-20 | Dynamischer Speicher mit geteilten Leseverstärkern |
| EP95114797A EP0704847B1 (en) | 1994-09-22 | 1995-09-20 | Dynamic type memory having shared sense amplifiers |
| CNB951165518A CN1134016C (zh) | 1994-09-22 | 1995-09-21 | 动态存储器 |
| KR1019950031300A KR0184091B1 (ko) | 1994-09-22 | 1995-09-22 | 다이나믹형 메모리 |
| TW084111414A TW303522B (ja) | 1994-09-22 | 1995-10-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06227639A JP3135795B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33169399A Division JP3278646B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0896571A JPH0896571A (ja) | 1996-04-12 |
| JP3135795B2 true JP3135795B2 (ja) | 2001-02-19 |
Family
ID=16864038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06227639A Expired - Fee Related JP3135795B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5586078A (ja) |
| EP (2) | EP1081711B1 (ja) |
| JP (1) | JP3135795B2 (ja) |
| KR (1) | KR0184091B1 (ja) |
| CN (1) | CN1134016C (ja) |
| DE (2) | DE69521095T2 (ja) |
| TW (1) | TW303522B (ja) |
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| JP3277108B2 (ja) * | 1995-10-31 | 2002-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍアレイ |
| TW348266B (en) | 1996-03-11 | 1998-12-21 | Toshiba Co Ltd | Semiconductor memory device |
| JP3477018B2 (ja) * | 1996-03-11 | 2003-12-10 | 株式会社東芝 | 半導体記憶装置 |
| JPH09288888A (ja) | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2927344B2 (ja) * | 1996-08-09 | 1999-07-28 | 日本電気株式会社 | 半導体記憶回路 |
| US6044433A (en) * | 1996-08-09 | 2000-03-28 | Micron Technology, Inc. | DRAM cache |
| JP3280867B2 (ja) * | 1996-10-03 | 2002-05-13 | シャープ株式会社 | 半導体記憶装置 |
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| US6075743A (en) * | 1996-12-26 | 2000-06-13 | Rambus Inc. | Method and apparatus for sharing sense amplifiers between memory banks |
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| US5774408A (en) * | 1997-01-28 | 1998-06-30 | Micron Technology, Inc. | DRAM architecture with combined sense amplifier pitch |
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