JP2011146094A - 半導体集積回路 - Google Patents

Abstract

【課題】バス配線数を削減しつつ動作時の電流消費を抑えられる半導体集積回路を提供すること。
【解決手段】複数のバンク（バンク１、バンク２）に分割されるとともに多ビットのデータを処理する回路ユニット（例えば、メモリセルアレイプレート）と、多ビットのデータの入出力が行われる複数の入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と、対応するデータ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と回路ユニットとを電気的に接続する複数のバス配線（ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２）と、を備え、バス配線のうち、バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線（ｂ１２とｂ３１、ｂ２２とｂ４１）は、中間部分にて共通化された共通バス配線（ＢＵＳ１３、ＢＵＳ２４）を有する。
【選択図】図１

Description

本発明は、回路ユニットと入出力回路との間を接続する複数のバス配線を有する半導体集積回路に関し、特に、データ幅が多い半導体集積回路に関する。

半導体集積回路において、メモリにおけるデータ処理能力を向上させるには、メモリコアの動作周波数アップだけでは追いつかないために、バス配線幅を大きくする傾向にある。特に、ロジック内蔵マクロでは、製品チップ間のインタフェース（Ｉ／Ｆ）の影響がないためにバス配線幅を大きくできる点で高性能、低パワーの実現に有利となっている。一方、メモリ容量の増大も進んでおり、大面積したメモリマクロでは、メモリセルアレイプレートを複数のバンクに分けて選択する方式が取られる。このような方式を取るとメモリセルアレイプレート部分のパワー削減や高速化に効果があるが、データ幅（ビット数）が多い場合にはバンク間を接続するバス配線の本数の増大を招き、回路素子ではなく上層の配線リソースリミットによるマクロ面積が増大するといった問題がある。このような問題はマクロ上の配線層数を増やせば改善するが、いずれもコストアップの問題になる。さらに、バス配線部分の消費電流がメモリプレート部分を追い越す状況になってきており、パワー増大化の問題もある。パワー増大化の問題に対して、現在は、最小配線ピッチでめいっぱい詰め込む設計で対応しているが、このトレンドでデータ幅（ビット数）やメモリ容量が更に増えると、将来は配線容量の増大によるパワー増大とコストアップのトレードオフの問題はより深刻化することが予想される。

以上のような視点から、特許文献１では、メモリブロックを２つのバンク（領域）に分割し、２つのバンク間の切り替えに使用するデータ線（バス配線）を入出力パッド（Ｉ／Ｏパッド）列に対して垂直方向に配置し、バンク内のメモリブロック上を通過させる構成が開示されている。

また、特許文献１における従来例として、Ｉ／Ｏパッド列に対して平行に２つのバンクを配置した構成も示されている（図７参照；従来例１）。ここでは、それぞれのバンクとＩ／Ｏパッド間のバス配線を個別に設け、Ｉ／Ｏパッドごとに設けたマルチプレクサ回路（ＭＰＸ回路）でこの切り替えを行う。２バンク分の横幅に合わせてＩ／Ｏパッドを配置した場合、バス配線領域（リソース）は２つのバンク間にまたがるデータバス本数分が必要になる。（図７では簡略化のためにデータ幅（ビット数）＝４の場合で記載）

他にも最も一般的なデータバス配線構成を、従来例２として図８に示す。ここでは、２つのバンクに対してデータビット毎にバス配線を共通化した共通バス配線ＢＵＳ１１、ＢＵＳ２２、ＢＵＳ３３、ＢＵＳ４４を有しており、バンクの選択によりバス配線との間でデータのやり取りを可／不可に切り替えるトライステートバッファをＤＱ１〜ＤＱ４内に持っている。

特開平８−９６５７１号公報

特許文献１においては、２つのバンクをＩ／Ｏパッド列に対して垂直に配置した場合は、メモリブロックの回路上を通過させるために配線層の追加、もしくは配線スペースを空ける必要が生じる。この場合、バス配線リソースとして最低でも「データビット数×バンク数」になってしまう。

また、従来例１（図７参照）のように２つのバンクをＩ／Ｏパッド列に対して平行に配置しても、データビット数に相当するバス配線の本数は最低必要であり、配線レイアウトの領域確保もしくは上層の配線層追加が必要になる。図７では簡略化のためにデータ幅＝４ビットと少ないが、ビット数が増えるとＩ／ＯパッドやＭＰＸ回路の素子はバス配線領域の下層におさまってしまい、面積リミットにはほとんど影響しない。また、従来例１では、各バンクとＩ／Ｏパッドとを結ぶバス配線が個別に存在しているために動作時の消費電流は少なくて済むメリットがあるが、バンク数の増加に伴いバス配線数が増えるので配線リソースが増大してコストアップとなる問題点が生じる。

さらに、従来例２（図８参照）においても共通バス本数はデータビット数と一致するために従来例１と同様になる。従来例２では、従来例１に対してＭＰＸ回路が省略されるが、共通バス配線ＢＵＳ１１、ＢＵＳ２２、ＢＵＳ３３、ＢＵＳ４４は全て長い配線になるので動作時の電流消費が大きくなる。

本発明の主な課題は、バス配線数を削減しつつ動作時の電流消費を抑えられる半導体集積回路を提供することである。

課題を解決（発明をする）にあたって、バス配線の配線リソースは何により決まってくるかを考えた（ここではバンク数＝２の場合を想定している）。つまり、入出力回路Ｉ／Ｏ列と平行にバンクを配置した場合、各バンクのデータバッファ回路ＤＱの近くに入出力回路Ｉ／Ｏがある場合と無い場合が生じる。バンク間を跨る部分が最も配線本数が多くなるが、ここにバス配線を通さなくてはならないケースでは、入出力回路Ｉ／Ｏが選択されたバンクの近くに無い（隣のバンクの下に有る）場合であり、それぞれのバンクからは半数の入出力回路Ｉ／Ｏが対象になるため、トータルでは「入出力回路Ｉ／Ｏ数＝データ幅」が最低数として考えられてきた。しかし、バンクの選択を考慮すれば、実際にバンク間を跨いで信号を伝達しているバス配線、つまり使用しているバス配線は常に半分である。よって、使用しているバス配線と使用していないバス配線を共通化できれば、今までの限界であった最低必要なバス配線リソースを半分に削減できるはずである。そこで、以下のような発明に至った。

本発明の第１の視点においては、半導体集積回路において、複数のバンクに分割されるとともに多ビットのデータを処理する回路ユニットと、多ビットのデータの入出力が行われる複数の入出力回路と、対応する前記データ入出力回路と前記回路ユニットとを電気的に接続する複数のバス配線と、を備え、前記バス配線のうち、前記バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線は、中間部分にて共通化された共通バス配線を有することを特徴とする。

本発明の前記半導体集積回路において、前記回路ユニットは、１ビットのデータを保持するメモリセルをアレイ配置したメモリセルアレイを含み、前記メモリセルアレイは、ビットごとに配された複数のデータバッファ回路を介して、対応するバス配線と電気的に接続されることが好ましい。

本発明の前記半導体集積回路において、前記入出力回路は、前記バンクの選択に応じて切り替えるマルチプレクサ回路を介して、対応する２本以上のバス配線と電気的に接続されることが好ましい。

本発明の前記半導体集積回路において、前記共通バス配線のうち、長さが均等である共通バス配線が２個以上存在することが好ましい。

本発明の前記半導体集積回路において、前記共通バス配線のうち、互いに同一線上にて抵触しない共通バス配線が２個以上存在することが好ましい。

本発明の第２の視点においては、半導体集積回路において、第１の領域に、複数のセルを有する第１のセルアレイと、前記第１のセルアレイに入出力する複数本の第１のローカルバスと、前記第１のローカルバスの本数よりも少ない第１の入出力部と、を備え、第２の領域に、複数のセルを有する第２のセルアレイと、前記第２のセルアレイに入出力する複数本の第２のローカルバスと、前記第２のローカルバスの本数よりも少ない第２の入出力部と、を備え、少なくとも前記第１の領域と前記第２の領域との間に挟まれる第３の領域に、前記第１のセルアレイが選択されるときに所定の前記第１のローカルバスと前記第２の入出力部とを結合し、前記第２のセルアレイが選択されるときに所定の前記第２のローカルバスと前記第１の入出力部とを結合する共通バス配線を備え、前記共通バス配線は、前記第１のローカルバス及び第２のローカルバスのいずれの本数よりも少ないことを特徴とする。

本発明の前記半導体集積回路において、前記第１のローカルバス及び前記第２のローカルバスの本数は、それぞれ２本以上であることが好ましい。

本発明の前記半導体集積回路において、前記第１の領域に配されるとともに、前記第１のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第２の入出力部とを結合し、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合する第１のスイッチと、前記第２の領域に配されるとともに、前記第２のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合する第２のスイッチと、を備え、前記第２のスイッチは、前記第１のスイッチと相補的に制御されることが好ましい。

本発明の前記半導体集積回路において、前記第１の領域に配設されるとともに、前記第１のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合せず、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合し、前記第２のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合しない第３のスイッチと、前記第２の領域に配設されるとともに、前記第２のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第２の入出力部とを結合せず、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合し、前記第１のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合しない第４のスイッチと、を備えることが好ましい。

本発明によれば、バンク間を跨るバス配線のうち、使用しているバス配線の中間部分と使用していないバス配線の中間部分とを共通化することにより、今までの限界であった最低必要なバス配線リソースを半分以下に削減でき、バス配線の削減によるパワー増加が生じるトレードオフが解消するので、結果として、パワー削減効果も期待できる。

本発明の実施例１に係る半導体集積回路の構成を模式的に示した回路図である。 本発明の実施例１に係る半導体集積回路におけるバス配線の共通化を説明するためのレイアウト図である。 本発明の実施例２に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。 本発明の実施例３に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。 本発明の実施例４に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。 本発明の実施例５に係る半導体集積回路の構成を模式的に示した回路図である。 従来例１に係る半導体集積回路の構成を模式的に示した回路図である。 従来例２に係る半導体集積回路の構成を模式的に示した回路図である。

本発明の実施形態１に係る半導体集積回路では、複数のバンク（図１のバンク１、バンク２）に分割されるとともに多ビットのデータを処理する回路ユニット（例えば、図１のメモリセルアレイプレート）と、多ビットのデータの入出力が行われる複数の入出力回路（図１のＩ／Ｏ１〜Ｉ／Ｏ４）と、対応する前記データ入出力回路と前記回路ユニットとを電気的に接続する複数のバス配線（図１のｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２）と、を備え、前記バス配線のうち、前記バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線（図１のｂ１２とｂ３１、ｂ２２とｂ４１）は、中間部分にて共通化された共通バス配線（図１のＢＵＳ１３、ＢＵＳ２４）を有する。

本発明の実施形態２に係る半導体集積回路では、第１の領域（図６の１０）に、複数のセルを有する第１のセルアレイ（図６の１１）と、前記第１のセルアレイに入出力する複数本の第１のローカルバス（図６の１２ａ、１２ｂ）と、前記第１のローカルバスの本数よりも少ない第１の入出力部（図６の１５）と、を備え、第２の領域（図６の２０）に、複数のセルを有する第２のセルアレイ（図６の２１）と、前記第２のセルアレイに入出力する複数本の第２のローカルバス（図６の２２ａ、２２ｂ）と、前記第２のローカルバスの本数よりも少ない第２の入出力部（図６の２５）と、を備え、少なくとも前記第１の領域と前記第２の領域との間に挟まれる第３の領域（図６の３０）に、前記第１のセルアレイが選択されるときに所定の前記第１のローカルバスと前記第２の入出力部とを結合し、前記第２のセルアレイが選択されるときに所定の前記第２のローカルバスと前記第１の入出力部とを結合する共通バス配線（図６の３１）を備え、前記共通バス配線は、前記第１のローカルバス及び第２のローカルバスのいずれの本数よりも少ない。

本発明の実施例１に係る半導体集積回路について図面を用いて説明する。図１は、本発明の実施例１に係る半導体集積回路の構成を模式的に示した回路図である。図２は、本発明の実施例１に係る半導体集積回路におけるバス配線の共通化を説明するためのレイアウト配置図である。

図１を参照すると、半導体集積回路は、バス配線の幅が広いロジック製品に内蔵されるメモリマクロの回路を有するものであり、メモリセルアレイプレートと、制御デコーダと、データバッファ回路ＤＱ１〜ＤＱ４と、マルチプレクサ回路ＭＰＸと、入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と、バス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２と、を有する。

メモリセルアレイプレートは、１ビットのデータを保持するメモリセル（図示せず）をマトリックス状にアレイ配置したものである。なお、メモリセルアレイプレートは、階層的に更に小さなサブアレイ領域の集合体とした構成でもよい。メモリセルアレイプレートは、メモリセルのアドレスを選択するデコード回路（図示せず）と、選択されたメモリセルからデータを読み出しするためのセンスアンプ（図示せず）と、選択されたメモリセルにデータを書き込みするための書き込み回路（図示せず）と、がセルピッチに合わせてアレイ配置されている。メモリセルアレイプレートは、平面的に矩形状の領域となっている。メモリセルアレイプレートは、入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４の列と同じ方向で２つに分割されており、一方（図の右側）のメモリセルアレイプレートをバンク１とし、他方（図の左側）のメモリセルアレイプレートをバンク２とする。

制御デコーダは、バンク１及びバンク２のメモリセルアレイプレートにおけるデコード回路を制御する部分であり、バンク１とバンク２との間の領域に配置されている。

データバッファ回路ＤＱ１〜ＤＱ４は、メモリセルアレイプレート内のデータの入出力を行う回路であり、バンク１及びバンク２の領域の一辺（図の下側の辺）にてデータビット数だけ配置されている。通常、このデータビット数は多いが（１００〜１０００ビット程度）、図１の例では簡略化して４ビットとして示している。各バンク（バンク１及びバンク２）のデータバッファ回路ＤＱ１は、対応するバス配線（ｂ１１、ｂ１２）及びマルチプレクサ回路ＭＰＸを介して、入出力回路Ｉ／Ｏ１と電気的に接続されている。データバッファ回路ＤＱ２〜ＤＱ４についても、同様に、対応するバス配線（ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２）及びマルチプレクサ回路ＭＰＸを介して、対応する入出力回路Ｉ／Ｏ２〜Ｉ／Ｏ４と電気的に接続されている。

マルチプレクサ回路ＭＰＸは、バンク選択情報に基づいて、バンク１、バンク２を切り替えるための回路であり、入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４の近傍に配置されている。例えば、入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸは、バンク１を選択する時はバス配線ｂ１１側を接続し、バンク２を選択する時はバス配線ｂ１２側を接続してデータ情報を伝達する。入出力回路Ｉ／Ｏ２〜Ｉ／Ｏ４のマルチプレクサ回路ＭＰＸについても、同様である。

入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４は、マクロのデータの入出力を行う回路である。入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４は、メモリ全体の一辺（下側の辺）に沿って順番に並べられている。入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２は、バンク１の下に配置されている。入出力回路Ｉ／Ｏ３、Ｉ／Ｏ４は、バンク２の下に配置されている。

バス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２は、対応するバンク１及びバンク２のデータバッファ回路ＤＱ１〜ＤＱ４と、対応する入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４のマルチプレクサ回路ＭＰＸと、の間のデータのやり取りするための伝送路である。つまり、バス配線ｂ１１は、バンク１のデータバッファ回路ＤＱ１と、入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ１２は、バンク２のデータバッファ回路ＤＱ１と、入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ２１は、バンク１のデータバッファ回路ＤＱ２と、入出力回路Ｉ／Ｏ２のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ２２は、バンク２のデータバッファ回路ＤＱ２と、入出力回路Ｉ／Ｏ２のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ３１は、バンク１のデータバッファ回路ＤＱ３と、入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ３２は、バンク２のデータバッファ回路ＤＱ３と、入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ４１は、バンク１のデータバッファ回路ＤＱ４と、入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸとを接続する。バス配線ｂ４２は、バンク２のデータバッファ回路ＤＱ４と、入出力回路Ｉ／Ｏ４のマルチプレクサ回路ＭＰＸとを接続する。

バス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２のうち、バス配線ｂ１１、ｂ２１は、バンク１の下に配置された対応する入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２と接続されるので、個別に存在する。同様に、バス配線ｂ３２、ｂ４２は、バンク２の下に配置された対応する入出力回路Ｉ／Ｏ３、Ｉ／Ｏ４と接続されるので、個別に存在する。

バス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２のうち、バンク１とバンク２との間を跨るように配されたバス配線ｂ１２、ｂ２２、ｂ３１、ｂ４１は、所定の組合せで、中間部分が共通化されている。例えば、図１では、バス配線ｂ１２の中間部分と、バス配線ｂ３１の中間部分とを共通化して、共通バス配線ＢＵＳ１３としている。そして、バス配線ｂ２２の中間部分と、バス配線ｂ４１の中間部分とを共通化して、共通バス配線ＢＵＳ２４としている。このため、バンク１とバンク２との間を跨る部分でのバス配線の本数は、図１の例では２本となり、データ幅（ビット数）＝４の半分で実現できる。

ここで、図２を参照すると、バンク１の下にある入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２、及び、バンク２の下にある入出力回路Ｉ／Ｏ３、Ｉ／Ｏ４からバンク１及びバンク２のデータバッファ回路ＤＱ１〜ＤＱ４のそれぞれに接続されるバス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２を共通化しない状態で示している。バンク１のデータバッファ回路ＤＱ１〜ＤＱ４に接続されるバス配線ｂ１１、ｂ２１、ｂ３１、ｂ４１を実線で示し、バンク２のデータバッファ回路ＤＱ１〜ＤＱ４に接続されるバス配線ｂ１２、ｂ２２、ｂ３２、ｂ４２を点線で示している。バンク１とバンク２との間を跨る部分に配置された点線のバス配線ｂ１２、ｂ２２と、実線のバス配線ｂ３１、ｂ４１とが共通化できることがわかる。各バンク領域の近くにある入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４の配置において、右側〜左側までの並びに合わせて共通化可能なバス配線の組合せ（例えば、バス配線ｂ１２とバス配線３１の組合せ、バス配線ｂ２２とバス配線４１の組合せ）を設定すると、図１のように共通バス配線ＢＵＳ１３、ＢＵＳ２４が最も短く均等になる。更に、この組合せの設定では、バンク１とバンク２との間を跨がない個別のバス配線ｂ１１、ｂ２１、ｂ３２、ｂ４２とのオーバーラップが防げるために、バス配線が配置される領域が全体にわたって、配線リソース（スペース）を半分（図の上下方向に半分）に収めることが可能になる。

なお、共通バス配線の均等性に拘らなければ、バス配線ｂ１２の中間部分と、バス配線ｂ４１の中間部分とを共通化し、バス配線ｂ２２の中間部分と、バス配線ｂ３１の中間部分とを共通化する組合せでもよい。

次に、本発明の実施例１に係る半導体集積回路の動作について説明する。

まず、リード動作について説明する。入力アドレス要求によりバンク１もしくはバンク２が選択され、選択されたメモリセルアレイプレート内のメモリセルのデータをデータ幅４ビット同時に読み出し、入出力回路Ｉ／Ｏ１〜４を通して出力する。

例えば、バンク１を選択した場合、バンク１のメモリセルアレイプレートが活性化され、データバッファ回路ＤＱ１〜ＤＱ４は読み出しデータをバス配線ｂ１１、ｂ２１、ｂ３１、ｂ４１に出力する。このとき、バンク２は非活性化状態となるので、バンク２のデータバッファ回路ＤＱ１〜ＤＱ４の出力はＯＦＦ状態になっている。入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４毎に存在するマルチプレクサ回路ＭＰＸは、バンク１側のバス配線ｂｘ１（ｘは１〜４）の信号を入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４に伝達し、バンク２側のバス配線ｂｘ２（ｘは１〜４）の信号は入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４に伝達しない。バンク１のデータバッファ回路ＤＱ３の出力信号は、共通バス配線ＢＵＳ１３に伝達されるが、この時、入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸがバス配線ｂ３１側でＯＮ、バンク２のデータバッファ回路ＤＱ１の出力信号がＯＦＦ、入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸがバス配線ｂ１２側でＯＦＦのため、正しく入出力回路Ｉ／Ｏ３に伝達される。同様に、バンク１のデータバッファ回路ＤＱ４の出力信号も、Ｂｕｓ２４を通して、正しく入出力回路Ｉ／Ｏ４に伝達される。

また、バンク２を選択した場合、バンク１のデータバッファ回路ＤＱ１〜ＤＱ４の出力信号がＯＦＦとなり、マルチプレクサ回路ＭＰＸがバンク１側のバス配線ｂｘ１（ｘは１〜４）側でＯＦＦとなるので、バンク２のデータバッファ回路ＤＱ１、ＤＱ２の出力信号が対応する共通バス配線ＢＵＳ１３、ＢＵＳ２４を通して対応する入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２に伝達される。

つまり、この共通バス配線ＢＵＳ１３は、バンク１を選択した場合には入出力回路Ｉ／Ｏ３のデータ転送用として使用され、バンク２を選択した場合には入出力回路Ｉ／Ｏ１のデータ転送用として使用される。

一方、ライト動作では、書き込みデータ情報が入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４からメモリセルアレイプレートに向けて伝送される。つまり、ライト動作では、データの伝送方向がリード動作の伝送方向と逆になるだけで、マルチプレクサ回路ＭＰＸ及びバス配線ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２の使われ方はリード動作と同じである。

実施例１によれば、メモリセルアレイプレートが複数のバンクに分割された回路構成で多ビットデータのリード、ライト処理を行う場合において、バンク間を跨るように配されたバス配線の中間部分を所定の組合せで共通化することで、入出力回路Ｉ／Ｏ列と各バンク間を接続するバス配線リソースが削減される。また、バス配線リソースが削減されることで、面積縮小もしくは配線層数の削減によりコストダウンを図ることができる。さらに、バス配線を減らすことによるパワー増加が生じるトレードオフが解消するので、結果として、パワー削減効果も期待できる。

本発明の実施例２に係る半導体集積回路について図面を用いて説明する。図３は、本発明の実施例２に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。

実施例２は、バンク数を３個、かつ、各バンクのビット数を３個にし、バス配線の中間部分を所定の２本の組合せで共通化した例である。図３では、説明の容易化のために、データ幅（ビット数）を３として、入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ３をバンク１〜３の近くに（下に）分散させた配置している。つまり、バンク１の下に入出力回路Ｉ／Ｏ１及びそのマルチプレクサ回路ＭＰＸを配置し、バンク２の下に入出力回路Ｉ／Ｏ２及びそのマルチプレクサ回路ＭＰＸを配置し、バンク３の下に入出力回路Ｉ／Ｏ３及びそのマルチプレクサ回路ＭＰＸを配置している。なお、図３では、バンク１〜バンク３のメモリセルアレイプレート及び制御デコーダを省略している。

入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸは、バス配線ｂ１１を通じてバンク１のデータバッファ回路ＤＱ１に接続され、バス配線ｂ１２を通じてバンク２のデータバッファ回路ＤＱ１に接続され、バス配線ｂ１３を通じてバンク３のデータバッファ回路ＤＱ１に接続されている。入出力回路Ｉ／Ｏ２のマルチプレクサ回路ＭＰＸは、バス配線ｂ２１を通じてバンク１のデータバッファ回路ＤＱ２に接続され、バス配線ｂ２２を通じてバンク２のデータバッファ回路ＤＱ２に接続され、バス配線ｂ２３を通じてバンク３のデータバッファ回路ＤＱ２に接続されている。入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸは、バス配線ｂ３１を通じてバンク１のデータバッファ回路ＤＱ３に接続され、バス配線ｂ３２を通じてバンク２のデータバッファ回路ＤＱ３に接続され、バス配線ｂ３３を通じてバンク３のデータバッファ回路ＤＱ３に接続されている。

マルチプレクサ回路ＭＰＸは、各バンク１〜３からのバス配線ｂｘ１、ｂｘ２、ｂｘ３（ｘは１〜３）を選択する３個のスイッチを持っている。

２つのバンク間を跨ぐバス配線の中間部分を所定の組合せで共通化させる実施例１の考え方に倣い、３個のバンク中の所定の２個のバンク間に当てはめて、バス配線の中間部分を所定の組合せで共通化している。図３では、バンク１とバンク２との間を跨ぐように配置されたバス配線ｂ１２の中間部分とバス配線ｂ２１の中間部分とを共通化した共通バス配線Ｂ１２を有する。また、バンク２とバンク３との間を跨ぐように配置されたバス配線ｂ２３の中間部分とバス配線ｂ３２の中間部分とを共通化した共通バス配線Ｂ２３を有する。また、バンク１とバンク３との間を跨ぐように配置されたバス配線ｂ１３の中間部分とバス配線ｂ３１の中間部分とを共通化した共通バス配線Ｂ１３を有する。

共通バス配線ＢＵＳ１２と共通バス配線２３は、レイアウト上、図の上下方向にオーバーラップしない（同一線上にて抵触しない）ので、バス配線リソースは２本ですむ。従来例１（図７参照）の構成では４本、従来例２（図８参照）の方式でも４本であり、従来までの最小配線スペースであるデータ幅（ビット数）＝４より少なくできる。

ここで、実施例２の持つ意味として、バス配線の寄生容量による充放電電流が動作電流に大きく影響する点を合わせて考える。実施例２は、３本の共通バス配線ＢＵＳ１２、ＢＵＳ２３、ＢＵＳ１３に長さの差が生じる（但し、共通バス配線ＢＵＳ１２、ＢＵＳ２３の長さは同じにすることが可能）。バンク１又はバンク３を選択した場合には、１本が使用される長い配線（共通バス配線ＢＵＳ１３）、１本が使用される短い配線（バンク１を選択した場合は共通バス配線ＢＵＳ１２、バンク３を選択した場合は共通バス配線ＢＵＳ２３）と、他の１本が未使用の短い配線（バンク１を選択した場合は共通バス配線ＢＵＳ２３、バンク３を選択した場合は共通バス配線ＢＵＳ１２）になる。バンク２を選択した場合には、短い配線（共通バス配線ＢＵＳ１２、ＢＵＳ２３）の２本のみが使用され、長い配線（共通バス配線ＢＵＳ１３）が未使用となる。これは、従来例１（図７参照）の場合と同じである。一方、従来例２（図８参照）では長い共通バス配線ＢＵＳ１１、ＢＵＳ２２、ＢＵＳ３３、ＢＵＳ４４を常に４本使用するので約２倍の消費電流を必要とする。バンク数が２個以上に増えた場合、低パワー化設計として従来例１を使用するとバス配線リソースが増加（バス配線スペースはデータ幅（ビット数）より増加）してしまいコストアップが顕著になる。しかし、実施例２を使用することで低パワーを実現しながら、今まで最も配線リソースが少なかった従来例２よりも配線を減らせる。つまり、実施例２によれば、低パワー化と配線本数削減（コストダウン）を同時に実現できることになる。

本発明の実施例３に係る半導体集積回路について図面を用いて説明する。図４は、本発明の実施例３に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。

実施例３は、バンク数を３個、かつ、各バンクのビット数を３個にし、バス配線の中間部分を所定の３本の組合せで共通化した例である。つまり、実施例３は、バンク数＝３、データ幅（ビット数）＝３である実施例２（図３参照）と同じだが、バス配線の共通化の仕方を変えている。実施例２で示した共通バス配線ＢＵＳ１２に共通バス配線ＢＵＳ１３のバンク３の選択側のバス配線ｂ１３の中間部分を加えた３個のバンク共通の共通バス配線ＢＵＳ１２３を設けた。同様に、実施例２で示した共通バス配線ＢＵＳ２３に共通バス配線ＢＵＳ１３のバンク１の選択側のバス配線ｂ３１の中間部分を加えた３個のバンク共通の共通バス配線ＢＵＳ２３１を設けた。実施例３は、実施例２と同じでバス配線スペース＝２本分ですむ。その他の構成は、実施例２と同様である。

実施例３によれば、実施例２に対して共通バス配線がＢＵＳ１２３、ＢＵＳ２３１の２本になり、また長さも均一になるので、レイアウト配置やタイミング設計が容易になる。

本発明の実施例４に係る半導体集積回路について図面を用いて説明する。図５は、本発明の実施例４に係る半導体集積回路におけるバス配線周りの回路構成を模式的に示したレイアウト図である。

実施例４は、メモリ容量が増えて、バンク数が多くなった場合を想定したものである。図５では、説明の容易化のために、バンク数を４個、かつ、各バンクのビット数を４個にし、バス配線の中間部分を所定の２本又は４本の組合せで共通化し、入出力回路Ｉ／Ｏ１〜４をバンク１〜バンク４領域の近くに（下に）分散させた配置としている。つまり、バンク１の下に入出力回路Ｉ／Ｏ１及びそのマルチプレクサ回路ＭＰＸを配置し、バンク２の下に入出力回路Ｉ／Ｏ２及びそのマルチプレクサ回路ＭＰＸを配置し、バンク３の下に入出力回路Ｉ／Ｏ３及びそのマルチプレクサ回路ＭＰＸを配置し、バンク４の下に入出力回路Ｉ／Ｏ４及びそのマルチプレクサ回路ＭＰＸを配置している。なお、図５では、バンク１〜バンク４のメモリセルアレイプレート及び制御デコーダを省略している。

入出力回路Ｉ／Ｏ１のマルチプレクサ回路ＭＰＸは、バス配線ｂ１１を通じてバンク１のデータバッファ回路ＤＱ１に接続され、バス配線ｂ１２を通じてバンク２のデータバッファ回路ＤＱ１に接続され、バス配線ｂ１３を通じてバンク３のデータバッファ回路ＤＱ１に接続され、バス配線ｂ１４を通じてバンク４のデータバッファ回路ＤＱ１に接続されている。入出力回路Ｉ／Ｏ２のマルチプレクサ回路ＭＰＸは、バス配線ｂ２１を通じてバンク１のデータバッファ回路ＤＱ２に接続され、バス配線ｂ２２を通じてバンク２のデータバッファ回路ＤＱ２に接続され、バス配線ｂ２３を通じてバンク３のデータバッファ回路ＤＱ２に接続され、バス配線ｂ２４を通じてバンク４のデータバッファ回路ＤＱ４に接続されている。入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸは、バス配線ｂ３１を通じてバンク１のデータバッファ回路ＤＱ３に接続され、バス配線ｂ３２を通じてバンク２のデータバッファ回路ＤＱ３に接続され、バス配線ｂ３３を通じてバンク３のデータバッファ回路ＤＱ３に接続され、バス配線ｂ４３を通じてバンク４のデータバッファ回路ＤＱ３に接続されている。入出力回路Ｉ／Ｏ３のマルチプレクサ回路ＭＰＸは、バス配線ｂ４１を通じてバンク１のデータバッファ回路ＤＱ４に接続され、バス配線ｂ４２を通じてバンク２のデータバッファ回路ＤＱ４に接続され、バス配線ｂ４３を通じてバンク３のデータバッファ回路ＤＱ４に接続され、バス配線ｂ４４を通じてバンク４のデータバッファ回路ＤＱ４に接続されている。

マルチプレクサ回路ＭＰＸは、各バンク１〜４からのバス配線ｂｘ１、ｂｘ２、ｂｘ３、ｂｘ４（ｘは１〜４）を選択する４個のスイッチを持っている。

実施例４は、実施例１〜３の考えと同様にバンク間を跨るバス配線の中間部分で共通化してゆくと、バンク１とバンク２との間を跨ぐように配置されたバス配線ｂ１２の中間部分とバス配線ｂ２１の中間部分とを共通化した共通バス配線Ｂ１２を有する。また、バンク２とバンク３との間を跨ぐように配置されたバス配線ｂ２３の中間部分とバス配線ｂ３２の中間部分とを共通化した共通バス配線Ｂ２３を有する。また、バンク３とバンク４との間を跨ぐように配置されたバス配線ｂ４３の中間部分とバス配線ｂ３４の中間部分とを共通化した共通バス配線Ｂ３４を有する。また、バンク１とバンク４との間を跨ぐように配置されたバス配線ｂ１４の中間部分とバス配線ｂ４１の中間部分とを共通化した共通バス配線Ｂ１４を有する。さらに、バンク１とバンク３との間を跨ぐように配置されたバス配線ｂ３１、ｂ１３、及び、バンク２とバンク４との間を跨ぐように配置されたバス配線ｂ４２、ｂ２４の４本のバス配線の中間部分を共通化した共通バス配線ＢＵＳ１２３４を有する。

共通バス配線ＢＵＳ１２、ＢＵＳ２３、ＢＵＳ３４は、短い共通バス配線で実現でき、互いに図の上下方向でオーバーラップしないので１本の配線リソースで実現できる。ところが、バス配線ｂ１３、ｂ２４、ｂ３１、ｂ４２の中間部分を所定の２本の組合せで共通化すると、共通バス配線が２本必要となり、２本分の配線リソースが必要となり、合計４本分の配線リソースが必要になってしまう。しかしながら、バス配線ｂ１３、ｂ２４、ｂ３１、ｂ４２はバンクの選択に重なりがないので、バス配線ｂ１３、ｂ２４、ｂ３１、ｂ４２の各中間部分を共通化して共通配線ＢＵＳ１２３４として１本の共通バス配線（図中のハッチング領域が共通バス線になる）にできるので、合計を３本分の配線リソースに削減できる。

また、実施例４の手法として、バンク数を増やしていった場合の一般式は、以下の［数式１］のようになり、常に従来例よりも少ない配線リソースが実現できる。

［数式１］
バス配線リソース本数＝ｎ×（ｍ−１）／ｍ
ｎ＝ビット数
ｍ＝バンク数

［数式１］の「バス配線リソース本数」は、ｎ個の入出力回路Ｉ／Ｏはｍ個のバンクの近くに（下に）均等に振り分けられていると想定した場合のバス配線領域において必要となる最低のバス配線リソース本数である。

バンク数を４個、かつ、各バンクのビット数を４個にした場合、従来例１（図７参照）の手法では配線リソースが８本必要となり、従来例２（図８参照）の手法でも配線リソースが４本必要となるが、実施例４によれば、低パワーに適した従来例１と比べると配線リソースが半分以下（図５では３本）になる。

なお、本発明において、ビット数がバンク数できれいに割り切れない場合や、入出力回路Ｉ／Ｏの配置に偏りが生じる場合には、本発明（実施例１〜４）の手法を適応できる領域に絞って適応し、残った領域に従来例の手法を用いることも可能である。つまり、データ幅（ビット数）やバンク数により効果は異なってくるが、従来のバス駆動回路の構成と組み合わせることも可能である。

また、実施例１〜４では、複数のバンクを入出力回路Ｉ／Ｏ列に水平に配置した場合について説明したが、複数のバンクを入出力回路Ｉ／Ｏ列に垂直な方向に配置してマトリックス状になった場合でも、本発明（実施例１〜４）の手法をバス配線の水平方向に延在している中間部分の共通化処理に適応することができる。

また、本発明に係る半導体集積回路の構成は、多ビットのデータを処理する多バンクの構成の回路ユニットならば、必ずバス配線は必要になるので、どのような種類のメモリにおいても適応できる。また、メモリ以外のある機能を持った処理回路においても、多ビットの入出力回路Ｉ／Ｏと複数のバンクの構成であれば、バス配線は存在するので、本発明（実施例１〜４）に係る半導体集積回路の構成を適応することが可能である。

本発明の実施例５に係る半導体集積回路について図面を用いて説明する。図６は、本発明の実施例５に係る半導体集積回路の構成を模式的に示した回路図である。

実施例５に係る半導体集積回路は、第１のセルアレイ１１に係る第１のローカルバス１２ｂから第２の入出力部２５に通ずるバス配線と、第２のセルアレイ２１に係る第２のローカルバス２２ａから第１の入出力部１５に通ずるバス配線と、の中間部分を共通化した共通バス配線３１を、第１のセルアレイ１１と第２のセルアレイ２１との間にある第３の領域３０を跨るように配設し、第１のセルアレイ１１か第２のセルアレイ２１かを選択するためのスイッチ１３、１４、２３、２４を設けたものである。

半導体集積回路は、第１の領域１０と、第２の領域２０と、第１の領域１０と第２の領域２０との間に挟まれる第３の領域３０と、を有する。

第１の領域１０は、複数のセルを有する第１のセルアレイ１１と、第１のセルアレイ１１に入出力する複数本の第１のローカルバス１２ａ、１２ｂと、第１のローカルバス１２ａ、１２ｂの本数よりも少ない第１の入出力部１５と、を備える領域である。なお、第１のローカルバス１２ａ、１２ｂの本数は、図６では２本であるが、２本以上であってもよい。第１の入出力部１５は、例えば、パッド、回路、ポートとすることができる。また、第１の領域１０には、第１のセルアレイ１１が選択されるときに、第１のローカルバス１２ｂと共通バス配線３１を介して第２の入出力部２５とを結合し、かつ、第１のローカルバス１２ａと第１の入出力部１５とを結合する第１のスイッチ１３が配設されている。第１のスイッチ１３は、コントローラ（図示せず）により第２のスイッチ２３と相補的に制御される。また、第１の領域１０には、第１のセルアレイ１１が選択されるときに、第２のローカルバス２２ａと共通バス配線３１を介して第１の入出力部１５とを結合せず、かつ、第１のローカルバス１２ａと第１の入出力部１５とを結合し、第２のセルアレイ２１が選択されるときに、第２のローカルバス２２ａと共通バス配線３１を介して第１の入出力部１５とを結合し、かつ、第１のローカルバス１２ａと第１の入出力部１５とを結合しない第３のスイッチ１４が配設されている。第３のスイッチ１４は、マルチプレクサ回路に相当するものであり、コントローラ（図示せず）により第４のスイッチ２４と抵触しないように（共通バス配線３１に通ずる配線が同時にＯＮにならないように）制御される。

第２の領域２０は、複数のセルを有する第２のセルアレイ２１と、第２のセルアレイ２１に入出力する複数本の第２のローカルバス２２ａ、２２ｂと、第２のローカルバス２２ａ、２２ｂの本数よりも少ない第２の入出力部２５と、を備える領域である。なお、第２のローカルバス２２ａ、２２ｂの本数は、図６では２本であるが、２本以上であってもよい。第２の入出力部２５は、例えば、パッド、回路、ポートとすることができる。また、第２の領域２０には、第２のセルアレイ２１が選択されるときに、第２のローカルバス２２ａと共通バス配線３１を介して前記第１の入出力部１５とを結合し、かつ、第２のローカルバス２２ｂと第２の入出力部２５とを結合する第２のスイッチ２３が配設されている。第２のスイッチ２３は、コントローラ（図示せず）により第１のスイッチ１３と相補的に制御される。また、第２の領域２０には、第２のセルアレイ２１が選択されるときに、第１のローカルバス１２ｂと共通バス配線３１を介して第２の入出力部２５とを結合せず、かつ、第２のローカルバス２２ｂと第２の入出力部２５とを結合し、第１のセルアレイ１１が選択されるときに、第１のローカルバス１２ｂと共通バス配線３１を介して第１の入出力部１５とを結合し、かつ、第２のローカルバス２２ｂと第２の入出力部２５とを結合しない第４のスイッチ２４が配設されている。第４のスイッチ２４は、マルチプレクサ回路に相当するものであり、コントローラ（図示せず）により第３のスイッチ１４と抵触しないように（共通バス配線３１に通ずる配線が同時にＯＮにならないように）制御される。

第３の領域３０は、第１の領域１０と第２の領域２０との間に挟まれた領域である。第３の領域３０には、共通バス配線３１が跨るように配設されている。共通バス配線３１は、第１のローカルバス１２ｂから第２の入出力部２５に通ずるバス配線と、第２のローカルバス２２ａから第１の入出力部１５に通ずるバス配線と、の中間部分を共通化したバス配線であり、第１のセルアレイ１１が選択されるときに第１のローカルバス１２ｂと第２の入出力部２５とを結合し、第２のセルアレイ２１が選択されるときに第２のローカルバス２２ａと第１の入出力部１５とを結合する。共通バス配線３１は、第１のローカルバス１２ａ、１２ｂ及び第２のローカルバス２２ａ、２２ｂのいずれの本数よりも少ない。

実施例５によれば、実施例１と同様な効果を奏する。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

ＤＱ１〜ＤＱ４ データバッファ回路
ｂ１、ｂ１１、ｂ１２、ｂ１３、ｂ１４ バス配線
ｂ２、ｂ２１、ｂ２２、ｂ２３、ｂ２４ バス配線
ｂ３、ｂ３１、ｂ３２、ｂ３３、ｂ３４ バス配線
ｂ４、ｂ４１、ｂ４２、ｂ４３、ｂ４４ バス配線
ＢＵＳ１２、ＢＵＳ１３、ＢＵＳ１４ 共通バス配線
ＢＵＳ２３、ＢＵＳ２４、ＢＵＳ３４ 共通バス配線
ＢＵＳ１２３、ＢＵＳ２３１、ＢＵＳ１２３４ 共通バス配線
ＢＵＳ１１、ＢＵＳ２２、ＢＵＳ３３、ＢＵＳ４４ 共通バス配線
ＭＰＸ マルチプレクサ回路
Ｉ／Ｏ１〜Ｉ／Ｏ４ 入出力回路
第１の領域１０
第１のセルアレイ１１
第１のローカルバス１２ａ（他の所定の第１のローカルバス）
第１のローカルバス１２ｂ（所定の第１のローカルバス）
第１のスイッチ１３
第３のスイッチ１４
第１の入出力部１５
第２の領域２０
第２のセルアレイ２１
第２のローカルバス２２ａ（所定の第２のローカルバス）
第２のローカルバス２２ｂ（他の所定の第２のローカルバス）
第２のスイッチ２３
第４のスイッチ２４
第２の入出力部２５
第３の領域３０
共通バス配線３１

Claims (9)

1. 複数のバンクに分割されるとともに多ビットのデータを処理する回路ユニットと、
   多ビットのデータの入出力が行われる複数の入出力回路と、
   対応する前記データ入出力回路と前記回路ユニットとを電気的に接続する複数のバス配線と、
   を備え、
   前記バス配線のうち、前記バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線は、中間部分にて共通化された共通バス配線を有することを特徴とする半導体集積回路。
2. 前記回路ユニットは、１ビットのデータを保持するメモリセルをアレイ配置したメモリセルアレイを含み、
   前記メモリセルアレイは、ビットごとに配された複数のデータバッファ回路を介して、対応するバス配線と電気的に接続されることを特徴とする請求項１記載の半導体集積回路。
3. 前記入出力回路は、前記バンクの選択に応じて切り替えるマルチプレクサ回路を介して、対応する２本以上のバス配線と電気的に接続されることを特徴とする請求項１記載の半導体集積回路。
4. 前記共通バス配線のうち、長さが均等である共通バス配線が２個以上存在することを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路。
5. 前記共通バス配線のうち、互いに同一線上にて抵触しない共通バス配線が２個以上存在することを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
6. 第１の領域に、
   複数のセルを有する第１のセルアレイと、
   前記第１のセルアレイに入出力する複数本の第１のローカルバスと、
   前記第１のローカルバスの本数よりも少ない第１の入出力部と、
   を備え、
   第２の領域に、
   複数のセルを有する第２のセルアレイと、
   前記第２のセルアレイに入出力する複数本の第２のローカルバスと、
   前記第２のローカルバスの本数よりも少ない第２の入出力部と、
   を備え、
   少なくとも前記第１の領域と前記第２の領域との間に挟まれる第３の領域に、
   前記第１のセルアレイが選択されるときに所定の前記第１のローカルバスと前記第２の入出力部とを結合し、前記第２のセルアレイが選択されるときに所定の前記第２のローカルバスと前記第１の入出力部とを結合する共通バス配線を備え、
   前記共通バス配線は、前記第１のローカルバス及び第２のローカルバスのいずれの本数よりも少ないことを特徴とする半導体集積回路。
7. 前記第１のローカルバス及び前記第２のローカルバスの本数は、それぞれ２本以上であることを特徴とする請求項６に記載の半導体集積回路。
8. 前記第１の領域に配されるとともに、前記第１のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第２の入出力部とを結合し、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合する第１のスイッチと、
   前記第２の領域に配されるとともに、前記第２のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合する第２のスイッチと、
   を備え、
   前記第２のスイッチは、前記第１のスイッチと相補的に制御されることを特徴とする請求項６又は７記載の半導体集積回路。
9. 前記第１の領域に配設されるとともに、前記第１のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合せず、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合し、前記第２のセルアレイが選択されるときに、所定の前記第２のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第１のローカルバスと前記第１の入出力部とを結合しない第３のスイッチと、
   前記第２の領域に配設されるとともに、前記第２のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第２の入出力部とを結合せず、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合し、前記第１のセルアレイが選択されるときに、所定の前記第１のローカルバスと前記共通バス配線を介して前記第１の入出力部とを結合し、かつ、他の所定の前記第２のローカルバスと前記第２の入出力部とを結合しない第４のスイッチと、
   を備えることを特徴とする請求項６乃至８のいずれか一に記載の半導体集積回路。

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