JP2010080802A - 半導体装置 - Google Patents
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Abstract
【解決手段】 演算LSI100とメモリLSI200との組を少なくとも2組以上積層し、かつ同一組の演算LSI100とメモリLSI200とは鉛直方向に隣接して積層する。同一組の演算LSI100とメモリLSI200との間の通信はそれぞれの間に具備される専用の電極を介して行われ、演算LSI100間の通信や演算LSI100から外部への通信は、全てのLSIを貫通する信号用シリコン貫通電極11を介して行われる。
【選択図】図1
Description
しかしながら、微細化の限界や、最先端プロセスの利用コストが増大などの影響で、今後はこれまでのような1チップ上への集積化による性能向上が必ずしも最適解ではなくなる。そこで、複数のLSIを積層することによる3次元方向の集積が有望な技術となる。
このとき、積層されるLSI間の通信や積層されたLSI群と外部との通信技術が重要となる。この通信方式として、マイクロバンプや貫通ビアなどによる有線方式や、無線方式が検討されている。
図1は、本発明による第1の実施形態に係る半導体装置の積層断面図である。本形態においては、データの記憶を行うメモリが搭載されたメモリLSI200と演算器を搭載した演算LSI100とが、それぞれ回路が配置される面を向かい合わせる形で積層される。演算LSI100上の電極パッド12とメモリLSI200上の電極パッド13がマイクロバンプ14により電気的に接続される。このような演算LSI100とメモリLSI200の組が2組、すなわち演算LSI100aとメモリLSI200aとの組と、演算LSI100bとメモリLSI200bとの組とが、積層されている。そして、その下層に外部通信LSI300が積層され、これらがパッケージ基板400の上に積層されている。また、本形態においては、各LSIに電源を供給する電源用シリコン貫通電極10と、それぞれの演算LSI100a、100bと外部通信LSI300とを電気的に接続する信号用シリコン貫通電極11とが具備される。なお、信号用貫通電極11は、メモリLSI200a、bにおいては上下面の接続のみを実現し、メモリLSI200a、b内の回路と電気的な接続はない。ここで、シリコン貫通電極とは基板シリコンに垂直方向に孔を開け、その孔に導電物質を注入したものであり、これにより積層されたLSI間を電気的に接続する。また、積層される各LSIの層間には絶縁性部材20が挿入されている。
次に、本実施の形態における各LSI間およびパッケージ外部との通信の経路について説明する。
メモリLSI200とパッケージ外部との通信、例えばメモリLSI200bとパッケージ外部の通信は、電極パッド13と、マイクロバンプ14と、電極パッド12と、演算LSI100b内の回路および配線と、信号用シリコン貫通電極11と、外部通信LSI300の内の回路および配線と、パッケージ基板400内の配線を介す。
このシステムの典型的動作として、処理対象となるデータを任意の処理単位に分割することが可能なアプリケーションを実行する場合を説明する。まず、外部通信LSI300が、それぞれの処理単位が異なるメモリLSI200へ分散するように、データをメモリLSI200に読み込む。これらのデータに対して、それぞれの演算LSI100が演算処理などを行う。処理単位となるデータが相互に依存することがなければ、それぞれの演算LSI100は主として組を成すメモリLSI200にのみアクセスする。処理が完了したら、外部通信LSI300が処理結果をメモリLSI200から処理結果を読み出し、その結果をパッケージ外部に出力する。
図2は、演算LSI100の一実施の形態を示す平面図であり,図1における積層断面に対応する直線をA−A’で示している。図2において、演算LSI100は、演算を行うプロセッシング・ユニット101と、割込み制御やクロック制御やタイマなどを含む周辺回路ブロック102と、データ転送ブロック103と、組を成すメモリLSI200へのメモリアクセスを制御する3次元メモリアクセスコントローラ104と、積層される別の演算LSIもしくは外部通信LSIと通信を行うためのLSI間通信インタフェース105と、演算LSI100内のブロック間を接続するオンチップ・インタコネクト106と、オンチップ・インタコネクト106の間やLSI間通信インタフェース105との間を接続するオンチップ・インタコネクト・ブリッジ107と、メモリLSI200との通信用のメモリアクセス用電極パッド群108と、積層される別の演算LSIもしくは外部通信LSIと通信を行うためのLSI間通信用貫通電極群109とを備える。また、演算LSI100の外周に沿って、図1で示した電源供給用のシリコン貫通電極10を複数備える。
図5は、図2に示した演算LSI100aにおけるプロセッシング・ユニット101が、図1において演算LSI100aと組を成すメモリLSI200aにおける記憶部201に記憶されているデータを読み出す場合の動作シーケンスを示す図である。まず、プロセッシング・ユニット101は、データを読み出す命令とデータの記憶領域を示すアドレスを含む要求REQをオンチップ・インタコネクト106に送出する。オンチップ・インタコネクト106、要求REQに含まれるアドレス情報に基づき、対応する記憶領域を制御する3次元メモリアクセスコントローラ104に要求REQを転送する。なお、このとき対応する3次元メモリアクセスコントローラ104が、別のオンチップ・インタコネクト106に接続されている場合は、オンチップ・インタコネクト・ブリッジ107を介して、所定のオンチップ・インタコネクト106に転送される。3次元メモリアクセスコントローラ104は、受信した要求REQに応じて、メモリアクセス用電極パッド108を介して組を成すメモリLSI200aの3次元メモリインタフェース202に一連のメモリアクセスコマンドとアドレスを出力する。図*1においては、記憶部201を活性化するACTコマンドと、それに続きデータの読出しを行うREADコマンドが送出されることが示されている。3次元メモリインタフェース202は、そのコマンドとアドレスに基づき記憶部201を制御する。そして、記憶部201所定のレイテンシ(3サイクル)を経た後にデータが3次元メモリインタフェース202より読み出され、メモリアクセス用電極パッド108を介して3次元メモリアクセスコントローラ104へ送信される。メモリアクセスコントローラ104は、受信した情報をオンチップ・インタコネクト106に送出し、オンチップ・インタコネクト106は要求REQを送出したプロセッシング・ユニット101に転送する。
(外部通信LSI)
上述の第1の実施の形態では、パッケージ外部と通信を行うための専用の外部通信LSI300を具備しているが、本発明はこれに限るものではない。例えば、各演算LSI100にパッケージ外部と通信を行うためのインタフェースや制御回路ブロックを配置し、積層した演算LSI100のうち、最下部の演算LSI100をパッケージ基板400と接続する方法などがある。これは、演算LSI100内に外部通信用の回路を別途設けなければならず演算に必要な回路面積が減少する点で不利となるが、積層するLSI品種を減らすことでパッケージ全体の量産コストを削減できる点で有利である。
上述の第1の実施の形態では、メモリLSI200と演算LSI100は、互いに回路が配置されている面を向かい合わせるように積層すると説明したが、本発明はこれに限らず、次のように変更可能である。
なお、図5において、全てのLSIは、回路を配置した面を下に向けて配置されているが(フェイス・ダウン)、回路を配置した面を上に向けて配置する面を上に向けて配置してもよい(フェイス・アップ)。
上述の第1の実施の形態では、組を成す演算LSI100とメモリLSI200とは電極13とマイクロバンプとで接続されているが、必ずしもこれに限定せず、演算LSI100とメモリLSI200とが通信できる構成であれば良い。同様に、演算LSI100間の通信や、演算LSI100と外部通信LSI300間の通信は、全てのLSIを貫通するシリコン貫通電極11によって行われるが、必ずしもこれに限定されず、外部通信LSIと演算LSIとを接続可能であれば良い。
図3において、メモリLSI200内のLSI間通信用貫通電極群204内の信号用シリコン貫通電極11とメモリLSI200の回路ブロックの間に電気的な接続がないと説明したが、本発明はこれに限定するものではない。
図10において、積層LSIシステムは、演算LSI100aと演算LSI100bと演算LSI100cとが、その間にそれぞれメモリLSI200a、LSI200bを挟みこむ形で積層されており、それら積層された5枚のLSIの下層に外部通信LSI300と、パッケージ基板400とが積層される。また、図8において、演算LSI100a、100b、100cと、メモリLSI200a、200bとは、メモリアクセス用貫通電極部17にて電気的に接続される。
例えば、貫通電極171aと、貫通電極175aと、貫通電極172bとは、電極パッド131aとマイクロバンプ14を介してそれぞれ電気的に接続されており、演算LSI100a内の3次元メモリアクセスコントローラ104aもしくは演算LSI100b内の3次元メモリアクセスコントローラ104bと、メモリLSI200a内の3次元メモリインタフェース202aとが通信可能な配線である。
また、電極パッド131a〜b、電極パッド132a〜bは、貫通電極同士の配線を水平方向にずらす役割を担い、これにより同一レイアウト構成の演算LSI100a、bを用いて上述のような接続構成を取ることを特徴とする。
100a、100b、100c 演算LSI
300 外部通信LSI
400 パッケージ基板
10 電源用シリコン貫通電極
11 信号用シリコン貫通電極
12、13 電極パッド
14 マイクロバンプ
15 メモリアクセス用シリコン貫通電極
16 平行電極板
17 コイル
18 メモリアクセス用貫通電極部
181, 182, 183, 184, 185, 186 貫通電極
20 絶縁性部材
21 電源用ボンディングワイヤ
22 信号用ボンディングワイヤ
23 電極パッド
101 PU プロセッシング・ユニット
102 PERI 周辺回路ブロック
103 DMAC データ転送ブロック
104 3DMC 3次元メモリアクセスコントローラ
1041 ARB メモリアクセス調停部
105 3DCOMIF LSI間通信インタフェース
106 OCIC オンチップ・インタコネクト
107 OCBR オンチップ・インタコネクト・ブリッジ
108 メモリアクセス用電極パッド群
109 LSI間通信用貫通電極群
201 MEM 記憶部
202 3DMEMIF 3次元メモリインタフェース
203 メモリアクセス用電極パッド群
204 LSI間通信用貫通電極群
205 LSI間通信インタフェース
206 OCIC オンチップ・インタコネクト
301 2DIOP 外部高速通信インタフェースブロック
302 2DIOC 外部高速通信制御回路ブロック
303 SCTRL 外部高速通信制御用マイクロ・コントローラ
304 COMPERI 外部通信LSI周辺回路ブロック
305 3DCOMIF−2 LSI間通信インタフェース
306 3DCOMARB LSI間通信調停回路ブロック
307 LSI間通信用貫通電極群
308 OCIC オンチップ・インタコネクト
309 OCBR オンチップ・インタコネクト・ブリッジ
310 DMA DMAブロック
Claims (20)
- パッケージ基板と、
前記パッケージ基板に接続され、前記パッケージ基板を介して通信を行うための外部通信回路と、第1通信部とを有する第1LSIと、
前記第1LSIの上方に設けられ、複数の第1ビット線及び複数の第1ワード線の交点に設けられた複数の第1メモリセルを具備する第1記憶装置と、第2通信部とを有する第2LSIと、
前記第1LSIの上方に設けられ、前記第2通信部と通信を行うための第3通信部と、前記第1通信部と通信を行うための第4通信部とを有し、演算処理を行うための第3LSIと、
前記第2LSIの上方及び前記第3LSIの上方に設けられ、複数の第2ビット線及び複数の第2ワード線の交点に設けられた複数の第2メモリセルを具備する第2記憶装置と、第5通信部とを有する第4LSIと、
前記第2LSIの上方及び前記第3LSIの上方に設けられ、前記第5通信部と通信を行うための第6通信部と、前記第1通信部と通信を行うための第7通信部とを有し、演算処理を行うための第5LSIとを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2LSIと前記第3LSIとの間で、前記第2通信部及び前記第3通信部を用いて通信を行う第1期間の間に、前記第4LSIと前記第5LSIとの間で、前記第5通信部及び前記第6通信部を用いて通信を行うことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2通信部と前記第3通信部とを接続するための第1バンプと、
前記第5通信部と前記第6通信部とを接続するための第2バンプとをさらに有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2LSIは、回路を構成される面が前記第3LSIを向くように設けられ、
前記第3LSIは、回路を構成される面が前記第2LSIを向くように構成され、
前記第4LSIは、回路を構成される面が前記第5LSIを向くように構成され、
前記第5LSIは、回路を構成される面が前記第4LSIを向くように構成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2LSI及び前記第3LSIを貫通して設けられ、前記第1通信部、第4通信部及び第7通信部を電気的に接続するための第1貫通電極を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1LSI、第2LSI、第3LSI、第4LSI及び第5LSIを貫通して設けられ、前記第1LSI、第2LSI、第3LSI、第4LSI及び第5LSIに第1電源を供給するための第2貫通電極をさらに有することを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第2LSI及び前記第3LSIを貫通して設けられ、前記第2LSI及び前記第4LSIに第2電源を供給するための第3貫通電極をさらに有することを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第2LSI、第3LSI及び第4LSIを貫通して設けられ、前記第3LSI及び前記第5LSIに第3電源を供給するための第4貫通電極をさらに有することを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第2通信部及び前記第3通信部と接続される第5貫通電極と、前記第5通信部及び前記第6通信部と接続される第6貫通電極とをさらに有し、
前記第5貫通電極は、前記第2LSI及び前記第3LSIに第2電源を供給し、
前記第6貫通電極は、前記第4LSI及び前記第5LSIに第3電源を供給することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1通信部、第4通信部及び第7通信部のうちいずれか2つの間の通信は、無線通信で行われることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2通信部と前記第3通信部との間の通信は、無線通信で行われ、
前記第4通信部と前記第5通信部との間の通信は、無線通信で行われることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記パッケージ基板と前記第3LSIとを接続するための第1ボンディングワイヤと、
前記パッケージ基板と前記第5LSIとを接続するための第2ボンディングワイヤとをさらに有し、
前記第1ボンディングワイヤを介して、前記第3LSIに第1電源が供給され、
前記第2ボンディングワイヤを介して、前記第5LSIに第2電源が供給されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記パッケージ基板と前記第3LSIとを接続するための第1ボンディングワイヤと、
前記パッケージ基板と前記第5LSIとを接続するための第2ボンディングワイヤとをさらに有し、
前記第1ボンディングワイヤを介して、前記第1通信部と前記第4通信部との間の通信が行われ、
前記第2ボンディングワイヤを介して、前記第1通信部と前記第7通信部との間の通信が行われることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第1ボンディングワイヤを介して、前記第1通信部と前記第4通信部との間で第1データの送受信を行い、
前記第2ボンディングワイヤを介して、前記第1通信部と前記第7通信部との間で第2データの送受信を行い、
前記第1データは、前記第3LSIの識別情報又は前記第3LSIの動作周波数の初期値を表すデータであり、
前記第2データは、前記第5LSIの識別信号又は前記第5LSIの動作周波数の初期値を表すデータであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1LSIの上方に設けられ、複数の第3ビット線及び複数の第1ワード線の交点に設けられた複数の第3メモリセルを具備する第3記憶装置と、前記第3通信部と通信するための第8通信部とを具備する第6LSIをさらに有することを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記第2通信部は、前記第2LSIを示す第1識別子を記憶するための第4記憶装置を有し、
前記第8通信部は、前記第6LSIを示す第2識別子を記憶するための第5記憶装置を有し、
前記第3LSIが前記第2LSIに対して第1データのデータ転送を要求する場合は、前記第1データに対応する要求信号である第1要求信号は、前記第1識別子を含み、
前記第3LSIが前記第6LSIに対して第2データのデータ転送を要求する場合は、前記第2データに対応する要求信号である第2要求信号は、前記第2識別子を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第6通信部は、前記第3通信部との間の通信をさらに行うことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第4通信部は、前記第3LSIを示す第3識別子を記憶するための第6記憶装置を有し、
前記第7通信部は、前記第5LSIを示す第4識別子を記憶するための第7記憶装置を有し、
前記第3LSIが前記第5LSIに対して第3データのデータ転送を要求する場合は、前記第3データに対応する要求信号である第3要求信号は、前記第3識別子を含み、
前記第5LSIが前記第3LSIに対して第4データのデータ転送を要求する場合は、前記第4データに対応する要求信号である第4要求信号は、前記第4識別子を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2通信部は、前記第3通信部以外の通信部とは通信を行わず、
前記第3通信部は、前記第2通信部以外の通信部とは通信を行わず、
前記第5通信部は、前記第6通信部以外の通信部とは通信を行わず、
前記第6通信部は、前記第5通信部以外の通信部とは通信を行わないことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1通信部は、前記第4通信部及び前記第7通信部と通信を行う際の、調停機能を有することを特徴とする半導体装置。
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