RU2584180C2 - Способ сборки трехмерных интегральных схем 3d бис - Google Patents

Способ сборки трехмерных интегральных схем 3d бис Download PDF

Info

Publication number
RU2584180C2
RU2584180C2 RU2014129535/28A RU2014129535A RU2584180C2 RU 2584180 C2 RU2584180 C2 RU 2584180C2 RU 2014129535/28 A RU2014129535/28 A RU 2014129535/28A RU 2014129535 A RU2014129535 A RU 2014129535A RU 2584180 C2 RU2584180 C2 RU 2584180C2
Authority
RU
Russia
Prior art keywords
crystal
housing
leads
assembling
lsi
Prior art date
Application number
RU2014129535/28A
Other languages
English (en)
Other versions
RU2014129535A (ru
Inventor
Виктор Васильевич Зенин
Александр Владимирович Ачкасов
Анатолий Александрович Колбенков
Андрей Анатольевич Стоянов
Original Assignee
Открытое акционерное общество "Научно-исследовательский институт электронной техники"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Открытое акционерное общество "Научно-исследовательский институт электронной техники" filed Critical Открытое акционерное общество "Научно-исследовательский институт электронной техники"
Priority to RU2014129535/28A priority Critical patent/RU2584180C2/ru
Publication of RU2014129535A publication Critical patent/RU2014129535A/ru
Application granted granted Critical
Publication of RU2584180C2 publication Critical patent/RU2584180C2/ru

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates

Landscapes

  • Wire Bonding (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

Изобретение относится к области электроники и предназначено для изготовления трехмерных интегральных схем 3D БИС. Сущность изобретения: способ сборки трехмерных интегральных схем 3D БИС включает операции монтажа кристаллов друг на друга с последующим соединением каждого кристалла с корпусом с использованием выводов. Монтаж кристаллов последовательно осуществляют друг с другом, при этом соединения кристаллов с корпусом осуществляют с использованием выводов, закрепленных на полиимидной ленте. Техническим результатом изобретения является снижение себестоимости производства и повышение надежности. 9 ил.

Description

Изобретение относится к области электроники и предназначено для изготовления трехмерных интегральных схем 3D БИС.
Повышение функциональности микросхем (интегральной, механической, оптической и биологической) с улучшением их характеристик, повышением производительности и снижением себестоимости возможно с применением 3D интеграции кристаллов. Под 3D интеграцией понимается расположение кристаллов друг над другом с созданием вертикальных соединений между кристаллами. Потенциальные преимущества, обеспечиваемые 3D интеграцией, включают в себя уменьшение размеров системы, сокращение длины межсоединений благодаря замене длинных горизонтальных связей на короткие вертикальные и снижение электропотребления.
Разработка способов и технологий производства интегральных схем (ИС) 3D БИС - это актуальная задача, на решение которой направлены усилия всех специалистов, работающих в области полупроводниковой микроэлектроники.
Существуют различные способы сборки в производстве трехмерных ИС 3D БИС. Известна [1] технология выполнения TSV (Through silicon vias - сквозные переходные отверстия в кремнии), позволяющая осуществлять межсоединения на уровне смонтированных в трехразмерную сборку нескольких кристаллов.
Одним из недостатков технологии TSV является то, что каждый кристалл, например, в модуле памяти имеет одинаковую топологию, что ограничивает номенклатуру 3D сборок. Кроме того, организация эффективного производства ИС 3D БИС по данной технологии требует оснащения сборочного участка дорогостоящим оборудованием для глубокого плазменного (или реактивно-ионного) травления/лазерного сверления отверстий; для заполнения (металлизации) отверстий, что существенно повышает себестоимость выпускаемых изделий.
Наиболее близким по технической сущности заявляемого изобретения является способ сборки трехмерных ИС 3D БИС [2], включающий операции монтажа кристаллов друг на друга с последующим соединением с корпусом с использованием выводов.
Основным недостатком данного способа является то, что использование выводов при сборке трехмерных ИС 3D БИС, имеющих сотни перемычек между кристаллами и корпусом, может привести к замыканию отдельных выводов между собой при эксплуатации изделий в результате ударов, вибраций, нагрева под токовой нагрузкой и т.п., что приводит к снижению надежности ИС 3D БИС.
Задачами заявляемого решения являются: снижение себестоимости производства; повышение надежности.
Технические результаты достигаются тем, что в способе сборки трехмерных ИС 3D БИС, включающем операции монтажа кристаллов друг на друга с последующим соединением с корпусом с использованием выводов, соединения кристаллов с корпусом осуществляют с использованием выводов, закрепленных на полиимидной ленте.
Сущность изобретения поясняется чертежами, на которых схематично изображены:
на фиг. 1 - схема монтажа нижнего кристалла к корпусу (вид сбоку);
на фиг. 2 - схема монтажа среднего кристалла к нижнему (вид сбоку)
на фиг. 3 - полиимидная лента с выводами для монтажа среднего кристалла с корпусом (вид сверху);
на фиг. 4 - сечение А-А на фиг. 3;
на фиг. 5 - схема монтажа среднего кристалла с корпусом (вид сбоку);
на фиг. 6 - схема монтажа верхнего кристалла со средним кристаллом (вид сбоку);
на фиг. 7 - полиимидная лента с выводами для монтажа верхнего кристалла с корпусом (вид сверху);
на фиг. 8 - сечение Б-Б на фиг. 7;
на фиг. 9 - схема собранной трехмерной ИС 3D БИС (вид сбоку);
Для примера рассмотрим сборку трехмерной ИС 3D БИС, состоящую из трех кристаллов (нижнего, среднего и верхнего).
Монтаж нижнего кристалла к корпусу осуществляют следующим образом (фиг. 1). На сборку поступают готовые нижний кристалл с шариковыми выводами 1 и корпус 2, на котором размещены контактные площадки 3, 4 и 5. Контактные площадки 3 предназначены для соединений шариковых выводов 1 нижнего кристалла с корпусом 2. Контактные площадки 4 - для формирования соединений со средним кристаллом; контактные площадки 5 - для формирования соединений с верхним кристаллом.
Нижний кристалл шариковыми выводами 1 лицевой стороной совмещают с контактными площадками 3 корпуса 2 и осуществляют неразъемное соединение по технологии "Flip-chip" любым известным способом.
На обратной поверхности нижнего кристалла размещают клеящую ленту 6, на которую монтируют предварительно изготовленный средний кристалл с контактными площадками 7 на лицевой стороне (фиг. 2).
Клеящая лента 6 предназначена не только для крепления среднего кристалла с нижним кристаллом, но и для теплопередачи от среднего кристалла к нижнему кристаллу.
Для электрических соединений среднего кристалла с корпусом 2 используют полиимидную ленту 8 с выводами 9 (фиг. 3 и 4). Размеры полиимидной ленты 8 соответствуют габаритным размерам среднего кристалла. Если полиимидная лента 8 будет меньше среднего кристалла, то при монтаже возможно контактирование выводов с ребром этого кристалла, что приведет к замыканию.
По периметру лента 8 имеет пазы 10, над которыми выступают внутренние концы выводов 9.
На среднем кристалле любым известным способом закрепляют полиимидную ленту 8 с выводами 9 таким образом, чтобы концы выводов 9 были ориентированы относительно контактных площадок 7 среднего кристалла и контактных площадок 4 корпуса 2 (фиг. 5).
К контактным площадкам 7 среднего кристалла присоединяют внутренние концы выводов 9, а внешние концы - к контактным площадкам 4 корпуса 2.
Затем на полиимидной ленте 8 закрепляют верхний кристалл, имеющий по периметру контактные площадки 11 (фиг. 6).
Для электрических соединений верхнего кристалла с корпусом 2 используют полиимидную ленту 12 с выводами 13. По периметру лента 12 имеет пазы 14, над которыми выступают внутренние концы выводов 13 (фиг. 7 и 8).
Размеры полиимидной ленты 12 соответствуют габаритным размерам верхнего кристалла. При закреплении полиимидной ленты 12 на верхнем кристалле внутренние концы выводов 13 ориентируют относительно контактных площадок 11 верхнего кристалла, а внешнее - контактных площадок 5 корпуса 2.
Затем выводы 13 внутренними концами соединяют с контактными площадками 11 верхнего кристалла, а внешними - с контактными площадками 5 корпуса 2 (фиг. 9).
Выводы на полиимидной ленте, представляющие собой полоски толщиной 30-40 мкм из алюминия или меди, практически не деформируются при микросварке. Например, для вывода шириной 40 мкм ширина контактной площадки составляет около 50 мкм.
Присоединение выводов осуществляют любым известным способом сварки: косвенным импульсным нагревом; сдвоенным («расщепленным») инструментом; термозвуковым и т.д. Для этого используют хорошо отработанный технологический процесс и оборудование для производства полупроводниковых изделий. Определяющим фактором при выборе способа монтажа выводов к контактным площадкам кристаллов и корпуса является локализация зоны нагрева, что уменьшает тепловое воздействие на ИС 3D БИС и повышает воспроизводимость параметров микросварных соединений.
Уменьшение размеров контактных площадок на кристалле приводит в целом к уменьшению размеров самих кристаллов. Эти факторы способствуют снижению себестоимости производства трехмерных ИС 3D БИС.
Так как выводы закреплены на полиимидной ленте параллельно относительно друг друга, то исключается вероятность короткого замыкания выводов между собой при эксплуатации изделий, что повышает надежность ИС 3D БИС.
На основании вышеизложенного сделано заключение, что предлагаемый способ сборки трехмерных ИС 3D БИС обеспечивает по сравнению с существующими способами следующие преимущества:
1. Снижается себестоимость производства;
2. Повышается надежность.
Источники информации
1. Васильев А. Современные технологии 3D - интеграции // Компоненты и технологии, 2010, №1, с. 156-158.
2. Строганов А., Цыбин С., Быстрицкий А. Трехмерные интегральные схемы 3D БИС // Компоненты и технологии, 2011, №1, с. 38,39, рис. 3-5.

Claims (1)

  1. Способ сборки трехмерных интегральных схем 3D БИС, включающий операции монтажа кристаллов друг на друга с последующим соединением с корпусом с использованием выводов, отличающийся тем, что соединения кристаллов с корпусом осуществляют с использованием выводов, закрепленных на полиимидной ленте.
RU2014129535/28A 2014-07-17 2014-07-17 Способ сборки трехмерных интегральных схем 3d бис RU2584180C2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2014129535/28A RU2584180C2 (ru) 2014-07-17 2014-07-17 Способ сборки трехмерных интегральных схем 3d бис

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2014129535/28A RU2584180C2 (ru) 2014-07-17 2014-07-17 Способ сборки трехмерных интегральных схем 3d бис

Publications (2)

Publication Number Publication Date
RU2014129535A RU2014129535A (ru) 2016-02-10
RU2584180C2 true RU2584180C2 (ru) 2016-05-20

Family

ID=55313150

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014129535/28A RU2584180C2 (ru) 2014-07-17 2014-07-17 Способ сборки трехмерных интегральных схем 3d бис

Country Status (1)

Country Link
RU (1) RU2584180C2 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61185958A (ja) * 1985-02-14 1986-08-19 Nippon Telegr & Teleph Corp <Ntt> 三次元lsi実装構造及び実装法
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
RU2193260C1 (ru) * 2001-10-31 2002-11-20 Сасов Юрий Дмитриевич Способ изготовления многокомпонентного трехмерного электронного модуля
US7977781B2 (en) * 2008-09-29 2011-07-12 Hitachi, Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61185958A (ja) * 1985-02-14 1986-08-19 Nippon Telegr & Teleph Corp <Ntt> 三次元lsi実装構造及び実装法
US6313998B1 (en) * 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
RU2193260C1 (ru) * 2001-10-31 2002-11-20 Сасов Юрий Дмитриевич Способ изготовления многокомпонентного трехмерного электронного модуля
US7977781B2 (en) * 2008-09-29 2011-07-12 Hitachi, Ltd. Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Строгонов А. и др. Трехмерные интегральные схемы 3D БИС. Компоненты и технологии, 2011г., стр.38-39, рис. 3-5. *

Also Published As

Publication number Publication date
RU2014129535A (ru) 2016-02-10

Similar Documents

Publication Publication Date Title
US8159828B2 (en) Low profile flip chip power module and method of making
JP6342994B2 (ja) 半導体装置およびその製造方法
US9668352B2 (en) Method of embedding a pre-assembled unit including a device into a flexible printed circuit and corresponding assembly
US20150357307A1 (en) Chip stacked package structure and electronic device
CN109937617B (zh) 具有散热片的安装组件
US9536805B2 (en) Power management integrated circuit (PMIC) integration into a processor package
KR20120123254A (ko) 전력 공급 모듈 및 이의 패키징 및 집적 방법
JP2008505498A (ja) マイクロ−キャステレイションを備えたインターポーザー
TW201705420A (zh) 具有形成在載體上的電路結構的新2.5d微電子組件和方法
KR20130111401A (ko) 반도체 모듈
Seal et al. Flip-chip bonded silicon carbide MOSFETs as a low parasitic alternative to wire-bonding
US20190172784A1 (en) Multi terminal capacitor within input output path of semiconductor package interconnect
US9583408B1 (en) Reducing directional stress in an orthotropic encapsulation member of an electronic package
US9209143B2 (en) Die edge side connection
WO2020242613A1 (en) Decoupling capacitance arrangements for integrated circuit devices
WO2013040689A1 (en) Method and apparatus for connecting inlaid chip into printed circuit board
US9240391B2 (en) Semiconductor device
JP6600353B2 (ja) プリント回路基板およびプリント回路基板配置
US20160049386A1 (en) Self-organizing network with chip package having multiple interconnection configurations
RU2584180C2 (ru) Способ сборки трехмерных интегральных схем 3d бис
JP2010074072A (ja) 半導体装置および半導体装置の製造方法
TWI459512B (zh) 使用相互連接的三維層片將垂直封裝的mosfet和積體電路功率器件構建成集成模組
US9601424B2 (en) Interposer and methods of forming and testing an interposer
CN105655321A (zh) 电子封装及其制作和使用方法
US8957529B2 (en) Power voltage supply apparatus for three dimensional semiconductor

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner