JPH0787236B2 - 半導体実装装置 - Google Patents

半導体実装装置

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JPH0787236B2
JPH0787236B2 JP63181734A JP18173488A JPH0787236B2 JP H0787236 B2 JPH0787236 B2 JP H0787236B2 JP 63181734 A JP63181734 A JP 63181734A JP 18173488 A JP18173488 A JP 18173488A JP H0787236 B2 JPH0787236 B2 JP H0787236B2
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Japan
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semiconductor mounting
lsi
lsi chips
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賢造 畑田
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Matsushita Electric Industrial Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、LSIチップによる半導体実装装置に関するも
のである。
（従来の技術） 近年、LSIの発展に伴い、全ての機器が小型，軽量，薄
型化の傾向にある。更にその小型，軽量，薄型化を進め
るためには、LSIを如何に高密度に回路基板に搭載する
かが重要な要素となる。
従来、高密度化を計るために、LSIのプリント配線板へ
の搭載方法は、リード端子を有するフラットパッケー
ジ,DIL,SOP等のパッケージを用い、このパッケージを平
面的に配置するものであった。
（発明が解決しようとする課題） 上記のように、従来の方法では、LSIチップを一旦パッ
ケージに入れ、このパッケージを平面的に配設するもの
であるから、実装面積が大きく、機器のこれ以上の小型
化は困難であった。
本発明は、従来よりも格段に優れた実装密度を得られる
半導体実装装置を提供するものである。
（課題を解決するための手段） そこで本発明は、リードを有するLSIチップを複数個積
層し、これら各LSIチップの各リードをプリント配線板
に接続したものである。
（作 用） 複数個のLSIチップをプリント配線板上に積層し、各リ
ードをプリント配線板に接続するようにしたので、高密
度に、しかも比較的薄い厚さにLSIチップを実装でき
る。
（実施例） 第１図は本発明に用いる一例のLSIチップのリード取付
状態を示し、LSIチップ１の電極とリード３とが金属突
起２において接合される。リード３は、同図中の所定の
破線領域５より切断される。
第２図は本発明の一実施例を示し、プリント配線板６上
にLSIチップ１を複数個（この例では３個）積層し、各L
SIチップ１のリード３をそれぞれ所望形状に折曲して、
プリント配線板６の電極７に接続する。リード３はフィ
ルムキャリア方式で構成されるため、可撓性を有し容易
に所要形状に成型加工ができるものであり、リード３が
LSIチップ１から水平方向に導出されていても、チップ
１を積層してから加熱治具のパルスツール等でリード３
を押さえると、リード３は容易に変形し、更に加熱する
と、プリント配線板６の電極７に接合できる。
第３図は他の実施例を示し、積層されたチップ１と１′
とは、互いのリード3,3′が重ならないよう平面的に斜
方向にずらされており、リード3,3′はそれぞれプリン
ト配線板の異なった電極7,7′に接続される。すなわ
ち、各LSIチップ1,1′のリードを個々にプリント配線板
上の各電極に接続できる。
第４図は更に他の実施例を示し、この例では、積層した
各層のLSIチップ１のリード３間に、第５図で斜視図が
示されるスペーサ８を入れ積層したものである。このス
ペーサ８はLSIチップ１の外周を囲み、その肉厚はLSIチ
ップ１の肉厚とほぼ同じである。また、このスペーサ８
にはリード３が置かれる位置に導電層９が設けられ、上
下方向のリード、もしくは隣同士のリードが接続され、
この導電層９を介して各リードはプリント配線板６の各
電極７へ接続される。
（発明の効果） 以上のように、本発明によれば、LSIチップをパッケー
ジに入れることなくプリント配線板に積層して実装する
ものであるから、比較的薄くして従来装置より格段に高
密度に実装できる。従って、これを使用する機器を小
型，薄型，軽量化し得る。
【図面の簡単な説明】
第１図は本発明に用いるLSIチップのリード取付状態を
示す平面図、第２図は本発明の一実施例の縦断面図、第
３図は他の実施例の平面図、第４図は更に他の実施例の
縦断面図、第５図はスペーサの斜視図である。 1,1′……LSIチップ、3,3′……リード、６……プリン
ト配線板、８……スペーサ、９……導電層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/11 25/18

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】基板上に複数個のLSIチップの所定の辺を
    重ねて積層した際に上下の前記LSIチップの電極に接続
    された第１及び第２のリードが垂直方向において同一配
    置になる前記LSIチップを積層した半導体実装装置であ
    って、複数個の前記LSIチップの位置を水平方向に相互
    に移動させ前記第１及び第２のリードを垂直方向におい
    て同一配置とならない状態にし、さらに前記第１及び第
    ２のリードを前記基板上の異なる電極に接続したことを
    特徴とする半導体実装装置。
  2. 【請求項２】複数個のLSIチップを積層した半導体実装
    装置であって、積層された各々の前記LSIチップの上面
    の電極と一端が電気的に接続され前記LSIチップを吊下
    げるリードと、前記LSIチップを取り囲み水平方向に延
    在した前記リード間に挿入された枠体スペーサと、前記
    枠体スペーサの上下に存在する前記リード間の電気的な
    接続を行い前記枠体スペーサの表面に形成された導電パ
    ターンとを有し、かつ、前記導電パターンが、前記枠体
    スペーサの前記リードと接する上下の表面に形成された
    第１及び第２の導体パターンと、前記枠体スペーサの内
    側面あるいは外側面の一方の表面又は前記枠体スペーサ
    の内側面ならびに外側面の両方の表面に形成され前記第
    １の導電パターンと前記第２の導電パターンの間を電気
    的に接続する第３の導電パターンを有することを特徴と
    する半導体実装装置。
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