JP3137977B2 - 多数のリードビンを有する半導体装置 - Google Patents

多数のリードビンを有する半導体装置

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Description

【発明の詳細な説明】 技術分野 本発明は半導体装置に関し、特にパッケージのリード
密度の高い半導体装置に関する。
背景技術 図1A,図1Bに、従来の半導体装置の一例の横断面図を
示す。
図1Aはハイパワー型のチップを用いてヒートシンクを
設けた半導体装置の横断面図である。チップ11の素子面
にはバンプが形成されており、TAB（Tape Automated Bo
nding）リード12とボンディングされる。これが積層の
セラミックパッケージ13上に搭載されて接続される。こ
のセラミックパッケージ13裏面より垂直方向に一定間隔
で多数のサーフェイスマウント用の複数のピン14が取出
される。このピン14より電源が供給され、信号が入出力
する。
一方、チップ11は、メタルキャップ15により上面を表
出されて被われており、該チップ11の上面に金属板16を
介在させてヒートシンク27がはんだ又はろう付により設
けられる。金属板16は、例えばCuMoで形成され、チップ
11とアルミニウムで形成されたヒートシンク17間の熱膨
張率の整合を図っている。
また、図1Bは、図1Aのパッケージの一部横断面図であ
る。セラミックパッケージ13は、パターン13a又はパワ
ープレーン13bが形成されたセラミック層が積層された
ものである。そして、パターン13a、パワープレーン13b
は、チップ11がバンプにより搭載されたTABリード12に
それぞれ接続されると共に、それぞれのピン14に接続さ
れる。
図1A,図1Bに示す半導体装置は、PGA（Pin Grid Arra
y）型のもので、パッケージ13の底面よりリード13を複
数取出して、多ピン化、高密度化を図っている。
そして、上述のような半導体装置をプリント板にサー
フェイスマウントを行うが、プリント板とコンタクトさ
れたか否かを視認する必要がある。視認はマイクロスコ
ープ等を用いて行うことから、図1A,図1Bに示すよう
に、ピン14は視認できる範囲でセラミックパッケージ13
裏面の外周に配置されている。
しかしながら、視認可能なピン配列の列数は４〜６列
が限度であり、内側はピンを配置することができず、無
駄な領域が存在するという問題がある。
発明の開示 本発明の目的は、上記問題点を解決した半導体装置を
提供することにある。
すなわち、本発明の目的は、パッケージの裏面全体で
無駄なくピン配置を行い、視認を省く半導体装置を提供
することにある。
上記目的は、チップが搭載されたパッケージの裏面の
外周領域に所定数配設された表面実装するためのリード
ピンと；前記パッケージの裏面に配設されたリードピン
の領域以外の内部領域に少なくとも一つ配設される所定
役割のリード部材とを有する半導体装置により達成され
る。
また、本発明の目的は、所定数のチップが搭載された
パッケージの裏面の外周領域に所定数配設された表面実
装するためのリードピンと；前記チップと前記リードピ
ンを接続するために介在される、所定パターンが形成さ
れたフィルム層を積層した薄膜部と；前記リードピンの
外周領域以外の内部領域に配設され、前記チップと直接
に接続される所定役割のリード部材とを有する半導体装
置により達成される。
また、本発明の目的は、チップが搭載されたパッケー
ジの四側方向に延出された所定数のリード端子と；前記
パッケージの裏面に、少なくとも一つ配設される所定役
割のリード部材とを有する半導体装置により達成され
る。
図面の簡単な説明 他の目的、特徴及び効果は、図面を参照して以下に述
べる説明からより明らかになるであろう： 図1A及び図1Bは従来の半導体装置の一例の横断面図； 図２は本発明の第１の実施例を示図； 図3A乃至図3Fは図２の製造工程を示す図； 図４は本発明の第２の実施例を示す図； 図５は本発明の第３の実施例を示す図； 図６は図５の変形例を示す図； 図7A,図7B,図8A,図8B,図9A及び図9Bは第１乃至第３の
実施例の変形例を示す図； 図10は本発明の第４の実施例を示す図； 図11A乃至図11Cは本発明の第５の実施例を示す図； 図12A乃至図12Dは図11A乃至図11Cの製造例を示す図； 図13A乃至図13Iは図12Aにおける薄膜部を形成する製
造例を示す図； 図14A及び図14Bは図11A乃至図11Cの他の製造例を示す
図； 図15は本発明の第６の実施例を示す図； 図16A及び図16Bは本発明の第７の実施例を示す図； 図17A及び図17Bは図16の他の変形例を示した図であ
る。
発明を実施するための最良の形態 図２は、本発明の第１の実施例を示す図である。図２
における半導体装置は、例えば、ハイパワー形のチップ
11を用いたもので、メタルキャップ15、金属板16を介し
てヒートシンク17を有する。チップ11の素子面にはバン
プが形成されており、TABリード12とボンディングされ
る。なお、TABリード12側にバンプが形成される場合も
ある。これが積層のセラミックパッケージ13上に搭載さ
れて接続される。
ここで、セラミックパッケージ13の裏面の外周に例え
ば信号用のリードピン14が垂直方向に一定間隔で、例え
ば５列に配設される。このリードピン14は表面実装（サ
ーフェイスマウント）用のピンであり、多層セラミック
パッケージ13内の各層に形成されたパターンに接続され
る（図1B参照）。
一方、セラミックパッケージ13の裏面のリードピン14
の領域以外の内部領域21に、所定役割ごとのリード部材
である円柱状リードピン22群を、例えば９本ずつ４グル
ープとして配設する（図４参照）。ここで、所定役割の
円柱状リードピン22とは、例えば電源系22a,22c、グラ
ンド系22b,22dのためのリードピンである。その形状
は、該リードピン14より太く、表面実装用に形成され
る。これにより、チップ11における電源経路の引き廻し
を良好とすることができる。
なお、リードピン22は、円柱状に限ることなく、八角
柱、六角柱等柱状であればよく、その断面形状を問わな
い。また、リードピン22はリードピン14と同じ材質で形
成され、例えば金メッキが施される。ここで、リードピ
ン22をリードピン14より太く形成するのは、本発明の半
導体装置の基板への実装時、若干量の位置ずれを生じた
場合に、これを吸収して電気的接続を確実にするためで
ある。従って、リードピン22群のそれぞれは、リードピ
ン14群それぞれの配置間隔より粗く配設される。
なお、上述の実施例では、リードピン22を複数配設し
ているが、該リードピン22は少なくとも一つ有すればそ
の機能を果たすものである。
このような半導体装置を基板に表面実装した場合、５
列のリードピン14の基板へのコンタクト状態は視認し得
る。また、内部領域21のリードピン22群は９本１グルー
プのうち何れかがコンタクト状態であれば動作が確実で
あることから視認を省略することができる。
これにより、セラミックパッケージ13の裏面全体で無
駄なくピン配置を行うことができる。また、外周のリー
ドピン14は信号用のみで配置できることから、配列間隔
を小さくして容量，抵抗を小さくすることができ、これ
により高周波特性を良好ならしめることができると共
に、装置全体を小型化することができる。
図3A〜図3Fは、図２の製造工程を示す図である。ま
ず、チップ11上に形成された複数のパッド31に対応した
TABリード12が形成されたTABフィルム32が用意される
（図3A,図3B）。チップ11のパッド31若しくはTABリード
12の端部、又は両方共にバンプが設けられて、該TABリ
ード12にチップ11がボンディングされる。そして、TAB
リード12が切断されてTABフィルム32より分離される
（図3C）。
一方、セラミックパッケージ13は、所定のパターン33
が形成されたセラミック層が積層して形成されており、
裏面より図２に示すようにリードピン14及びリードピン
22が延出している（図3D）。このセラミックパッケージ
13の最上層のパターンの端部と、チップ11に接続された
TABリード12の端部がバンプによりフェイスダウンボン
ディングされる（図3D）。
そして、セラミックパッケージ13の最上層上であっ
て、チップ11を包囲するようにメタルキャップ15を半田
付け又はろう付けを行う（図3E）。このメタルキャップ
15及びチップ11上に金属板16が半田付け又はろう付けに
より取り付けられ、さらに金属板16上にヒートシンク17
が半田付け又はろう付けにより取り付けられるものであ
る（図3F）。なおメタルキャップ15、金属板16及びヒー
トシンク17を予め取り付けておいてもよい。
図４は、本発明の第２の実施例を示す図である。図４
における半導体装置は、基板42に実装した場合を示した
ものであるここで、半導体装置は図２と略同様である
が、図２のリードピン22を、外周に配設されたリードピ
ン14より長く形成してリードピン41（電源系41a、グラ
ンド系41b）としたものである。この場合、実装する基
板42の対応する位置にはリードピン41を貫通するための
スルーホール44aが形成される。すなわち、外周のリー
ドピン14は表面実装され、リードピン41をスルーホール
42aを貫通させて半田等により実装するものである。
これは、リードピン41がスルーホール42aへの挿入ガ
イドの役割をなし、容易に位置決めを行うことができ
る。また、基板42にリードピン41をダイレクトに接続す
ることから、インダクタンス成分を小さくすることがで
きる。
この場合、リードピン41の基板42への接続状態の確認
は、該リードピン41が基板42を貫通していることから、
該基板42の裏面を視認すれば容易に行うことができる。
図５は、本発明の第３の実施例を示す底面図である図
５を示す半導体装置は、図２又は図４のリードピン22
（41）群により半導体集積回路におけるクロックピンの
ような役割の端子51（単数又は群）を包囲するように配
設したものである。すなわち、電源系やグランド系の電
位変動の少ないリードピン22（41）で端子51を包囲する
ことでノイズ等のシールを行うこととなり、装置の安定
動作を図ることができる。
この場合、端子51は、リードピン22（41）と同様に、
リードピン14より太く形成することにより、基板への実
装時の位置ずれを吸収することができ、実装を確実にす
ることができる。
図６は図５の変形例を示す図である。図６は、端子51
をリードピン22より長く形成したものである。この場
合、実装する基板42にはスルーホール42aが形成され、
該スルーホール42aに端子51が貫通して半田付け固定さ
れる。このとき、該端子51を実装時のガイドとしての役
割をさせることができる。なお、図４に示すように、リ
ードピン14より長いリードピン41として、共に基板42に
貫通させて固定してもよい。これにより、基板42の裏面
より半田付け状態を確認することができる。
図７乃至図９は、上記実施例の変形例を示す図であ
る。
図7Aは横断面図、図7Bは一部底面図である。図7A及び
図7Bの半導体装置は、パッケージ13裏面（表面上のチッ
プ11、ヒートシンク17等は省略する。以下、図9Bまで同
様である）のリードピン14の領域以外の内部領域21に、
四角形状のブロック状のリード部材71を一個又は複数個
配設したものである。このリード部材71は、例えば半導
体集積回路における電源系統としての役割を有する。こ
の半導体装置は、基板に表面実装するにあたり、基板表
面への当接面積が広く、位置ずれを生じた場合であって
も確実に対応する基板上のパターンに半田付けを行うこ
とができる。これにより、接続状態の確認作業を省くこ
とができる。
また、図8Aは一部横断面図、図8Bは一部底面図であ
る。図8A及び図8Bに示す半導体装置は、図7A及び図7Bに
示すリード部材71の代わりに、同じ役割の円柱形状のブ
ロック状のリード部材81を一個又は複数個配設したもの
である。このリード部材81は、リードピン14より間隔が
粗に配設され、図7A及び図7Bと同様に基板に表面実装さ
れる。従って、リード部材81はブロック状であることか
ら、基板への接続が確実となり確認作業を省くことがで
きる。
また、図9Aは一部横断面図、図9Bは一部底面図であ
る。図9A及び図9Bに示す半導体装置は、上述のリード部
材71,81の代りに「Ｌ」字板状のリード部材91を一個又
は複数個配設したものである。そして、基板への表面実
装における作用効果はリード部材71,81と同様である。
図10は、本発明の第４の実施例を示す図である。図10
に示す半導体装置において、ハイパワー型のチップ111
がメタルベース113aに形成された凹部113aに搭載され、
その周囲に表面を同一にして薄膜部112が位置する。チ
ップ111の素子面の両側で薄膜部112とTABリード114によ
りバンプ等で接続される。この薄膜部112a,112bは、微
細パターンが形成された薄いフィルム（例えばポリイミ
ド）が積層されたTABであり、TABリード114及び後述す
るピンとの接続のための信号用パッド（後述する）が形
成されたものである。すなわち、この薄膜部112は接続
されるリードピンの配置拡散を行う。そして、チップ11
1等を搭載したメタルベース113は、その裏面に例えばア
ルミニウムで形成されたヒートシンク115とはんだ又は
ろう付により接着される。このメタルベース113は、例
えばCuMoで形成され、チップ111とヒートシンク115との
中間にあって接着における熱膨張率の整合性を図ってい
る。
一方、パッケージ116は、裏面の外周に信号用のリー
ドピン14及び内部領域21に所定役割のリードピン22を取
出した凹形状（PGA型）に形成される。ここで、信号用
のリードピン14は後に基板に表面実装した場合に視認可
能に４〜６列に一定間隔で垂直方向に取出される。ま
た、パッケージ116は電源系統のパターンとしてのパワ
ープレーン117が形成されたセラミック層が積層された
もので、該パワープレーン117に接続されたリードピン2
2が所定数のグループとしてパッケージ116裏面の内部領
域21に配設される。このリードピン22は信号用のリード
ピン14と区別するため、及び基板への表面実装時に位置
ずれを吸収するために太い形状で形成され、例えば電源
系統や該電源系統にシールされたクロック用に使用され
る。
そして、パッケージ116をメタルベース113に接着剤等
で接着される。この場合、信号用のリードピン14は薄膜
部112上の信号用パッドと付勢力により接触させる接触
ピン118aにより電気的に接続される。また、リードピン
22の一部とチップ111上に形成された電源用パッド等と
が接触ピン118bにより電気的に直接に接続される。
このような半導体装置は、パッケージ116内はパワー
プレーン117のみを形成することから薄型とすることが
できると共に、他の機能のチップを有する半導体装置と
共通化して使用することができる。また、電源系統等の
リードピン22をチップ２に直接に接続して導体パターン
を介在させないことから低インピーダンスとすることが
できる。さらに、メタルベース113とパッケージ116とを
剥離してもリードピン14、リードピン22とチップ111、
薄膜部112との接続は接触ピン118a,118bの付勢力で当接
させているのみであることから、再現性がある。従っ
て、装置に不良等が存在しても容易に不良解析等を行う
ことができ、組立てにおける歩留りを向上させることが
できる。また、このような半導体装置を基板に表面実装
した場合に、電源用の内部リード12がグループとして内
部領域14に配置しており、何れかの接続状態が確保でき
る可能性が極めて高いことから、これらの接続状態の視
認を不要とすることができる。
なお、図11においては、リードピン14a、リードピン2
2と薄膜部112との電気的接続を接触ピン118a,118bによ
り行った場合を示したが、バンプにより接続した場合に
は、該接触ピン118a,118bの大きさ分だけ小型化を図る
ことができる。
また、リードピン22の一部をチップ111に直接に接続
をしているが、TABリード等で引き廻して薄膜部112を介
在させてチップ111に接続してもよい。これによれば、
構造を複雑にすることなく、信号用のリードピン14にお
けるクロストークを防止することができる。
また、リードピン22を、図４に示すように、リードピ
ン14より長くして実装時のガイドとしてもよい。
図11A〜図11Cは、本発明の第５の実施例を示す図であ
る。本実施例は、図10におけるリードピン14,22と、薄
膜部112、チップ111とを接続する接触ピン118a,118bの
代りに、バンプを使用して接続した場合である。従っ
て、図11A〜図11Cは、バンプ部分を示した部分断面図で
あり、他の構成は図10と同様である。
図11Aは、チップと薄膜部との関係を示した平面断面
図の一部であり、図11Bはその横断面図の一部である。
図11A及び図11Bにおいて、メタルベース113にチップ111
が搭載され、その周囲に薄膜部112が表面の高さを同一
にして配置される。薄膜部112上にはスルーホール等に
より各層が適宜導通するパターン119a（例えば信号ライ
ン）、119b（例えば電源系統ライン）が形成されてい
る。
薄膜部12の最上層のパターン119aの一端はバンプ120
が設けられ、他端はチップ111のパッド121とTABリード1
14により接続される。なお、薄膜部112の周囲に形成さ
れるパターンはシールパターン122である。この場合、
パターン119aにバンプ120を設けない場合が図10の薄膜
部112部分となる。
また、図11Cは薄膜部とリードピンとの関係を示した
図である。図11Cにおいて、図11A,図11Bでパターン119a
上に設けられたバンプ120は、パッケージ116表面に形成
されたパターン122上に設けられるバンプ120と圧着によ
り一体化となって固着状態となる。これらが、対応する
各パターン119aと各リードピン14との間で行われて接続
される。
図12A〜図12Dは、図11A〜図11Cの製造例を示す図であ
るまず、図12Aにおいて、ヒートシンク15に取り付けら
れたメタルベース113に形成された凹部113aの周囲に、
対応して開口部112aが形成された薄膜部112を形成す
る。図12Bにおいて、メタルベース113の凹部113aにチッ
プ111を搭載する。図12Cにおいて、図11A及び図11Bに示
すように、チップ111と薄膜部112とをTABリード114によ
り接続する。また、チップ111と薄膜部112の接続部分に
バンプ120を設ける。そして、図12Dにおいて、パッケー
ジ116の表面より延出するリードピン14,22に導通するよ
うに形成した該パッケージ116上のパターン部分にバン
プ120を設け、対応するチップ111、薄膜部112のバンプ1
20と圧して一体化させることにより接続する。この場
合、パッケージ116とメタルベース113の周囲とはろう付
け等により取り付けられ、封止される。
図１に示す従来の半導体装置は、チップとメタルベー
ス等が確実に固着されているかの判断が困難であり、ま
た、チップとメタルベース間で半田が漏れる場合がある
が、上述の工程で製造される半導体装置はパッケージ11
6の周囲とメタルベース113とが固着されればよく、確認
も容易に行うことができる。
なお、電源系統用のリードピン22は、チップ111に直
接接続させずに、パッケージ116のパターンを配して薄
膜部112を介在させて接続してもよい。これにより、上
述と同様にクロストークを回避することができる。
ここで、図13A〜図13Iに、図12Aにおける薄膜部を形
成する製造例を示す。まず、メタルベース（図13A）上
に金属層131を蒸着等により形成する（図13B）。金属層
131上にフォトレジスト132を塗布し（図13C）、露光、
現像によりパターン132aを形成する（図13D）。そし
て、金属層131をエッチングによりパターン131aを形成
し（図13E）、レジスト剥離によりフォトレジストパタ
ーン132aを除去する（図13F）。
続いて、金属パターン131a上に感光性のポリイミド13
3をスピンコートし（図13G）、露光、現像により金属パ
ターン131aを露出させて加熱によりポリイミド133を硬
化させる（図13H）。そして、金属層134を蒸着等により
形成して、下方の金属パターン131aを導通させる（図13
I）。
これらの工程を繰り返して４層乃至５層積層すること
により薄膜部112が形成される。
なお、図示しないが、図12Aにおける開口部112aは各
層ごとに形成されるものである。
図14A,図14Bは、図11A〜図11Cの他の製造例を示す図
である。図14Aにおいて、図12Aにおける開口部112aを形
成せずに、メタルベース113上にパターンが形成された
ポリイミド層を４層又は５層積層して薄膜部112を形成
する（図13A〜図13I参照）。そして、この薄膜部112上
にチップ111を搭載し、該チップ111と薄膜部112のパタ
ーンをワイヤ141によりボンディングを行う。また、薄
膜部112上のパターン119aの一端とチップ111上のパッド
121とにバンプ120を設ける。
一方、図14Bにおいて、裏面にリードピン14,22が延出
させて積層したパッケージ116の表面にパターン142が形
成されており、先端にバンプ120が設けられる。そし
て、チップ111及び薄膜部112上のバンプ120と、対応す
るパターン142上のバンプ120とを圧して固着するもので
ある。
図15は、本発明の第６実施例を示す図である。図15に
示す半導体装置はマルチチップ化した場合の横断面図で
ある。図15において、チップ111とチップ111AとをTABリ
ード114Aにより接続したもので、他は図10の半導体装置
と同様である。すなわち、これにより従来不可能であっ
たマルチチップ化を容易に行うことが可能となる。この
場合、チップは２個に限られるものではない。
また、図15では、チップ111,111A間をTABリード114A
で接続した場合を示しているが、所定パターンが形成さ
れたポリイミド層を積層した薄膜部をチップ111,111A側
に介在させ、TABリードで接続してもよい。
なお、チップ111,111Aと薄膜部112との接続を図14A,
図14Bに示すようにワイヤボンディングにより行っても
よい。
上記第５及び第６実施例は、第１の実施例（図２）の
ようにリードピン22を表面実装用として説明した。従っ
て、この場合のリードピン22による作用効果は図２と同
様である。また、このリードピン22を図４に示すように
長く形成した場合には、図４と同様の作用効果を有す
る。さらに、図５及び図６に示すように端子51を配設し
た場合には、図５及び図６同様の作用効果を有する。そ
して、リードピン22を図７乃至図９に示す形状としても
よい。
なお、上記第１乃至第６の実施例ではセラミックパッ
ケージを用いた場合を示したが、エポキシ等の樹脂又は
メタルで形成されるパッケージを使用しても同様であ
り、またヒートシンクの不要なチップを搭載した半導体
装置であっても同様の効果を有する。
図16及び図16Bは本発明の第７の実施例を示した図で
ある。上述の第１乃至第６の実施例では、PGA型の半導
体装置について示したが、本実施例ではQFP（Quad Flat
Package）型について適用する場合である。
図16A及び図16Bに示す半導体装置は、パッケージ（セ
ラミック又は樹脂モールド）161の四側方向にリードピ
ン162が延出しており、表面実装用に「Ｌ」型形状に形
成される。そして、裏面にリード部材163が少なくとも
一つ以上延出する。このリード部材163は上述したリー
ドピン22,41及びリード部材71,81,91の総ての形状が適
用される。また、クロック用の端子51を設けてもよい。
これにより、QFP型パッケージの空き領域を有効に利用
することができる。
図17A及び図17Bは、図16の他の変形例を示した図であ
る。図17に示すQFP型の半導体装置は、「Ｌ」字板状の
リード部材171をパッケージ161の裏面に複数個（一個で
もよい）配設したものである。
以上のように、第１乃至第７の実施例の如く、パッケ
ージ裏面の空き領域に、特定役割のリード部材を配設す
ることにより、無駄なくピン配置を行うことができ、基
板実装時の接続状態を確実にし、視認を省くことができ
る。また、これによりパッケージの積層構造が簡易とな
り、パッケージの小型化を図ることができる。さらに、
例えばパッケージ裏面に電源系統のリード部材を配設す
ることで、信号用のリードピンをより高密度化すること
ができ、これにより半導体集積回路の高容量化を図るこ
とができる。
産業上の利用可能性 以上説明したように、本発明によれば、パッケージ裏
面全体で無駄なくピン配置を行うことができると共に、
基板への実装時の視認を省くことができ、これに伴い半
導体装置の高密度化、高容量化を実現することができ
る。
本発明は、例えばPGA型、QFP型等の高密度半導体装置
に用いることができる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−125650（ＪＰ，Ａ) 特開 昭62−45200（ＪＰ，Ａ) 特開 平２−106943（ＪＰ，Ａ) 特開 平２−36556（ＪＰ，Ａ) 特開 昭60−34047（ＪＰ，Ａ) 特開 平１−230264（ＪＰ，Ａ) 実開 昭63−67253（ＪＰ，Ｕ) 実開 昭63−115234（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/12

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】チップ（11）が搭載されたパッケージ（1
    3）の裏面の外周領域に所定数配設された表面実装する
    ためのリードピン（14）と； 前記パッケージ（13）の裏面に配設された前記リードピ
    ン（14）の領域以外の内部領域に、複数本配設される表
    面実装するための所定役割のリード部材（22）とを有
    し； 前記リード部材（22）は、前記リードピン（14）より太
    い形状を有し、； 前記リード部材（22）のうち、同じ機能を有するリード
    部材（22）が少なくとも２本以上設けられ、何れかの前
    記リード部材（22）が実装基板上の導電部材に接続され
    ることで前記機能を果たす半導体装置。
  2. 【請求項２】チップ（11）が搭載されたパッケージ（1
    3）の裏面の外周領域に所定数配設された表面実装する
    ためのリードピン（14）と； 前記パッケージ（13）の裏面に配設された前記リードピ
    ン（14）の領域以外の内部領域に、少なくとも一つ配設
    される前記リードピン（14）より長い所定役割のリード
    部材（41）とを有し、； 前記リード部材（41）は、前記リードピン（14）より太
    い形状を有する半導体装置。
  3. 【請求項３】所定数のチップ（11）が搭載されたパッケ
    ージ（116）の裏面の外周領域に所定数配設された表面
    実装するためのリードピン（14）と； 前記チップ（111）と前記リードピン（14）を接続する
    ために介在される、所定配線パターンが形成されたフィ
    ルム層を複数積層した薄膜部（112）と； 前記リードピン（14）の領域以外の内部領域に少なくと
    も一つ配設され、前記チップ（111）と前記薄膜部（11
    2）の前記配線パターンを介さずに接続される所定役割
    のリード部材（22,41）とを有し、； 前記リード部材（22,41）は、前記リードピン（14）よ
    り太い形状を有する半導体装置。
  4. 【請求項４】所定数のチップ（11）が搭載されたパッケ
    ージ（116）の裏面の外周領域に所定数配設された表面
    実装するためのリードピン（14）と； 前記チップ（111）と前記リードピン（14）を接続する
    ために介在される、所定パターンが形成されたフィルム
    層を複数積層した薄膜部（112）と； 前記リードピン（14）の領域以外の内部領域に少なくと
    も一つ配設され、前記チップ（111）と前記薄膜部（11
    2）を介在させて接続される所定役割のリード部材（22,
    41）とを有し、； 前記リード部材（22,41）は、前記リードピン（14）よ
    り太い形状を有する半導体装置。
  5. 【請求項５】前記チップ（111,111A）が複数個搭載され
    る場合に、前記チップ（111,111A）間を前記薄膜部（11
    2）を介在させて接続される請求項３又は４記載の半導
    体装置。
  6. 【請求項６】チップが搭載されたパッケージ（161）の
    四側方向に延出された所定数のリード端子（162）と； 前記パッケージ（161）の裏面に、複数本配設される表
    面実装するための所定役割のリード部材（163）とを有
    し； 前記リード部材（163）は、前記リード端子（162）より
    太い形状を有し、； 前記リード部材（163）のうち、同じ機能を有するリー
    ド部材（163）が少なくとも２本以上設けられ、何れか
    の前記リード部材（163）が実装基板上の導電部材に接
    続されることで前記機能を果たす半導体装置。
  7. 【請求項７】チップが搭載されたパッケージ（161）の
    四側方向に延出された所定数のリード端子（162）と； 前記パッケージ（161）の裏面に、少なくとも一つ配設
    される所定役割のリード部材（163）とを有し； 前記リード部材（163）は、前記リード端子（162）より
    太い形状を有し、； 前記リード部材（163）は、前記リード端子の前記パッ
    ケージ（161）の裏面からの高さより長い形状を有する
    半導体装置。
  8. 【請求項８】前記リード部材（22,41,163）は、複数の
    機能を有する複数のリード部材群から成り； 一つの機能を有する前記リード部材（22,41,163）群
    は、複数本のリード部材より形成されて、隣接するリー
    ド部材群の間の間隔は任意のリード部材群の中のリード
    部材のピッチより粗に配設される請求項１乃至７のいず
    れか１項に記載の半導体装置。
  9. 【請求項９】前記リード部材（22,41,163）は、半導体
    集積回路における電源系統としての役割を有する請求項
    １乃至８のいずれか１項に記載の半導体装置。
  10. 【請求項１０】前記リードピン（14）より長い前記柱状
    のリード部材（22,41,163）は、前記基板（42）への実
    装時にガイドピンとしての役割を有する請求項２又は７
    記載の半導体装置。
  11. 【請求項１１】前記リード部材（22,41,163）は、ブロ
    ック状の形状（71,81）を有する請求項１乃至９のいず
    れか１項に記載の半導体装置。
  12. 【請求項１２】前記リード部材（22,41,163）は、
    「Ｌ」字板状の形状（91,171）を有する請求項１乃至９
    のいずれか１項に記載の半導体装置。
  13. 【請求項１３】前記リード部材（22,41,163）により包
    囲される所定役割の端子（51）を有する請求項１乃至12
    のいずれか１項に記載の半導体装置。
  14. 【請求項１４】前記端子（51）は、前記基板（42）への
    実装時に貫通させて固着するために、前記リードピン
    （14）より長い形状を有する請求項13記載の半導体装
    置。
  15. 【請求項１５】前記リードピン（14）より長い前記端子
    （51）は、前記基板（42）への実装時にガイドとしての
    役割を有する請求項14記載の半導体装置。
  16. 【請求項１６】前記端子（51）は、半導体集積回路にお
    けるクロックとしての役割を有する請求項13乃至15のい
    ずれか１項に記載の半導体装置。
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