JPS63280432A - Ｉｃパツケ−ジ - Google Patents
Ｉｃパツケ−ジInfo
- Publication number
- JPS63280432A JPS63280432A JP11360887A JP11360887A JPS63280432A JP S63280432 A JPS63280432 A JP S63280432A JP 11360887 A JP11360887 A JP 11360887A JP 11360887 A JP11360887 A JP 11360887A JP S63280432 A JPS63280432 A JP S63280432A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- ground
- pad
- package
- power supply
- Prior art date
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- Pending
Links
- 238000009434 installation Methods 0.000 claims description 9
- 238000005259 measurement Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＩＣパッケージ本体の端子設置面のほぼ中央に電源端子
及びグランド端子とは別に電源用パッドとグランド用パ
ッドを設けたことにより、チップの電気的特性測定時に
電源端子及びグランド端子の位置がどこにあっても測定
ピンは前記パッドに接触させれば良く、安定した測定を
可能とする。
及びグランド端子とは別に電源用パッドとグランド用パ
ッドを設けたことにより、チップの電気的特性測定時に
電源端子及びグランド端子の位置がどこにあっても測定
ピンは前記パッドに接触させれば良く、安定した測定を
可能とする。
本発明はｔＣパッケージに関するものである。
第４図は従来のＩＣパンケージの１例を示した図であり
、ａは立面図、ｂは底面図である。これはパッケージ本
体１の中には半導体チップが収容されており、その電極
に接続された多数の端子３がパッケージ底面に配設され
ている。
、ａは立面図、ｂは底面図である。これはパッケージ本
体１の中には半導体チップが収容されており、その電極
に接続された多数の端子３がパッケージ底面に配設され
ている。
上記従来のＩＣパッケージにおいて、内部に収容された
半導体チップの電気的特性を測定する場合には、第５図
に示す如く被測定ＩＣパッケージｌの端子３に対応した
多数の測定ピン（通常ポゴピンという。）４を存する測
定治具５を試験機６に接続し、該測定、治具５に被測定
ＩＣパッケージ１を押圧し、端子３を測定ピン４に接触
させて行なうようになっている。この場合、同一パッケ
ージであっても電源端子及びグランド端子の位置がユー
ザの要求によって異なるため測定治具５はそれに合わせ
て多数個を用意しなければならず、また端子３と測定ピ
ン４とは点接触であるため、電流の多く流れる電源端子
及びグランド端子には接触抵抗による不安定な電圧降下
を生じ安定した測定ができないという問題があった。
半導体チップの電気的特性を測定する場合には、第５図
に示す如く被測定ＩＣパッケージｌの端子３に対応した
多数の測定ピン（通常ポゴピンという。）４を存する測
定治具５を試験機６に接続し、該測定、治具５に被測定
ＩＣパッケージ１を押圧し、端子３を測定ピン４に接触
させて行なうようになっている。この場合、同一パッケ
ージであっても電源端子及びグランド端子の位置がユー
ザの要求によって異なるため測定治具５はそれに合わせ
て多数個を用意しなければならず、また端子３と測定ピ
ン４とは点接触であるため、電流の多く流れる電源端子
及びグランド端子には接触抵抗による不安定な電圧降下
を生じ安定した測定ができないという問題があった。
本発明はこのような点にかんがみて創作されたもので、
電気的特性の測定に多数の治具を用意する必要がなく、
巨つ安定した測定ができるようにしたＩＣパッケージを
提供することを目的としている。
電気的特性の測定に多数の治具を用意する必要がなく、
巨つ安定した測定ができるようにしたＩＣパッケージを
提供することを目的としている。
このため本発明においては、第１図に例示するように、
ＩＣパッケージ本体ｌの端子設置面２に電源端子及びグ
ランド端子を含む多数の端子３が設けられたＩＣパッケ
ージにおいて、上記ＩＣパッケージ本体１の端子設置面
２のほぼ中央に上記電源端子とグランド端子とは別に電
源用パッド７及びグランド用パッド８を設けたことを特
徴としている。
ＩＣパッケージ本体ｌの端子設置面２に電源端子及びグ
ランド端子を含む多数の端子３が設けられたＩＣパッケ
ージにおいて、上記ＩＣパッケージ本体１の端子設置面
２のほぼ中央に上記電源端子とグランド端子とは別に電
源用パッド７及びグランド用パッド８を設けたことを特
徴としている。
パンケージ本体１の端子設置面２のほぼ中央に電源用パ
ッド７及びグランド用端子８を設けたことにより、第２
図に示すように電源端子及びグランド端子がどこにあっ
ても特性測定用の電源及びグランド用測定ピン４ａ 、
４ｂは電源用パソドッとグランド用パッド８に接触させ
れば良いので測定治具の共通化ができ、また電源用パッ
ド７及びグランド用パッド８への測定ビン４ａ、４ｂを
複数本づつにすれば接触抵抗を減らすことができ安定し
た測定が可能となる。
ッド７及びグランド用端子８を設けたことにより、第２
図に示すように電源端子及びグランド端子がどこにあっ
ても特性測定用の電源及びグランド用測定ピン４ａ 、
４ｂは電源用パソドッとグランド用パッド８に接触させ
れば良いので測定治具の共通化ができ、また電源用パッ
ド７及びグランド用パッド８への測定ビン４ａ、４ｂを
複数本づつにすれば接触抵抗を減らすことができ安定し
た測定が可能となる。
第１図は本発明の実施例を示す図であり、ａは立面図、
ｂは底面図である。
ｂは底面図である。
本実施例は同図に示すようにＩＣパッケージ本体１の端
子設置面２に電源端子及びグランド端子を含む多数の端
子３が設けられていることは第３図で説明した従来例と
同様であり、本実施例の要点は該端子設置面２のほぼ中
央に、前記電源端子及びグランド端子とは別に電源用パ
ッド７及びグランド用パッド８を設けたことである。
子設置面２に電源端子及びグランド端子を含む多数の端
子３が設けられていることは第３図で説明した従来例と
同様であり、本実施例の要点は該端子設置面２のほぼ中
央に、前記電源端子及びグランド端子とは別に電源用パ
ッド７及びグランド用パッド８を設けたことである。
このように構成された本実施例は、電源端子及びグラン
ド端子がどこにあっても、電気的特性測定時には第２図
の如く電源及びグランド用の測定ビン４ａ 、４ｂは電
源用パッド７とグランド用パッド８に接触すれば良いの
で、測定治具５は多種類を用意する必要がなくなる。ま
た電源用パッド７とグランド用パッド８に接触する測定
ビン４ａ。
ド端子がどこにあっても、電気的特性測定時には第２図
の如く電源及びグランド用の測定ビン４ａ 、４ｂは電
源用パッド７とグランド用パッド８に接触すれば良いの
で、測定治具５は多種類を用意する必要がなくなる。ま
た電源用パッド７とグランド用パッド８に接触する測定
ビン４ａ。
４ｂをそれぞれ複数本にしておけば両者間の接触抵抗を
小さくすることができ、安定した測定が可能となる。
小さくすることができ、安定した測定が可能となる。
なお本発明は第３図に示すＳＯＰ型、ＱＦＰ型、ＤＩＰ
型等にも適用可能である。
型等にも適用可能である。
以上述べてきたように、本発明によれば、極めて簡単な
構成により、ＩＣパッケージ内の半導体チップの電気的
特性を測定する場合の測定治具の共通化が可能で、且つ
安定した測定を行なうことができ、実用的には極めて有
用である。
構成により、ＩＣパッケージ内の半導体チップの電気的
特性を測定する場合の測定治具の共通化が可能で、且つ
安定した測定を行なうことができ、実用的には極めて有
用である。
第１図は本発明の実施例を示す図、
第２図は本発明の実施例の電気的特性を測定する場合を
示す図、 第３図は本発明を応用できるＩＣパッケージを示す図、 第４図は従来のＩＣパッケージを示す図、第５図は従来
のＩＣパッケージの電気的特性の測定法を示す図である
。 第１図、第２図において、 ｌはＩＣパッケージ、 ２は端子設置面、 ３は端子、 ７は電源用パッド・ ８はグランド用パッドである。 本発明の実施例を示す図 第１図 １・・・ＩＣノやノケージ本体 ２・・・端子設置面 ３・・・端子 ７・・・電源用・やラド ８・・・グランド用ノリド ヘド へ 第２図 １・・・ＩＣパッケージ ３・・・端 子 ７・・・電源用ノぐラド ８・・・グランド用パッド （ａ） （ｂ） 第３図 （Ｑ） 底面図 （ｂ） 従来のＩＣ−リケージを示す図 第４図 １・・・ＩＣパッケージ本体 ２・・・端子設置図 ３・・・端子
示す図、 第３図は本発明を応用できるＩＣパッケージを示す図、 第４図は従来のＩＣパッケージを示す図、第５図は従来
のＩＣパッケージの電気的特性の測定法を示す図である
。 第１図、第２図において、 ｌはＩＣパッケージ、 ２は端子設置面、 ３は端子、 ７は電源用パッド・ ８はグランド用パッドである。 本発明の実施例を示す図 第１図 １・・・ＩＣノやノケージ本体 ２・・・端子設置面 ３・・・端子 ７・・・電源用・やラド ８・・・グランド用ノリド ヘド へ 第２図 １・・・ＩＣパッケージ ３・・・端 子 ７・・・電源用ノぐラド ８・・・グランド用パッド （ａ） （ｂ） 第３図 （Ｑ） 底面図 （ｂ） 従来のＩＣ−リケージを示す図 第４図 １・・・ＩＣパッケージ本体 ２・・・端子設置図 ３・・・端子
Claims (1)
- １、ＩＣパッケージ本体（１）の端子設置面（２）に電
源端子及びグランド端子を含む多数の端子（３）が設け
られたＩＣパッケージにおいて、上記ＩＣパッケージ本
体（１）の端子設置面（２）のほぼ中央に上記電源端子
とグランド端子とは別に電源用パッド（７）及びグラン
ド用パッド（８）を設けたことを特徴としたＩＣパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11360887A JPS63280432A (ja) | 1987-05-12 | 1987-05-12 | Ｉｃパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11360887A JPS63280432A (ja) | 1987-05-12 | 1987-05-12 | Ｉｃパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63280432A true JPS63280432A (ja) | 1988-11-17 |
Family
ID=14616530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11360887A Pending JPS63280432A (ja) | 1987-05-12 | 1987-05-12 | Ｉｃパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63280432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475261A (en) * | 1990-09-19 | 1995-12-12 | Fujitsu Limited | Semiconductor device having many lead pins |
| WO2001086721A2 (en) * | 2000-05-11 | 2001-11-15 | Advanced Micro Devices, Inc. | A semiconductor device including an integrated circuit housed in an array package having signal terminals arranged about centrally located power supply terminals |
| WO2002054487A2 (en) * | 2000-12-30 | 2002-07-11 | Intel Corporation | Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher ic power delivery |
| WO2003073814A3 (en) * | 2002-02-26 | 2004-08-26 | Intel Corp | Laminated socket contacts |
-
1987
- 1987-05-12 JP JP11360887A patent/JPS63280432A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475261A (en) * | 1990-09-19 | 1995-12-12 | Fujitsu Limited | Semiconductor device having many lead pins |
| WO2001086721A2 (en) * | 2000-05-11 | 2001-11-15 | Advanced Micro Devices, Inc. | A semiconductor device including an integrated circuit housed in an array package having signal terminals arranged about centrally located power supply terminals |
| WO2001086721A3 (en) * | 2000-05-11 | 2002-04-18 | Advanced Micro Devices Inc | A semiconductor device including an integrated circuit housed in an array package having signal terminals arranged about centrally located power supply terminals |
| WO2002054487A2 (en) * | 2000-12-30 | 2002-07-11 | Intel Corporation | Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher ic power delivery |
| WO2002054487A3 (en) * | 2000-12-30 | 2002-09-06 | Intel Corp | Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher ic power delivery |
| US7161243B2 (en) | 2000-12-30 | 2007-01-09 | Intel Corporation | System and apparatus for socket and package power/ground bar to increase current carrying capacity for higher IC power delivery |
| WO2003073814A3 (en) * | 2002-02-26 | 2004-08-26 | Intel Corp | Laminated socket contacts |
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