JPH02148860A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02148860A JPH02148860A JP63300780A JP30078088A JPH02148860A JP H02148860 A JPH02148860 A JP H02148860A JP 63300780 A JP63300780 A JP 63300780A JP 30078088 A JP30078088 A JP 30078088A JP H02148860 A JPH02148860 A JP H02148860A
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- clock
- pin
- pins
- lead
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 14
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 14
- 230000005674 electromagnetic induction Effects 0.000 abstract description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 abstract 1
- 230000006698 induction Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関するもので、さらに詳しくは
、クロック入力を有する半導体装置に適用して有効な技
術に関するものである。
、クロック入力を有する半導体装置に適用して有効な技
術に関するものである。
［従来の技術］
半導体集積回路の高集積化に伴って、パッケージからの
取出しピン数が増え、従来のパッケージのようにパッケ
ージの周辺部のみを利用してリード線を取り出す方式で
は対応できなくなった。そこで、近年、パッケージの裏
面にリードピンを垂設した構造のＰＧＡ （ピングリッ
ドアレイ）が用いられるようになってきた。このＰＧＡ
については、例えば、特公昭６２−５８５３３号公報に
記載されている。
取出しピン数が増え、従来のパッケージのようにパッケ
ージの周辺部のみを利用してリード線を取り出す方式で
は対応できなくなった。そこで、近年、パッケージの裏
面にリードピンを垂設した構造のＰＧＡ （ピングリッ
ドアレイ）が用いられるようになってきた。このＰＧＡ
については、例えば、特公昭６２−５８５３３号公報に
記載されている。
［発明が解決しようとする課題］
ところで、このようなＰＧＡには例えばＦＰＵ（浮動小
数点演算ユニット）等の半導体チップが搭載されるが、
ＦＰＵ等にあってはその取出しピン数が多く、そのため
パッケージ裏面に多重にリードピンを配することが行な
われている。
数点演算ユニット）等の半導体チップが搭載されるが、
ＦＰＵ等にあってはその取出しピン数が多く、そのため
パッケージ裏面に多重にリードピンを配することが行な
われている。
このような事情の下において、従来、クロックピンの周
りのピン配置については格別な配慮がされてはおらず、
クロックピンの周りにデータピン等、クロック信号に電
場的・磁場的に影響を与えるリードピンが無造作に配置
されているのが実情であった。
りのピン配置については格別な配慮がされてはおらず、
クロックピンの周りにデータピン等、クロック信号に電
場的・磁場的に影響を与えるリードピンが無造作に配置
されているのが実情であった。
この場合、クロックピンがアンテナとして機能し１例え
ばデータ信号のハイからロー、ローからハイへの切替わ
りの際、電磁誘導が引き起こされてクロック信号にノイ
ズが乗り、クロック信号波形が歪んでしまうことになる
。取り扱うクロック信号が低周波数の場合にはクロック
信号波形の多少の歪は問題はないが、高周波のクロック
信号を取り扱い、クロック同期バスを行うシステムでは
。
ばデータ信号のハイからロー、ローからハイへの切替わ
りの際、電磁誘導が引き起こされてクロック信号にノイ
ズが乗り、クロック信号波形が歪んでしまうことになる
。取り扱うクロック信号が低周波数の場合にはクロック
信号波形の多少の歪は問題はないが、高周波のクロック
信号を取り扱い、クロック同期バスを行うシステムでは
。
クロック信号波形の僅かな歪がシステムの信頼性の低下
や性能低下を引き起こす可能性があった。
や性能低下を引き起こす可能性があった。
例えば、コプロセッサの１種である浮動小数点演算素子
（以下、ＦＰＵ）では、演算速度の高速化、バスサイク
ルの高速化のために、クロック入力が１例えば４０ Ｍ
Ｈｚとなっており、また、ＣＰＵとＦＰＵとの間でク
ロック同期バスを使用している。そのため、ＣＰＵとＦ
ＰＵとがクロック同期していることが必須であるが、ク
ロックに僅かなノイズが乗ることでクロック同期が取れ
なくなってしまうという問題があった。
（以下、ＦＰＵ）では、演算速度の高速化、バスサイク
ルの高速化のために、クロック入力が１例えば４０ Ｍ
Ｈｚとなっており、また、ＣＰＵとＦＰＵとの間でク
ロック同期バスを使用している。そのため、ＣＰＵとＦ
ＰＵとがクロック同期していることが必須であるが、ク
ロックに僅かなノイズが乗ることでクロック同期が取れ
なくなってしまうという問題があった。
本発明は、かかる点に鑑みなされたもので、信頼性およ
び性能向上に資する半導体装置を提供することを目的と
している。
び性能向上に資する半導体装置を提供することを目的と
している。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
第１の発明に係る半導体装置は、パッケージの裏面に垂
設されたリードピンのうちクロックピンの周りに電源ピ
ンまたは接地ピンのような固定電位を供給するリードピ
ンを配設するようにしたものである。
設されたリードピンのうちクロックピンの周りに電源ピ
ンまたは接地ピンのような固定電位を供給するリードピ
ンを配設するようにしたものである。
また、第２の発明に係る半導体装置は、パッケージ裏面
の辺部中程にクロックピンを配設し、このクロックピン
の周りに固定電位を供給するり−ドピンを配設すると共
に、上記クロックピンが設けられる辺と直交しかつ上記
クロックピンを通る直線上にあるリードピンを電源ピン
または接地ピンのような固定電位を供給するリードピン
としたものである。
の辺部中程にクロックピンを配設し、このクロックピン
の周りに固定電位を供給するり−ドピンを配設すると共
に、上記クロックピンが設けられる辺と直交しかつ上記
クロックピンを通る直線上にあるリードピンを電源ピン
または接地ピンのような固定電位を供給するリードピン
としたものである。
さらに、第３の発明に係る半導体装置は、パッケージ裏
面の辺部中程にクロックピンを配設し、このクロックピ
ンの周りに固定電位を供給するリードピンを配設すると
共に、上記クロックピンが設けられる辺と直交しかつ上
記クロックピンを通る直線上にあるリードピンを電源ピ
ンまたは接地ピンのような固定電位を供給するリードピ
ンとし、さらに、上記クロックピンの設けられる辺に隣
接する２辺にデータピンを配設するようにしたものであ
る。
面の辺部中程にクロックピンを配設し、このクロックピ
ンの周りに固定電位を供給するリードピンを配設すると
共に、上記クロックピンが設けられる辺と直交しかつ上
記クロックピンを通る直線上にあるリードピンを電源ピ
ンまたは接地ピンのような固定電位を供給するリードピ
ンとし、さらに、上記クロックピンの設けられる辺に隣
接する２辺にデータピンを配設するようにしたものであ
る。
［作用］
上記した第１〜第３の発明によれば、クロックピンが固
定電位を供給するリードピンで取り囲まれているので、
換言すれば、クロック信号に電場的および磁場的に影響
の大きい位置にあるリードピンを固定電位を供給するリ
ードピンとしているので、データ信号の切替わりに起因
する電磁誘導の影響をクロック信号が受けづらくなると
いう作用によって、クロック信号へのノイズの侵入が防
止される。
定電位を供給するリードピンで取り囲まれているので、
換言すれば、クロック信号に電場的および磁場的に影響
の大きい位置にあるリードピンを固定電位を供給するリ
ードピンとしているので、データ信号の切替わりに起因
する電磁誘導の影響をクロック信号が受けづらくなると
いう作用によって、クロック信号へのノイズの侵入が防
止される。
また、上記した第２の発明によれば、パッケージ裏面の
辺部中程にクロックピンが設けられ、上記クロックピン
が設けられる辺と直交しかつ上記クロックピンを通る直
線上にあるリードピンが電源ピンまたは接地ピンのよう
な固定電位を供給するリードピンとされているので、ク
ロック同期を取るべき同種の半導体装置を複数上記直線
に沿って直列に併設すれば、クロック配線が直線状に構
成できることとなる。その結果、クロック配線が短くな
ってクロック配線容量が小さくなり、ドライブ力の低下
を防止することができる。さらに、クロック配線の直上
およびその近傍にはデータピンが存在しなくなる。換言
すれば、クロック信号に電場的および磁場的に影響の大
きい位置にあるリードピンが固定電位を供給するリード
ピンとなるので、クロック配線を流れるクロック信号へ
のノイズの侵入が防げることとなる。
辺部中程にクロックピンが設けられ、上記クロックピン
が設けられる辺と直交しかつ上記クロックピンを通る直
線上にあるリードピンが電源ピンまたは接地ピンのよう
な固定電位を供給するリードピンとされているので、ク
ロック同期を取るべき同種の半導体装置を複数上記直線
に沿って直列に併設すれば、クロック配線が直線状に構
成できることとなる。その結果、クロック配線が短くな
ってクロック配線容量が小さくなり、ドライブ力の低下
を防止することができる。さらに、クロック配線の直上
およびその近傍にはデータピンが存在しなくなる。換言
すれば、クロック信号に電場的および磁場的に影響の大
きい位置にあるリードピンが固定電位を供給するリード
ピンとなるので、クロック配線を流れるクロック信号へ
のノイズの侵入が防げることとなる。
さらにまた、上記した第３の発明によれば、クロックピ
ンの設けられる辺に隣接する２辺にデータピンが配設さ
れているので、実装ボード上でクロック配線とデータ配
線との交差および接近が防止でき、その結果、クロスト
ークおよび電磁誘導が防止でき、ひいてはクロック信号
へのノイズの侵入が防げることとなる。
ンの設けられる辺に隣接する２辺にデータピンが配設さ
れているので、実装ボード上でクロック配線とデータ配
線との交差および接近が防止でき、その結果、クロスト
ークおよび電磁誘導が防止でき、ひいてはクロック信号
へのノイズの侵入が防げることとなる。
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。
て説明する。
第１図には実施例の半導体装置の裏面が、第２図には実
施例の半導体装置の縦断面が示されている。
施例の半導体装置の縦断面が示されている。
第２図において符号１はセラミックＰＧＡのパッケージ
を表わし、このパッケージ１はベース２とキャップ３と
から構成されている。
を表わし、このパッケージ１はベース２とキャップ３と
から構成されている。
ベース２の中央に設けられた座ぐり穴２ａにはＦＰＵを
構成する半導体チップ４が固着されている。また、ベー
ス２の上面にはメタライズ層からなるリード２ｂが形成
され、このリード２ｂの外端はベース２の裏面に垂設さ
れたリードピン５にベース２内に形成された積層配線（
図示せず）を通じて接続されている。一方、リード２ｂ
の内端は、第３図にも示されるように、半導体チップ４
のポンディングパッド４ａにワイヤ６を介して接続され
ている。ベース２の裏面に垂設されるり一部ピン５は、
この実施例では、第１図に示すように３重に計１３５本
配設されている。このＦＰＵを構成する半導体装置にお
ける各ピンの機能については下表に示されている。
構成する半導体チップ４が固着されている。また、ベー
ス２の上面にはメタライズ層からなるリード２ｂが形成
され、このリード２ｂの外端はベース２の裏面に垂設さ
れたリードピン５にベース２内に形成された積層配線（
図示せず）を通じて接続されている。一方、リード２ｂ
の内端は、第３図にも示されるように、半導体チップ４
のポンディングパッド４ａにワイヤ６を介して接続され
ている。ベース２の裏面に垂設されるり一部ピン５は、
この実施例では、第１図に示すように３重に計１３５本
配設されている。このＦＰＵを構成する半導体装置にお
ける各ピンの機能については下表に示されている。
上記機にも示されるように、この半導体装置においては
、互いに逆相の信号が入力されるクロックピンＣＬＫＩ
、ＣＬＫ２はパッケージ１の裏面の辺部中程に隣合せで
設けられ、それらの周りには電源ピンＶ ｃ ｃ、接地
ピンＧＮＤが配設されている。ちなみに、このようなピ
ン配置を実現するため、半導体チップ４においては、第
３図に示すように、クロックピンＣＬＫＩ、ＣＬＫ２に
接続されるポンディングパッドの近くには、電源ピン■
ｃｃ、接地ピンＧＮＤに接続されるパッドが設けられて
いる。また、図示はされていないが、上記クロックピン
ＣＬＫＩ、ＣＬＫ２接続されるリード２ｂの近くにデー
タ信号用のり−ド２ｂが位置しないように配慮しである
。それらリード２ｂの間のクロストークおよび電磁誘導
を防止するためである。
、互いに逆相の信号が入力されるクロックピンＣＬＫＩ
、ＣＬＫ２はパッケージ１の裏面の辺部中程に隣合せで
設けられ、それらの周りには電源ピンＶ ｃ ｃ、接地
ピンＧＮＤが配設されている。ちなみに、このようなピ
ン配置を実現するため、半導体チップ４においては、第
３図に示すように、クロックピンＣＬＫＩ、ＣＬＫ２に
接続されるポンディングパッドの近くには、電源ピン■
ｃｃ、接地ピンＧＮＤに接続されるパッドが設けられて
いる。また、図示はされていないが、上記クロックピン
ＣＬＫＩ、ＣＬＫ２接続されるリード２ｂの近くにデー
タ信号用のり−ド２ｂが位置しないように配慮しである
。それらリード２ｂの間のクロストークおよび電磁誘導
を防止するためである。
また、この半導体装置においては、クロックピンＣＬＫ
Ｉ、ＣＬＫ２が設けられる辺に隣接する２つの辺にデー
タピンＤ、、Ｄよ、・・・・、Ｄ３□がそれぞれ集中し
て配置されている。つまり、データピンＤ、、Ｄ１・・
・・、Ｄ、１がクロックピンＣＬＫＩ、ＣＬＫ２と隔離
されるようにして設けられている。
Ｉ、ＣＬＫ２が設けられる辺に隣接する２つの辺にデー
タピンＤ、、Ｄよ、・・・・、Ｄ３□がそれぞれ集中し
て配置されている。つまり、データピンＤ、、Ｄ１・・
・・、Ｄ、１がクロックピンＣＬＫＩ、ＣＬＫ２と隔離
されるようにして設けられている。
さらに、この半導体装置では、クロックピンＣＬＫ１、
ＣＬＫ２と対向する部分に配設されるリードピン５が電
源ピンＶｃｃ、接地ピンＧＮＤ、非接続ピンＮＧとなっ
ている。つまり、クロックピンＣＬＫＩ、ＣＬＫ２を結
ぶ直線上にあるリードピン５は全て固定電位を供給する
リードピンとなっている。このようにした理由を次に説
明する。
ＣＬＫ２と対向する部分に配設されるリードピン５が電
源ピンＶｃｃ、接地ピンＧＮＤ、非接続ピンＮＧとなっ
ている。つまり、クロックピンＣＬＫＩ、ＣＬＫ２を結
ぶ直線上にあるリードピン５は全て固定電位を供給する
リードピンとなっている。このようにした理由を次に説
明する。
第４図には上記半導体装置、即ちＦＰＵを搭載する半導
体装置（符号１１ａ、ｌｌｂで示される）を複数搭載す
るシングルボードコンピュータが示されており、このコ
ンピュータは、ＦＰＵを搭載する２個の半導体装置１１
ａ、ｌｌｂと、ＣＰＵを構成する１個の半導体装置１２
と、上記半導体装１１！ｌｌａ、ｌｌｂ、１２に向けて
クロック信号を供給するクロック発生装置１３とを含ん
で構成され、半導体装ｉ！ｌｌａ、ｌｌｂ、１２はデー
タバスを介してメモリシステム１５および周辺ＬＳ１１
４との間でデータ信号のやり取りができるような構成と
なっている。
体装置（符号１１ａ、ｌｌｂで示される）を複数搭載す
るシングルボードコンピュータが示されており、このコ
ンピュータは、ＦＰＵを搭載する２個の半導体装置１１
ａ、ｌｌｂと、ＣＰＵを構成する１個の半導体装置１２
と、上記半導体装１１！ｌｌａ、ｌｌｂ、１２に向けて
クロック信号を供給するクロック発生装置１３とを含ん
で構成され、半導体装ｉ！ｌｌａ、ｌｌｂ、１２はデー
タバスを介してメモリシステム１５および周辺ＬＳ１１
４との間でデータ信号のやり取りができるような構成と
なっている。
また、このコンピュータでは、ＣＰＵを搭載する半導体
装置１２にあっても、図示はしないがクロックピンＣＬ
ＫＩ、ＣＬＫ２の周りに固定電位を供給するリードピン
５が設けられている。そして、このコンピュータにあっ
ては、半導体装置１１ａ、ｌｌｂ、１２におけるクロッ
クピンＣ，ＬＫ１、ＣＬＫ２が直線状に並ぶように各半
導体装置１１ａ、ｌｌｂ、１２が直列に配設されるよう
になっており、半導体装置１１ａ、ｌｌｂ、１２のクロ
ックピンＣＬＫＩ、ＣＬＫ２は直線状に延びるクロック
配線１６ａ、１６ｂによって接続されている。
装置１２にあっても、図示はしないがクロックピンＣＬ
ＫＩ、ＣＬＫ２の周りに固定電位を供給するリードピン
５が設けられている。そして、このコンピュータにあっ
ては、半導体装置１１ａ、ｌｌｂ、１２におけるクロッ
クピンＣ，ＬＫ１、ＣＬＫ２が直線状に並ぶように各半
導体装置１１ａ、ｌｌｂ、１２が直列に配設されるよう
になっており、半導体装置１１ａ、ｌｌｂ、１２のクロ
ックピンＣＬＫＩ、ＣＬＫ２は直線状に延びるクロック
配線１６ａ、１６ｂによって接続されている。
一方、ＦＰＵのデータピンは上記クロック配線１６ａ、
１６ｂとは互いに交差しないように敷設されデータバス
を構成するデータ配線１７に接続されている。
１６ｂとは互いに交差しないように敷設されデータバス
を構成するデータ配線１７に接続されている。
上記のように構成された半導体装置によれば下記のよう
な効果を得ることができる。
な効果を得ることができる。
上記半導体装置によれば、クロックピンＣＬＫ１、ＣＬ
Ｋ２が固定電位を供給するリードピン５で取り囲まれて
いる。即ち、クロック信号に電場的および磁場的に影響
の大きい位置にあるリードピン５が固定電位を供給する
リードピンとなっている。したがって、クロック信号が
信号の切替わりに起因する電磁誘導の影響を受けづらく
なるという作用によって、クロック信号へのノイズの侵
入が防止される。
Ｋ２が固定電位を供給するリードピン５で取り囲まれて
いる。即ち、クロック信号に電場的および磁場的に影響
の大きい位置にあるリードピン５が固定電位を供給する
リードピンとなっている。したがって、クロック信号が
信号の切替わりに起因する電磁誘導の影響を受けづらく
なるという作用によって、クロック信号へのノイズの侵
入が防止される。
また、クロックピンＣＬＫ’ｌ、ＣＬＫ２が設けられる
辺と直交しかつ上記クロックピンＣＬＫＩ。
辺と直交しかつ上記クロックピンＣＬＫＩ。
ＣＬＫ２を通る直線上にあるリードピン５が電源ピンＶ
ｃ ｃまたは接地ピンＧＮＤのような固定電位を供給
するリードピン５とされているので、クロック同期を取
るべき同種の半導体装置１１ａ。
ｃ ｃまたは接地ピンＧＮＤのような固定電位を供給
するリードピン５とされているので、クロック同期を取
るべき同種の半導体装置１１ａ。
１１ｂを複数上記直線に沿って半導体装置１１ａ。
１１ｂを併設すれば、クロック配ｆｉ１６ａ、１６ｂを
直線状に敷設できることとなり、クロック配線１６ａ、
１６ｂを短くすることができる。その結果、クロック配
線容量を小さくすることができる。さらに、その場合、
クロック配Ａ！１６ａｔｌ６ｂの直上およびその近傍に
はデータピンが存在しないので、換言すれば、クロック
信号に電場的および磁場的に影響の大きい位置にあるリ
ードピンが一定の電圧を示す固定電位を供給するリード
ピン５となっているので、クロック配線１６ａ。
直線状に敷設できることとなり、クロック配線１６ａ、
１６ｂを短くすることができる。その結果、クロック配
線容量を小さくすることができる。さらに、その場合、
クロック配Ａ！１６ａｔｌ６ｂの直上およびその近傍に
はデータピンが存在しないので、換言すれば、クロック
信号に電場的および磁場的に影響の大きい位置にあるリ
ードピンが一定の電圧を示す固定電位を供給するリード
ピン５となっているので、クロック配線１６ａ。
１６ｂを流れるクロック信号へのノイズの侵入が防げる
こととなる。
こととなる。
さらにまた、クロックピンＣＬＫＩ、ＣＬＫ２の設けら
れる辺に隣接する２辺にデータピンが配設されているの
で、実装ボード上でクロック配線１６ａ、１６ｂとデー
タ配線１７との交差および近接が防止できる。その結果
、クロストークおよび電磁誘導が防止でき、ひいてはク
ロック信号へのノイズの侵入が防げることとなる。
れる辺に隣接する２辺にデータピンが配設されているの
で、実装ボード上でクロック配線１６ａ、１６ｂとデー
タ配線１７との交差および近接が防止できる。その結果
、クロストークおよび電磁誘導が防止でき、ひいてはク
ロック信号へのノイズの侵入が防げることとなる。
その結果、信頼性および性能の向上が図れることになる
。
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
上記実施例では、クロック信号を必要とする半導体装置
としてＦＰＵについて述べてきたが、ＦＰＵに限定され
ず、クロック信号を必要とする半導体装置一般に適用で
きる。
としてＦＰＵについて述べてきたが、ＦＰＵに限定され
ず、クロック信号を必要とする半導体装置一般に適用で
きる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
上記した第１〜第３の発明によれば、クロックピンが固
定電位を供給するリードピンで取り囲まれている。換言
すれば、クロック信号に電場的および磁場的に影響の大
きい位置にあるリードピンを一定の電圧を示す固定電位
を供給するリードピンとしているので、クロック信号が
データ信号の切替わりに起因する電磁誘導の影響を受け
づらくなり、クロック信号へのノイズの侵入が防止され
る。
定電位を供給するリードピンで取り囲まれている。換言
すれば、クロック信号に電場的および磁場的に影響の大
きい位置にあるリードピンを一定の電圧を示す固定電位
を供給するリードピンとしているので、クロック信号が
データ信号の切替わりに起因する電磁誘導の影響を受け
づらくなり、クロック信号へのノイズの侵入が防止され
る。
また、上記した第２の発明によれば、パッケージ裏面の
辺部中程にクロックピンが設けられ、クロックピンが設
けられる辺と直交しかつ上記クロックピンを通る直線上
にあるリードピンが電源ピンまたは接地ピンのような固
定電位を供給するリードピンとされているので、クロッ
ク同期を取るべき同種の半導体装置を上記直線に沿って
直列に併設すれば、クロック配線を直線状に敷設できる
こととなり、クロック配線を短くすることができる結果
、クロック配線容量を小さくすることができる。さらに
、クロック配線の直上およびその近傍にはデータピンが
存在しなくなり、換言すれば。
辺部中程にクロックピンが設けられ、クロックピンが設
けられる辺と直交しかつ上記クロックピンを通る直線上
にあるリードピンが電源ピンまたは接地ピンのような固
定電位を供給するリードピンとされているので、クロッ
ク同期を取るべき同種の半導体装置を上記直線に沿って
直列に併設すれば、クロック配線を直線状に敷設できる
こととなり、クロック配線を短くすることができる結果
、クロック配線容量を小さくすることができる。さらに
、クロック配線の直上およびその近傍にはデータピンが
存在しなくなり、換言すれば。
クロック信号に電場的および磁場的に影響の大きい位置
にあるリードピンが一定の電圧を示す固定電位を供給す
るリードピンとなるので、クロック配線を流れるクロッ
ク信号へのノイズの侵入が防げることとなる。
にあるリードピンが一定の電圧を示す固定電位を供給す
るリードピンとなるので、クロック配線を流れるクロッ
ク信号へのノイズの侵入が防げることとなる。
さらにまた、上記した第３の発明によれば、クロックピ
ンの設けられる辺に隣接する２辺にデータピンが配設さ
れているので、実装ボード上でクロック配線とデータ配
線との交差および近接が防止できる結果、クロストーク
および電磁誘導が防止でき、ひいてはクロック信号への
ノイズの侵入が防げることとなる。
ンの設けられる辺に隣接する２辺にデータピンが配設さ
れているので、実装ボード上でクロック配線とデータ配
線との交差および近接が防止できる結果、クロストーク
および電磁誘導が防止でき、ひいてはクロック信号への
ノイズの侵入が防げることとなる。
その結果、半導体装置の信頼性および性能の向上が図れ
ることになる。
ることになる。
第１図は本発明に係る半導体装置の裏面図、第２図は第
１図の半導体装置の縦断面図、第３図は第１図の半導体
装置における半導体チップのポンディングパッドの配設
状態を示す平面図、 第４図は第１図の半導体装置を適用した計算機システム
の概略構成図である。 １・・・・パッケージ、２・・・・ベース、３・・・・
キャップ、４・・・・半導体チップ、５・・・・リード
ピン。 ＣＬＫＩ、ＣＬＫ２・・・・クロックピン、Ｖｃｃ・・
・・電源ピン、ＧＮＤ・・・・接地ピン。 第 図 第 図 第 図
１図の半導体装置の縦断面図、第３図は第１図の半導体
装置における半導体チップのポンディングパッドの配設
状態を示す平面図、 第４図は第１図の半導体装置を適用した計算機システム
の概略構成図である。 １・・・・パッケージ、２・・・・ベース、３・・・・
キャップ、４・・・・半導体チップ、５・・・・リード
ピン。 ＣＬＫＩ、ＣＬＫ２・・・・クロックピン、Ｖｃｃ・・
・・電源ピン、ＧＮＤ・・・・接地ピン。 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、パッケージの裏面にクロックピンを含むリードピン
が垂設された半導体装置において、クロックピンが電源
ピンまたは接地ピンのような固定電位を供給するリード
ピンによって取り囲まれていることを特徴とする半導体
装置。 ２、上記パッケージの裏面の辺部中程に上記クロックピ
ンが位置し、上記クロックピンが設けられる辺と直交し
かつ上記クロックピンを通る直線上にあるリードピンが
電源ピンまたは接地ピンのような固定電位を供給するリ
ードピンとなっていることを特徴とする請求項１記載の
半導体装置。 ３、クロックピンの設けられる辺に隣接する２辺にデー
タピンが配置されていることを特徴とする請求項２記載
の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300780A JPH02148860A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
| US07/437,373 US4994902A (en) | 1988-11-30 | 1989-11-15 | Semiconductor devices and electronic system incorporating them |
| DE68922073T DE68922073T2 (de) | 1988-11-30 | 1989-11-23 | Elektronisches System mit einem Mikroprozessor und Koprozessor, die auf einer Schaltplatte montiert sind. |
| EP89312170A EP0371696B1 (en) | 1988-11-30 | 1989-11-23 | Electronic system having a microprocessor and a coprocessor disposed on a circuit mounting board |
| EP93116046A EP0602338A1 (en) | 1988-11-30 | 1989-11-23 | Semiconductor devices and electronic system incorporating them |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300780A JPH02148860A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148860A true JPH02148860A (ja) | 1990-06-07 |
Family
ID=17889006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300780A Pending JPH02148860A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005583A1 (en) * | 1990-09-19 | 1992-04-02 | Fujitsu Limited | Semiconductor device having many lead pins |
| US6680533B1 (en) | 1997-03-19 | 2004-01-20 | Fujitsu Limited | Semiconductor device with suppressed RF interference |
| JP2004087646A (ja) * | 2002-08-26 | 2004-03-18 | Zuken Inc | 集積回路パッケージおよびその実装方法 |
| JP2011134941A (ja) * | 2009-12-25 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置及び実装構造 |
-
1988
- 1988-11-30 JP JP63300780A patent/JPH02148860A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005583A1 (en) * | 1990-09-19 | 1992-04-02 | Fujitsu Limited | Semiconductor device having many lead pins |
| US5475261A (en) * | 1990-09-19 | 1995-12-12 | Fujitsu Limited | Semiconductor device having many lead pins |
| US6680533B1 (en) | 1997-03-19 | 2004-01-20 | Fujitsu Limited | Semiconductor device with suppressed RF interference |
| JP2004087646A (ja) * | 2002-08-26 | 2004-03-18 | Zuken Inc | 集積回路パッケージおよびその実装方法 |
| JP2011134941A (ja) * | 2009-12-25 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置及び実装構造 |
| US8811028B2 (en) | 2009-12-25 | 2014-08-19 | Fujitsu Semiconductor Limited | Semiconductor device and circuit board |
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