JP2003224198A - 半導体集積装置 - Google Patents

半導体集積装置

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JP2003224198A
JP2003224198A JP2002023473A JP2002023473A JP2003224198A JP 2003224198 A JP2003224198 A JP 2003224198A JP 2002023473 A JP2002023473 A JP 2002023473A JP 2002023473 A JP2002023473 A JP 2002023473A JP 2003224198 A JP2003224198 A JP 2003224198A
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pad
block
core
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Koji Yamaguchi
浩二 山口
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 コア回路ブロックを含む複数の回路ブロック
に対して安定な電源電圧供給をなし得ること。 【解決手段】 チップ４上の略中央部に配したコア回路
ブロック１と、その周囲に配した機能拡張回路ブロック
２、周辺回路ブロック３などのその他の回路ブロックと
の間に外部接続用の複数のパッド５を配設し、これら複
数のパッド５のうちの一部を電源パッド５ａとし、該電
源パッド５ａの両側のコア回路ブロック１および機能拡
張回路ブロック２における電源パッド５ａの近傍領域
に、電圧降下によって特性が悪化する回路１０，１１を
配設する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体チップに
コア回路ブロックの他に、拡張機能回路ブロック、周辺
回路ブロックなどのその他の回路ブロックを搭載した半
導体集積装置に関するものである。
【０００２】
【従来の技術】図６は従来技術を示すものである。図６
に示す従来の半導体集積回路においては、ＣＰＵ等の主
要な回路を含むコア回路ブロック１と、このコア回路ブ
ロック１の機能を拡張するための拡張機能回路ブロック
２，周辺回路ブロック３などを一つのチップ４上に搭載
し、さらにこれらを取り囲むようにチップ４の外周部
に、入出力パッド５を配置している。入出力パッド５
は、信号線用パッド、電源用パッド（電源電圧用パッド
およびグランド電圧用パッド）などを含み、これら入出
力パッド５は、通常、ワイヤボンディングを介してリー
ドフレームに接続される。
【０００３】この種の半導体集積回路では、電圧降下に
より特性が悪化する回路がある場合、それらの回路は、
電源用パッドの近くに配置することなどによって、配線
長増加（配線抵抗増大）による電圧降下を防ぎ、電源／
グランド電位を安定させる必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、図６に
示した従来技術のように、電源パッドをチップ外周部に
配設するレイアウトの場合は、１つの電源用パッドの近
くに配置できるのは、コア回路ブロック１、複数の拡張
機能回路ブロック２，周辺回路ブロック３のうちの１つ
の回路ブロック内の回路素子に限られる。したがって、
従来技術の場合、電圧降下により特性が悪化する回路を
複数の回路ブロック（コア回路ブロック１、拡張機能回
路ブロック２，周辺回路ブロック３など）に配置する必
要がある場合、電源用パッドを増加するなどその他の対
策が必要になる。
【０００５】この発明は上記実情に鑑みてなされたもの
で、コア回路ブロックを含む複数の回路ブロックに対し
て安定な電源電圧供給をなし得るとともに、パッド間隔
を最小にしかつ配線の信頼性を向上させ得る半導体集積
装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体集積装置は、半導体チップ
の中央部を含むようにコア回路ブロックを半導体チップ
上に配設し、このコア回路ブロックの周りにその他の回
路ブロックを配設し、これらコア回路ブロックおよびそ
の他の回路ブロックとの間に外部接続用の複数のパッド
を配設するとともに、前記コア回路ブロックとその他の
回路ブロックとの間に配設される複数のパッドのうちの
一部を電源パッドとし、該電源パッドの両側の前記コア
回路ブロックおよびその他の回路ブロックにおける前記
電源パッドの近傍領域に、電圧降下によって特性が悪化
する回路を配設することを特徴とする。
【０００７】この発明によれば、チップ上の略中央部に
配したコア回路ブロックの周囲に、機能拡張回路ブロッ
ク、周辺回路ブロックなどのその他の回路ブロックを配
置し、これらコア回路ブロックおよびその他の回路ブロ
ックとの間に、すなわちチップ内部領域に外部接続用の
複数のパッドを配設し、これらチップ内部領域に配設し
た複数のパッドのうちの一部を電源パッドとしている。
さらに該電源パッドの両側の前記コア回路ブロックおよ
びその他の回路ブロックにおける前記電源パッドの近傍
領域に、電圧降下によって特性が悪化する回路を配設す
るようにしている。
【０００８】つぎの発明にかかる半導体集積装置は、半
導体チップの中央部を含むようにコア回路ブロックを半
導体チップ上に配設し、このコア回路の周りにその他の
回路ブロックを配設し、これらコア回路ブロックとその
他の回路ブロックとの間に外部接続用の複数のパッドを
配設し、これら複数のパッドを前記コア回路ブロック内
の回路素子および前記その他の回路ブロック内の回路素
子と配線接続される共用パッドとし、各共用パッドの両
側部から前記コア回路ブロック内の回路素子および前記
その他の回路ブロック内の回路素子への配線接続を夫々
行うと共に、前記各共用パッドから前記コア回路ブロッ
ク内の回路素子に至る配線間および前記各共用パッドか
ら前記その他の回路ブロック内の回路素子に至る配線間
に、トライステートバッファをそれぞれ設けたことを特
徴とする。
【０００９】この発明によれば、チップ上の略中央部に
配したコア回路ブロックの周囲に、機能拡張回路ブロッ
ク、周辺回路ブロックなどのその他の回路ブロックを配
置し、これらコア回路ブロックおよびその他の回路ブロ
ックとの間に、すなわちチップ内部領域に外部接続用の
複数のパッドを配設している。さらに、これら複数のパ
ッドをコア回路ブロック内の回路素子およびその他の回
路ブロック内の回路素子と配線接続される共用パッドと
し、各共用パッドの両側部からコア回路ブロック内の回
路素子およびその他の回路ブロック内の回路素子への配
線接続を夫々行うと共に、各共用パッドからコア回路ブ
ロック内の回路素子に至る配線間および各共用パッドか
らその他の回路ブロック内の回路素子に至る配線間にト
ライステートバッファをそれぞれ設けている。
【００１０】つぎの発明にかかる半導体集積装置は、上
記の発明において、前記共用パッドから前記コア回路ブ
ロック内の回路素子に至る配線間に設けられるトライス
テートバッファを前記コア回路ブロック内の回路素子へ
の入力バッファとし、前記共用パッドから前記その他の
回路ブロック内の回路素子に至る配線間に設けられるト
ライステートバッファを前記その他の回路ブロック内の
回路素子への入力バッファとし、前記各共用パッドの少
なくとも一部を前記コア回路ブロックおよび前記その他
の回路ブロックへの入力パッドとしたことを特徴とす
る。
【００１１】この発明によれば、各共用パッドの少なく
とも一部をコア回路ブロックおよびその他の回路ブロッ
クへの入力パッドとしており、これに対応するように共
用パッドとコア回路ブロック内の回路素子との間および
共用パッドとその他の回路ブロック内の回路素子との間
に配置されるトライステートバッファを回路接続してい
る。
【００１２】つぎの発明にかかる半導体集積装置は、上
記の発明において、前記共用パッドから前記コア回路ブ
ロック内の回路素子に至る配線間に設けられるトライス
テートバッファを前記コア回路ブロック内の回路素子か
らの出力バッファとし、前記共用パッドから前記その他
の回路ブロック内の回路素子に至る配線間に設けられる
トライステートバッファを前記その他の回路ブロック内
の回路素子からの出力バッファとし、前記各共用パッド
の少なくとも一部を前記コア回路ブロックおよび前記そ
の他の回路ブロックからの出力パッドとしたことを特徴
とする。
【００１３】この発明によれば、各共用パッドの少なく
とも一部をコア回路ブロックおよびその他の回路ブロッ
クからの出力パッドとしており、これに対応するように
共用パッドとコア回路ブロック内の回路素子との間およ
び共用パッドとその他の回路ブロック内の回路素子との
間に配置されるトライステートバッファを回路接続して
いる。
【００１４】つぎの発明にかかる半導体集積装置は、上
記の発明において、前記共用パッドから前記コア回路ブ
ロック内の回路素子に至る配線間に設けられるトライス
テートバッファを前記コア回路ブロック内の回路素子へ
の入力バッファとし、前記共用パッドから前記その他の
回路ブロック内の回路素子に至る配線間に設けられるト
ライステートバッファを前記その他の回路ブロック内の
回路素子からの出力バッファとし、前記各共用パッドの
少なくとも一部を前記コア回路ブロックへの入力パッド
であってかつ前記その他の回路ブロックからの出力パッ
ドとしたことを特徴とする。
【００１５】この発明によれば、各共用パッドの少なく
とも一部をコア回路ブロックへの入力パッドであってか
つその他の回路ブロックからの出力パッドとしており、
これに対応するように共用パッドとコア回路ブロック内
の回路素子との間および共用パッドとその他の回路ブロ
ック内の回路素子との間に配置されるトライステートバ
ッファを回路接続している。
【００１６】つぎの発明にかかる半導体集積装置は、上
記の発明において、前記共用パッドから前記コア回路ブ
ロック内の回路素子に至る配線間に設けられるトライス
テートバッファを前記コア回路ブロック内の回路素子か
らの出力バッファとし、前記共用パッドから前記その他
の回路ブロック内の回路素子に至る配線間に設けられる
トライステートバッファを前記その他の回路ブロック内
の回路素子への入力バッファとし、前記各共用パッドの
少なくとも一部を前記コア回路ブロックからの出力パッ
ドであってかつ前記その他の回路ブロックへの入力パッ
ドとしたことを特徴とする。
【００１７】この発明によれば、各共用パッドの少なく
とも一部をコア回路ブロックからの出力パッドであって
かつその他の回路ブロックへの入力パッドとしており、
これに対応するように共用パッドとコア回路ブロック内
の回路素子との間および共用パッドとその他の回路ブロ
ック内の回路素子との間に配置されるトライステートバ
ッファを回路接続している。
【００１８】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積装置の好適な実施の形態を詳細
に説明する。
【００１９】実施の形態１．図１に従ってこの発明の実
施の形態１を説明する。図１に示す半導体集積装置は、
半導体チップ４の中央部を含むようにコア回路ブロック
１が半導体チップ４上に配設されるセンタコア方式のレ
イアウトを採用している。この場合は、コア回路ブロッ
ク１の周囲の一部に拡張機能回路ブロック２および周辺
回路ブロック３などのその他の回路ブロックを搭載する
ようにしているが、コア回路ブロック１の全周囲に拡張
機能回路ブロック２および周辺回路ブロック３などのそ
の他の回路ブロックを配置するようにしてもよい。
【００２０】ここで例示する半導体集積装置は、例えば
マイクロコンピュータとして機能するもので、チップ４
上に、コア回路ブロック１、拡張機能回路ブロック２、
周辺回路ブロック３および複数の入出力パッド（入力パ
ッドあるいは出力パッドという意味）５が搭載されてい
る。
【００２１】コア回路ブロック１は、中央演算処理装置
（ＣＰＵ）等、マイクロコンピュータとして機能するた
めの基本回路を含んでおり、矩形状を成すチップ４のほ
ぼ中央となる位置に配設してある。
【００２２】拡張機能回路ブロック２は、マイクロコン
ピュータの高機能化を図るための回路ブロックであり、
例えば各種メモリ、ＤＳＰ（Digital Signal Processo
r）などの回路を含んでいる。
【００２３】周辺回路ブロック３には、Ｉ／Ｏ、外部発
信回路などの各種周辺デバイスが含まれている。
【００２４】入出力パッド５は、コア回路ブロック１の
外周部に一周する態様で列設されている。入出力パッド
５は、電源用パッド５ａ（電源電圧用パッド（Ｖｃｃパ
ッド）およびグランド電圧用パッド（Ｖｓｓパッド））
と、信号線用パッド５ｂなどを含んでいる。ここでは、
図示を省略しているが、これら入出力パッド５は、通
常、ワイヤボンディングを介してリードフレームに接続
される。この実施の形態１においては、各入出力パッド
５は、回路ブロック１〜３の何れかに接続される入力あ
るいは出力パッドとして機能する。
【００２５】ここで、コア回路ブロック１および拡張機
能回路ブロック２に、電圧降下によって特性が悪化する
回路１０，１１を内蔵させることが必要であるとする。
これらの回路１０，１１に対しては特に電源安定化対策
が必要である。
【００２６】そこで、この場合、電源電圧用パッド（Ｖ
ｃｃパッド）５ａは、コア回路ブロック１と拡張機能回
路ブロック２との間に配置された複数の入出力パッド５
のうちのいずれか１つに設定するようにしている。この
場合は、ハッチングを付した真ん中付近のパッド５を電
源電圧用パッド（Ｖｃｃパッド）５ａとしている。
【００２７】また、前述した電圧降下によって特性が悪
化する回路１０，１１を電源電圧用パッド５ａの近傍領
域に、電源電圧用パッド５ａに対し対称に配置してい
る。
【００２８】このようにこの実施の形態１においては、
チップ４上の略中央部に配したコア回路ブロック１と、
その周囲に配した拡張機能回路ブロック２、周辺回路ブ
ロック３などのその他の回路ブロックとの間に外部接続
用の複数の入出力パッド５を配設し、これら複数のパッ
ドのうちの一部を電源電圧用パッド５ａとし、この電源
電圧用パッド５ａの両側の近傍領域に電圧降下によって
特性が悪化する回路１０，１１を配設するようにしてい
るので、電源電圧用パッド５ａからこれらの回路１０，
１１までの配線長を最短とすることができ、電圧降下も
最小にすることが可能となる。したがって、電源電圧用
パッド５ａを挟んだ両側の回路ブロック（この場合はコ
ア回路ブロック１および拡張機能回路ブロック２）内の
所要回路１０，１１に対して特に安定な電源電圧供給を
なし得、これらの回路１０，１１に対する電源強化が可
能となり、半導体集積装置の回路性能を向上させること
ができる。
【００２９】なお、図１において、周辺回路ブロック３
にも、電圧降下によって特性が悪化する回路が含まれて
いる場合、コア回路ブロック１と周辺回路ブロック３と
の間に配置された複数の入出力パッド５のうちのいずれ
かを、電源電圧用パッド５ａ（例えばハッチングを付し
たパッド）とし、この電源電圧用パッド５ａの近傍領域
に、電源電圧用パッド５ａに対し対称に、電圧降下によ
って特性が悪化する回路をレイアウトするようにすれば
よい。
【００３０】実施の形態２．つぎに、図２及び図３を用
いてこの発明の実施の形態２について説明する。この実
施の形態２においては、図１に示した実施の形態１の半
導体集積装置において、チップ内部に配設された入出力
パッド５の一部乃至全てを、当該入出力パッド５の両側
に配設された回路ブロックに対する共用パッドとしてい
る。
【００３１】ここで、先の実施の形態１に示したよう
な、チップ４の内部に入出力パッド５を配設し、その両
側に回路ブロック１〜３を配置するようなレイアウトに
おいて、共用のパッド５から両側の回路ブロック内の回
路素子への配線接続を考えた場合、例えば、図２に示す
ような手法がある。
【００３２】図２においては、パッド５の一端から配線
パターン１３によってコア回路ブロック１の回路素子へ
の配線接続を行い、これら配線パターン１３から分岐さ
せた配線パターン１４によって、拡張機能回路ブロック
２の回路素子への配線接続を行っており、配線パターン
１４は、パッド５間を走らせている。
【００３３】このような配線では、配線パターン１４が
パッド５間を走っているので、パッド５の間隔Ｄは、配
線パターン１４の分だけ増え、パッド５の狭ピッチ化の
妨げとなる。また、パッドにサージ電圧が発生した場
合、配線パターン１４がパッド５に近接しているため、
配線ダメージを受けるという問題がある。
【００３４】そこで、この実施の形態２においては、図
３に示すように、両側の回路ブロック（この場合はコア
回路ブロック１および拡張機能回路ブロック２）の共用
のパッド５（信号線用パッド５ｂ）の両側部からコア回
路ブロック１内の回路素子および拡張機能回路ブロック
２の回路素子への配線接続を夫々行うようにしている。
すなわち、パッド５のコア回路ブロック１側の端部から
配線パターン１９によってコア回路ブロック１内の回路
素子への配線接続を行い、パッド５の拡張機能回路ブロ
ック２側の端部から配線パターン１６によって拡張機能
回路ブロック２内の回路素子への配線接続を行ってい
る。
【００３５】さらに、この実施の形態２においては、共
用のパッド５からコア回路ブロック１内の回路素子に至
る配線間にトライステートバッファ２０を設け、また共
用のパッド５から拡張機能回路ブロック２内の回路素子
に至る配線間にトライステートバッファ１５を設けてい
る。
【００３６】図３の場合は、各パッド５を、コア回路ブ
ロック１および拡張機能回路ブロック２への入力パッド
として機能させるようにしており、したがって、トライ
ステートバッファ２０，１５は、コア回路ブロック１内
の回路素子および拡張機能回路ブロック２内の回路素子
への入力バッファとして機能するように回路接続してい
る。
【００３７】トライステートバッファ１５，２０は、周
知のように、その出力を、入力側と同じ論理レベルとす
る“Ｈ”、“Ｌ”状態と、電気的な断絶状態（ハイイン
ピーダンス状態）との、３状態にとり得るものであり、
必要に応じて、その出力を電気的な断絶状態とすること
で、コア回路ブロック１側と拡張機能回路ブロック２側
を電気的に分離する。
【００３８】すなわち、外部からの信号をコア回路ブロ
ック１および拡張機能回路ブロック２のいずれか一方の
みに入力したい場合には、入力しない方に設けられたト
ライステートバッファの出力をハイインピーダンス状態
にすれば良い。
【００３９】このようにこの実施の形態２においては、
チップ内部に配したパッドを両側の回路ブロックの共用
パッドとし、各共用パッドの両側部から両側に配された
回路ブロックへの配線接続を夫々行うと共に、各共用パ
ッドから両側の回路ブロック内の回路素子に至る配線間
にトライステートバッファをそれぞれ設けているので、
パッド間に配線パターンを走らせずに２方向への配線が
可能となる。したがって、パッド間の間隔Ｄを最小化で
き、パッド数を増加することが可能となるとともに、配
線の信頼性を向上することができる。さらに、トライス
テートバッファを設けているので、共用パッドに接続さ
れる各回路ブロック内の回路素子とを必要に応じて切断
または接続状態とすることができる。
【００４０】実施の形態３．つぎに、図４を用いてこの
発明の実施の形態３について説明する。この図４に示す
実施の形態３は、実施の形態２の変形例であって、共用
のパッド５を、コア回路ブロック１および拡張機能回路
ブロック２からの出力パッドとして機能させるようにし
ており、したがって、トライステートバッファ３１，２
８は、コア回路ブロック１内の回路素子および拡張機能
回路ブロック２内の回路素子からの出力バッファとして
機能するように回路接続している。
【００４１】この場合も、コア回路ブロック１および拡
張機能回路ブロック２からの信号を一方のみ外部に出力
したい場合には、出力したくない方に設けられたトライ
ステートバッファの出力をハイインピーダンス状態とす
ればよい。
【００４２】この実施の形態３においても、パッド間に
配線パターンを走らせずに２方向への配線が可能とな
る。したがって、パッド間の間隔Ｄを最小化でき、パッ
ド数を増加することが可能となるとともに、配線の信頼
性を向上することができる。さらに、トライステートバ
ッファを設けているので、共用パッドに接続される各回
路ブロック内の回路素子とを必要に応じて切断または接
続状態とすることができる。
【００４３】実施の形態４．つぎに、図５を用いてこの
発明の実施の形態４について説明する。この図５に示す
実施の形態４も、実施の形態２の変形例であって、共用
のパッド５を、コア回路ブロック１からの出力パッドで
あってかつ拡張機能回路ブロック２への入力パッドとし
て機能させるようにしており、したがって、トライステ
ートバッファ２４はコア回路ブロック１内の回路素子か
らの出力バッファとして機能するように回路接続し、ト
ライステートバッファ２２は拡張機能回路ブロック２内
の回路素子への入力バッファとして機能するように回路
接続している。
【００４４】この場合も、パッド５を入力パッドとして
機能させたい場合は、コア回路ブロック１側のトライス
テートバッファの出力をハイインピーダンス状態とすれ
ばよく、パッド５を出力バッファとして機能させたい場
合は、拡張機能回路ブロック２側のトライステートバッ
ファの出力をハイインピーダンス状態とすればよい。
【００４５】この実施の形態４においても、パッド間に
配線パターンを走らせずに２方向への配線が可能とな
る。したがって、パッド間の間隔Ｄを最小化でき、パッ
ド数を増加することが可能となるとともに、配線の信頼
性を向上することができる。さらに、トライステートバ
ッファを設けているので、共用パッドに接続される各回
路ブロック内の回路素子とを必要に応じて切断または接
続状態とすることができる。
【００４６】なお、共用のパッド５を、コア回路ブロッ
ク１への入力パッドであってかつ拡張機能回路ブロック
２からの出力パッドとして機能させるように、各トライ
ステートバッファを回路接続する事も可能である。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、チップ上の略中央部に配したコア回路ブロックと、
その周囲に配した機能拡張回路ブロック、周辺回路ブロ
ックなどのその他の回路ブロックとの間に外部接続用の
複数のパッドを配設し、これら複数のパッドのうちの一
部を電源パッドとし、該電源パッドの両側のコア回路ブ
ロックおよびその他の回路ブロックにおける電源パッド
の近傍領域に、電圧降下によって特性が悪化する回路を
配設するようにしているので、コア回路ブロック、その
周囲に配した機能拡張回路ブロック、周辺回路ブロック
などのその他の回路ブロックに対して安定な電源電圧供
給をなし得、半導体集積装置の回路性能を向上させるこ
とができる。
【００４８】つぎの発明にかかる半導体集積装置によれ
ば、チップ上の略中央部に配したコア回路ブロックと、
その周囲に配した機能拡張回路ブロック、周辺回路ブロ
ックなどのその他の回路ブロックとの間に外部接続用の
複数のパッドを配設し、これらチップ内部領域に配した
複数のパッドをコア回路ブロック内の回路素子およびそ
の他の回路ブロック内の回路素子と配線接続される共用
パッドとし、各共用パッドの両側部からコア回路ブロッ
ク内の回路素子およびその他の回路ブロック内の回路素
子への配線接続を夫々行うと共に、各共用パッドからコ
ア回路ブロック内の回路素子に至る配線間および各共用
パッドからその他の回路ブロック内の回路素子に至る配
線間にトライステートバッファをそれぞれ設けているの
で、各パッド間に配線パターンを走らせてコア回路ブロ
ック内の回路素子とその他の回路ブロック内の回路素子
とを接続することがなくなり、パッド間の間隔を最小化
でき、パッド数を増加することが可能となるとともに、
配線の信頼性を向上することができる。さらに、トライ
ステートバッファを設けているので、共用パッドに接続
されるコア回路ブロック内の回路素子とその他の回路ブ
ロック内の回路素子とを必要に応じて切断または接続状
態とすることができる。
【００４９】つぎの発明にかかる半導体集積装置によれ
ば、各共用パッドの少なくとも一部をコア回路ブロック
およびその他の回路ブロックへの入力パッドとしてお
り、これに対応するように共用パッドとコア回路ブロッ
ク内の回路素子との間および共用パッドとその他の回路
ブロック内の回路素子との間に配置されるトライステー
トバッファを回路接続しているので、共用パッドを両側
の回路ブロックへの入力パッドとして機能させることが
でき、またパッド間の間隔を最小化でき、パッド数を増
加することが可能となり、さらに配線の信頼性を向上す
ることができる。
【００５０】つぎの発明にかかる半導体集積装置によれ
ば、各共用パッドの少なくとも一部をコア回路ブロック
およびその他の回路ブロックからの出力パッドとしてお
り、これに対応するように共用パッドとコア回路ブロッ
ク内の回路素子との間および共用パッドとその他の回路
ブロック内の回路素子との間に配置されるトライステー
トバッファを回路接続しているので、共用パッドを両側
の回路ブロックからの出力パッドとして機能させること
ができ、またパッド間の間隔を最小化でき、パッド数を
増加することが可能となり、さらに配線の信頼性を向上
することができる。
【００５１】つぎの発明にかかる半導体集積装置によれ
ば、各共用パッドの少なくとも一部をコア回路ブロック
への入力パッドであってかつその他の回路ブロックから
の出力パッドとしており、これに対応するように共用パ
ッドとコア回路ブロック内の回路素子との間および共用
パッドとその他の回路ブロック内の回路素子との間に配
置されるトライステートバッファを回路接続しているの
で、共用パッドを両側の回路ブロックに対する入出力パ
ッドとして機能させることができ、またパッド間の間隔
を最小化でき、パッド数を増加することが可能となり、
さらに配線の信頼性を向上することができる。
【００５２】つぎの発明にかかる半導体集積装置によれ
ば、各共用パッドの少なくとも一部をコア回路ブロック
からの出力パッドであってかつその他の回路ブロックへ
の入力パッドとしており、これに対応するように共用パ
ッドとコア回路ブロック内の回路素子との間および共用
パッドとその他の回路ブロック内の回路素子との間に配
置されるトライステートバッファを回路接続しているの
で、共用パッドを両側の回路ブロックに対する入出力パ
ッドとして機能させることができ、またパッド間の間隔
を最小化でき、パッド数を増加することが可能となり、
さらに配線の信頼性を向上することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体集積装
置の平面図である。
【図２】 従来技術を説明するための図である。
【図３】 この発明の実施の形態２を説明するためのパ
ッド周辺の回路図である。
【図４】 この発明の実施の形態３を説明するためのパ
ッド周辺の回路図である。
【図５】 この発明の実施の形態４を説明するためのパ
ッド周辺の回路図である。
【図６】 従来の半導体集積装置の平面図である。
【符号の説明】
１ コア回路ブロック、２ 拡張機能回路ブロック、３
周辺回路ブロック、４ 半導体チップ（チップ）、５
入出力パッド（パッド）、５ａ 電源パッド（電源電
源用パッド）、５ｂ 信号線用パッド、１０，１１ 電
圧降下によって特性が悪化する回路、１３，１４ 配線
パターン、１５，２０ トライステートバッファ、１
６，１９ 配線パターン、２２，２４，２８，３１ ト
ライステートバッファ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの中央部を含むようにコア
    回路ブロックを半導体チップ上に配設し、このコア回路
    ブロックの周りにその他の回路ブロックを配設し、これ
    らコア回路ブロックとその他の回路ブロックとの間に外
    部接続用の複数のパッドを配設するとともに、 前記コア回路ブロックおよびその他の回路ブロックとの
    間に配設される複数のパッドのうちの一部を電源パッド
    とし、該電源パッドの両側の前記コア回路ブロックおよ
    びその他の回路ブロックにおける前記電源パッドの近傍
    領域に、電圧降下によって特性が悪化する回路を配設す
    ることを特徴とする半導体集積装置。
  2. 【請求項２】 半導体チップの中央部を含むようにコア
    回路ブロックを半導体チップ上に配設し、このコア回路
    の周りにその他の回路ブロックを配設し、これらコア回
    路ブロックとその他の回路ブロックとの間に外部接続用
    の複数のパッドを配設し、 これら複数のパッドを前記コア回路ブロック内の回路素
    子および前記その他の回路ブロック内の回路素子と配線
    接続される共用パッドとし、各共用パッドの両側部から
    前記コア回路ブロック内の回路素子および前記その他の
    回路ブロック内の回路素子への配線接続を夫々行うと共
    に、 前記各共用パッドから前記コア回路ブロック内の回路素
    子に至る配線間および前記各共用パッドから前記その他
    の回路ブロック内の回路素子に至る配線間に、トライス
    テートバッファをそれぞれ設けたことを特徴とする半導
    体集積装置。
  3. 【請求項３】 前記共用パッドから前記コア回路ブロッ
    ク内の回路素子に至る配線間に設けられるトライステー
    トバッファを前記コア回路ブロック内の回路素子への入
    力バッファとし、前記共用パッドから前記その他の回路
    ブロック内の回路素子に至る配線間に設けられるトライ
    ステートバッファを前記その他の回路ブロック内の回路
    素子への入力バッファとし、 前記各共用パッドの少なくとも一部を前記コア回路ブロ
    ックおよび前記その他の回路ブロックへの入力パッドと
    したことを特徴とする請求項２に記載の半導体集積装
    置。
  4. 【請求項４】 前記共用パッドから前記コア回路ブロッ
    ク内の回路素子に至る配線間に設けられるトライステー
    トバッファを前記コア回路ブロック内の回路素子からの
    出力バッファとし、前記共用パッドから前記その他の回
    路ブロック内の回路素子に至る配線間に設けられるトラ
    イステートバッファを前記その他の回路ブロック内の回
    路素子からの出力バッファとし、 前記各共用パッドの少なくとも一部を前記コア回路ブロ
    ックおよび前記その他の回路ブロックからの出力パッド
    としたことを特徴とする請求項２に記載の半導体集積装
    置。
  5. 【請求項５】 前記共用パッドから前記コア回路ブロッ
    ク内の回路素子に至る配線間に設けられるトライステー
    トバッファを前記コア回路ブロック内の回路素子への入
    力バッファとし、前記共用パッドから前記その他の回路
    ブロック内の回路素子に至る配線間に設けられるトライ
    ステートバッファを前記その他の回路ブロック内の回路
    素子からの出力バッファとし、 前記各共用パッドの少なくとも一部を前記コア回路ブロ
    ックへの入力パッドであってかつ前記その他の回路ブロ
    ックからの出力パッドとしたことを特徴とする請求項２
    に記載の半導体集積装置。
  6. 【請求項６】 前記共用パッドから前記コア回路ブロッ
    ク内の回路素子に至る配線間に設けられるトライステー
    トバッファを前記コア回路ブロック内の回路素子からの
    出力バッファとし、前記共用パッドから前記その他の回
    路ブロック内の回路素子に至る配線間に設けられるトラ
    イステートバッファを前記その他の回路ブロック内の回
    路素子への入力バッファとし、 前記各共用パッドの少なくとも一部を前記コア回路ブロ
    ックからの出力パッドであってかつ前記その他の回路ブ
    ロックへの入力パッドとしたことを特徴とする請求項２
    に記載の半導体集積装置。
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