JP3782211B2 - 電子回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路素子を搭載して一体化したマルチチップモジュールからなる電子回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路素子（以下、［ＩＣ」と呼ぶ）を高密度に実装する技術として、図１５および図１６に示すように、複数のＩＣ２，ＩＣ２’をマルチチップモジュール１としてマルチチップモジュール基板やマルチチップモジュールケース等に一体化するＭＣＭ技術が使われている。３、３’はＩＣ２，ＩＣ２’の信号入出力用の少なくとも１個以上の端子からなる外部接続端子、４はＮ（Ｎは１以上）個からなる試験用外部接続端子である。図１６では、ＩＣ２とＩＣ２’の相互間を接続する配線はＮ本である。
【０００３】
【発明が解決しようとする課題】
ところが、このようなマルチチップモジュール１は、その回路機能を変更する際には、ＩＣ２，ＩＣ２’自体の変更や、そのＩＣ２，ＩＣ２’を接続するマルチチップモジュール１の内部配線の変更が必要となり、ＩＣおよびマルチチップモジュールケース等の再開発を含めたハードウエアの作り直しが必要であった。
【０００４】
このため、従来のマルチチップモジュールは、通常の単体のＩＣと比較すると単価が高く、また開発費も割高となっていた。したがって、頻繁に仕様の変更が必要となるような回路をマルチチップモジュールとして構成することは、リスクが大きかった。
【０００５】
本発明は以上のような点に鑑みてなされたものであり、その目的は、ハードウエアを変更することなく回路機能の変更を行うことができるようにしたマルチチップモジュールからなる電子回路装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、複数の半導体集積回路素子を搭載したマルチチップモジュールからなる電子回路装置において、前記マルチチップモジュールに前記半導体集積回路素子に接続するプログラマブル素子を搭載し、少なくとも２個の前記半導体集積回路素子の相互間を前記プログラマブル素子を介して接続し、前記プログラマブル素子に接続される外部接続端子を設け、前記外部接続端子の一部を前記プログラマブル素子内部のプログラム書き換え用とし、前記外部接続端子の一部を少なくとも１個の前記半導体集積回路素子の試験用とし、少なくとも１個の前記半導体集積回路素子を前記プログラマブル素子を介して前記試験用の外部接続端子と接続し、前記試験用の外部接続端子の端子数を前記プログラマブル素子を介して前記試験用の外部接続端子と接続される前記半導体集積回路素子の内の１個の前記半導体集積回路素子の前記プログラマブル素子と接続される端子数より少なくし、前記プログラマブル素子を、内部のプログラム書き換えにより該プログラマブル素子を介して前記試験用の外部接続端子に接続される前記半導体集積回路素子の端子を変更するよう構成した。
第２の発明は、第１の発明において、前記プログラマブル素子として、ＦＰＧＡを使用するよう構成した。
【０００７】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の電子回路装置のブロック図である。図１５および図１６に示したものと同一のものには同一の符号を付した。本実施の形態では、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブル素子５をＩＣ２，ＩＣ２’と共にマルチチップモジュール１の内部に一体的に組み込んでいる。この実施の形態のマルチチップモジュール１は、ＩＣ２，ＩＣ２’に接続するための外部接続端子３、３’の他に、プログラマブル素子５に接続するための外部接続端子６（少なくとも１本以上）を有する。また、ＩＣ２，ＩＣ２’は外部接続端子３、３’の他に、プログラマブル素子５にも接続される。なお、外部接続端子６の一部は、プログラマブル素子５のプログラム（論理回路）を書き換えるために使用される。
【０００８】
図２はこの第１の実施の形態の第１の応用例（プログラマブル素子５の内部論理回路の例）を示す図である。ここでは、プログラマブル素子５の内部に設定した論理回路（配線）を用いてＩＣ２、ＩＣ２’の相互間を接続している。このようにＩＣ２、ＩＣ２’の相互間を単純に接続するプログラムを組み込むことにより、前述した図１５に示した機能と同様な機能を実現することができる。
【０００９】
また、ＩＣ２、ＩＣ２’の相互間を単純に接続するのではなく、プログラマブル素子５を第３のＩＣとして、つまり特定の機能を持った回路として使用するようプログラムを組み込むこともできる。このようにしてプログラマブル素子５を第３のＩＣとして使用することにより、ＩＣの論理を変更したい場合に、ＩＣ２，ＩＣ２’を変更することなく、プログラマブル素子５の内部のプログラム（論理回路）を変更することで対応できる。
【００１０】
以上のような機能の変更は、全てマルチチップモジュール１の外部接続端子６を用いて、プログラマブル素子５の内部のプログラム（論理回路）を外部から書き換えることで対応でき、ハードウエアの作り替えは一切不要となる。
【００１１】
図３は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いてＩＣ２、ＩＣ２’の相互間を接続すると共に、その配線を分岐させて外部接続端子６にも接続している。ＩＣ２、ＩＣ２’の相互間および外部接続端子６を単純に接続するようにプログラムを組み込むことにより、前述した図１６に示した内容の機能（ＩＣ単体の試験可能）を容易に実現することができる。
【００１２】
また、図１６の従来例ではＩＣの全端子の動作確認をするためには、ＩＣ２、ＩＣ２’の相互間の全配線（Ｎ本）をすべて外部接続端子４に接続する必要があり、そのＮ個だけ外部接続端子の数が増加する。Ｎの数が小さければさほどの問題はないが、Ｎが数十以上となる場合は、外部接続端子の増加によるマルチチップモジュールのサイズ（物理的な大きさ）の増大や、それに伴うマルチチップモジュール用の基板等の部材費用の増大等が問題となる場合がある。
【００１３】
この点について、本応用例においては、プログラマブル素子５の内部のプログラムを書き換えることによって外部接続端子６に接続するＩＣの端子を変更することができるので、試験用の外部接続端子をＩＣの全端子分も用意する必要はない。すなわち、試験用の外部接続端子の数を減らすことができる。なぜならば、ＩＣ２、ＩＣ２’の相互間の接続配線数Ｎに対して、Ｎよりも少ないＭ個の試験用外部接続端子があれば、外部接続端子６に接続するＩＣ２、ＩＣ２’の相互間の配線を変えて、Ｎ／Ｍ（割り切れない場合は＋１）回だけ試験を行えば、全端子の動作確認ができるからである。
【００１４】
図４は第３の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２とプログラマブル素子５の相互間を接続している配線を、外部接続端子６に接続している。このような構成でも、外部接続端子６に接続されるＩＣ２について、図３に示した構成と同様な試験機能を実現できる。なお、この図４では、左側のＩＣ２をプログラマブル素子５を介して外部接続端子６に接続しているが、右側のＩＣ２’を接続した場合でも同様である。
【００１５】
［第２の実施の形態］
図５は本発明の第２の実施の形態の電子回路装置のブロック図である。ここでは、外部接続端子として、マルチチップモジュール１がプログラマブル素子５に接続される外部接続端子６のみを設け、ＩＣ２、ＩＣ２’はプログラマブル素子５や他方のＩＣに接続する。プログラマブル素子５に接続される外部接続端子６の一部は、そのプログラマブル素子５のプログラムの書き換えのために使用される。
【００１６】
図６はこの第２の実施の形態の第１の応用例を示す図である。この応用例では、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２、ＩＣ２’とプログラマブル素子５とを接続している配線を、外部接続端子６に接続している。このような構成でも、図２に示した構成と同様な機能を実現できる。
【００１７】
図７は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、外部接続端子６の相互間を接続している。このような構成により、外部接続端子６とプログラマブル素子５との間が設計通り配線されているか否か（断線や短絡がないか等）を確認することができる。
【００１８】
従来では、このような確認を行うためには、ＩＣの中にバウンダリスキャン回路と呼ばれる回路を予め入れておき、マルチチップモジュールにそれを試験するための外部接続端子や配線等を準備しておく必要があったが、本応用例では、バウンダリスキャン回路を内蔵していないプログラマブル素子であっても、外部接続端子６とプログラマブル素子５の相互間の配線の確認ができる。
【００１９】
［第３の実施の形態］
図８は本発明の第３の実施の形態の電子回路装置のブロック図である。この実施の形態では、各々のＩＣ２、ＩＣ２’の全端子がプログラマブル素子５に接続される。そして、外部接続端子６の一部が、プログラマブル素子５の内部のプログラムを書き換えるために使用される。
【００２０】
図９はこの実施の形態の第１の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、各ＩＣ２、ＩＣ２’とプログラマブル素子５とを接続している配線の一部を外部接続端子６に接続すると共に、ＩＣ２、ＩＣ２’の相互間も接続している。
【００２１】
プログラマブル素子５を用いて、ＩＣ２、ＩＣ２’の端子のうち、外部接続端子に接続すべき端子を外部接続端子６に接続し、他のＩＣに接続すべき端子をそのＩＣに接続することにより、この構成でも、図２の構成と同様な機能を実現できる。
【００２２】
図１０は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２とプログラマブル素子５とを接続している配線を、外部接続端子６に接続している。この構成でも、外部接続端子６に接続されるＩＣ２については、図３の構成と同様な機能を実現できる。なお、この図１０では、左側のＩＣ２をプログラマブル素子５を介して外部接続端子６に接続しているが、右側のＩＣ２’を接続した場合も同様である。
【００２３】
図１１は第３の応用例を示す図である。この構成でも図７の構成と同様に、プログラマブル素子５と外部接続端子６の間の配線を確認できる。
【００２４】
［第４の実施の形態］
図１２は本発明の第４の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’の一部の端子がプログラマブル素子５に接続されると共に、他の端子はＩＣ２、ＩＣ２’の相互間で接続され、且つその配線は分岐されてプログラマブル素子５にも接続されている。外部接続端子６の一部は、プログラマブル素子５の内部のプログラムの書き換えのために使用される。このような構成でも前記したような機能を実現できる。
【００２５】
［第５の実施の形態］
図１３は本発明の第５の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’に接続するための外部接続端子３、３’と、プログラマブル素子５に接続するための外部接続端子６を有し、各ＩＣ２、ＩＣ２’と外部接続端子３、３’とを接続するための配線を分岐して、プログラマブル素子５に接続している。外部接続端子６の一部は、プログラマブル素子５の内部のプログラムの書き換えのために使用される。このような構成でも前記したような機能を実現できる
【００２６】
［第６の実施の形態］
図１４は本発明の第６の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’に接続するための外部接続端子３、３’と、プログラマブル素子５に接続するための外部接続端子６を有し、各ＩＣ２、ＩＣ２’と外部接続端子３、３’とを接続するための配線を分岐して、プログラマブル素子５に接続している。さらに、各ＩＣ２、ＩＣ２’の相互間を接続するための配線も分岐して、プログラマブル素子５に接続している。このような構成でも前記したような機能を実現できる
【００２７】
［その他の実施の形態］
本発明の適用範囲は以上述べた実施の形態に限られるものではなく、例えば次のような形態も含むものである。（１）マルチチップモジュール１内にプログラマブル素子５を２以上搭載した電子回路装置や、（２）マルチチップモジュール１内に３個以上のＩＣを搭載した電子回路装置を実現できる。また、（３）ハイブリッドＩＣや小型実装基板を用いた小型のモジュールであっても同様な作用効果を得ることができる。
【００２８】
【発明の効果】
以上から本発明のマルチチップモジュールからなる電子回路装置によれば、内部にプログラマブル素子を内蔵するので、ハードウエアを作り直すことなしに回路機能の変更を行うことができ、試験の容易化、試験用端子の削減等の利点がある。
【図面の簡単な説明】
【図１】 第１の実施の形態の電子回路装置のブロック図である。
【図２】 第１の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図３】 第１の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図４】 第１の実施の形態の電子回路装置の第３の応用例のブロック図である。
【図５】 第２の実施の形態の電子回路装置のブロック図である。
【図６】 第２の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図７】 第２の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図８】 第３の実施の形態の電子回路装置のブロック図である。
【図９】 第３の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図１０】 第３の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図１１】 第３の実施の形態の電子回路装置の第３の応用例のブロック図である。
【図１２】 第４の実施の形態の電子回路装置のブロック図である。
【図１３】 第５の実施の形態の電子回路装置のブロック図である。
【図１４】 第６の実施の形態の電子回路装置のブロック図である。
【図１５】 従来の電子回路装置のブロック図である。
【図１６】 従来の電子回路装置のブロック図である。
【符号の説明】
１：マルチチップモジュール、２、２’：ＩＣ（半導体集積回路素子）、３、３’、４：外部接続端子、５：プログラマブル素子、６：外部接続端子。
【発明の属する技術分野】
本発明は、複数の半導体集積回路素子を搭載して一体化したマルチチップモジュールからなる電子回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路素子（以下、［ＩＣ」と呼ぶ）を高密度に実装する技術として、図１５および図１６に示すように、複数のＩＣ２，ＩＣ２’をマルチチップモジュール１としてマルチチップモジュール基板やマルチチップモジュールケース等に一体化するＭＣＭ技術が使われている。３、３’はＩＣ２，ＩＣ２’の信号入出力用の少なくとも１個以上の端子からなる外部接続端子、４はＮ（Ｎは１以上）個からなる試験用外部接続端子である。図１６では、ＩＣ２とＩＣ２’の相互間を接続する配線はＮ本である。
【０００３】
【発明が解決しようとする課題】
ところが、このようなマルチチップモジュール１は、その回路機能を変更する際には、ＩＣ２，ＩＣ２’自体の変更や、そのＩＣ２，ＩＣ２’を接続するマルチチップモジュール１の内部配線の変更が必要となり、ＩＣおよびマルチチップモジュールケース等の再開発を含めたハードウエアの作り直しが必要であった。
【０００４】
このため、従来のマルチチップモジュールは、通常の単体のＩＣと比較すると単価が高く、また開発費も割高となっていた。したがって、頻繁に仕様の変更が必要となるような回路をマルチチップモジュールとして構成することは、リスクが大きかった。
【０００５】
本発明は以上のような点に鑑みてなされたものであり、その目的は、ハードウエアを変更することなく回路機能の変更を行うことができるようにしたマルチチップモジュールからなる電子回路装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、複数の半導体集積回路素子を搭載したマルチチップモジュールからなる電子回路装置において、前記マルチチップモジュールに前記半導体集積回路素子に接続するプログラマブル素子を搭載し、少なくとも２個の前記半導体集積回路素子の相互間を前記プログラマブル素子を介して接続し、前記プログラマブル素子に接続される外部接続端子を設け、前記外部接続端子の一部を前記プログラマブル素子内部のプログラム書き換え用とし、前記外部接続端子の一部を少なくとも１個の前記半導体集積回路素子の試験用とし、少なくとも１個の前記半導体集積回路素子を前記プログラマブル素子を介して前記試験用の外部接続端子と接続し、前記試験用の外部接続端子の端子数を前記プログラマブル素子を介して前記試験用の外部接続端子と接続される前記半導体集積回路素子の内の１個の前記半導体集積回路素子の前記プログラマブル素子と接続される端子数より少なくし、前記プログラマブル素子を、内部のプログラム書き換えにより該プログラマブル素子を介して前記試験用の外部接続端子に接続される前記半導体集積回路素子の端子を変更するよう構成した。
第２の発明は、第１の発明において、前記プログラマブル素子として、ＦＰＧＡを使用するよう構成した。
【０００７】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の電子回路装置のブロック図である。図１５および図１６に示したものと同一のものには同一の符号を付した。本実施の形態では、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブル素子５をＩＣ２，ＩＣ２’と共にマルチチップモジュール１の内部に一体的に組み込んでいる。この実施の形態のマルチチップモジュール１は、ＩＣ２，ＩＣ２’に接続するための外部接続端子３、３’の他に、プログラマブル素子５に接続するための外部接続端子６（少なくとも１本以上）を有する。また、ＩＣ２，ＩＣ２’は外部接続端子３、３’の他に、プログラマブル素子５にも接続される。なお、外部接続端子６の一部は、プログラマブル素子５のプログラム（論理回路）を書き換えるために使用される。
【０００８】
図２はこの第１の実施の形態の第１の応用例（プログラマブル素子５の内部論理回路の例）を示す図である。ここでは、プログラマブル素子５の内部に設定した論理回路（配線）を用いてＩＣ２、ＩＣ２’の相互間を接続している。このようにＩＣ２、ＩＣ２’の相互間を単純に接続するプログラムを組み込むことにより、前述した図１５に示した機能と同様な機能を実現することができる。
【０００９】
また、ＩＣ２、ＩＣ２’の相互間を単純に接続するのではなく、プログラマブル素子５を第３のＩＣとして、つまり特定の機能を持った回路として使用するようプログラムを組み込むこともできる。このようにしてプログラマブル素子５を第３のＩＣとして使用することにより、ＩＣの論理を変更したい場合に、ＩＣ２，ＩＣ２’を変更することなく、プログラマブル素子５の内部のプログラム（論理回路）を変更することで対応できる。
【００１０】
以上のような機能の変更は、全てマルチチップモジュール１の外部接続端子６を用いて、プログラマブル素子５の内部のプログラム（論理回路）を外部から書き換えることで対応でき、ハードウエアの作り替えは一切不要となる。
【００１１】
図３は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いてＩＣ２、ＩＣ２’の相互間を接続すると共に、その配線を分岐させて外部接続端子６にも接続している。ＩＣ２、ＩＣ２’の相互間および外部接続端子６を単純に接続するようにプログラムを組み込むことにより、前述した図１６に示した内容の機能（ＩＣ単体の試験可能）を容易に実現することができる。
【００１２】
また、図１６の従来例ではＩＣの全端子の動作確認をするためには、ＩＣ２、ＩＣ２’の相互間の全配線（Ｎ本）をすべて外部接続端子４に接続する必要があり、そのＮ個だけ外部接続端子の数が増加する。Ｎの数が小さければさほどの問題はないが、Ｎが数十以上となる場合は、外部接続端子の増加によるマルチチップモジュールのサイズ（物理的な大きさ）の増大や、それに伴うマルチチップモジュール用の基板等の部材費用の増大等が問題となる場合がある。
【００１３】
この点について、本応用例においては、プログラマブル素子５の内部のプログラムを書き換えることによって外部接続端子６に接続するＩＣの端子を変更することができるので、試験用の外部接続端子をＩＣの全端子分も用意する必要はない。すなわち、試験用の外部接続端子の数を減らすことができる。なぜならば、ＩＣ２、ＩＣ２’の相互間の接続配線数Ｎに対して、Ｎよりも少ないＭ個の試験用外部接続端子があれば、外部接続端子６に接続するＩＣ２、ＩＣ２’の相互間の配線を変えて、Ｎ／Ｍ（割り切れない場合は＋１）回だけ試験を行えば、全端子の動作確認ができるからである。
【００１４】
図４は第３の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２とプログラマブル素子５の相互間を接続している配線を、外部接続端子６に接続している。このような構成でも、外部接続端子６に接続されるＩＣ２について、図３に示した構成と同様な試験機能を実現できる。なお、この図４では、左側のＩＣ２をプログラマブル素子５を介して外部接続端子６に接続しているが、右側のＩＣ２’を接続した場合でも同様である。
【００１５】
［第２の実施の形態］
図５は本発明の第２の実施の形態の電子回路装置のブロック図である。ここでは、外部接続端子として、マルチチップモジュール１がプログラマブル素子５に接続される外部接続端子６のみを設け、ＩＣ２、ＩＣ２’はプログラマブル素子５や他方のＩＣに接続する。プログラマブル素子５に接続される外部接続端子６の一部は、そのプログラマブル素子５のプログラムの書き換えのために使用される。
【００１６】
図６はこの第２の実施の形態の第１の応用例を示す図である。この応用例では、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２、ＩＣ２’とプログラマブル素子５とを接続している配線を、外部接続端子６に接続している。このような構成でも、図２に示した構成と同様な機能を実現できる。
【００１７】
図７は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、外部接続端子６の相互間を接続している。このような構成により、外部接続端子６とプログラマブル素子５との間が設計通り配線されているか否か（断線や短絡がないか等）を確認することができる。
【００１８】
従来では、このような確認を行うためには、ＩＣの中にバウンダリスキャン回路と呼ばれる回路を予め入れておき、マルチチップモジュールにそれを試験するための外部接続端子や配線等を準備しておく必要があったが、本応用例では、バウンダリスキャン回路を内蔵していないプログラマブル素子であっても、外部接続端子６とプログラマブル素子５の相互間の配線の確認ができる。
【００１９】
［第３の実施の形態］
図８は本発明の第３の実施の形態の電子回路装置のブロック図である。この実施の形態では、各々のＩＣ２、ＩＣ２’の全端子がプログラマブル素子５に接続される。そして、外部接続端子６の一部が、プログラマブル素子５の内部のプログラムを書き換えるために使用される。
【００２０】
図９はこの実施の形態の第１の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、各ＩＣ２、ＩＣ２’とプログラマブル素子５とを接続している配線の一部を外部接続端子６に接続すると共に、ＩＣ２、ＩＣ２’の相互間も接続している。
【００２１】
プログラマブル素子５を用いて、ＩＣ２、ＩＣ２’の端子のうち、外部接続端子に接続すべき端子を外部接続端子６に接続し、他のＩＣに接続すべき端子をそのＩＣに接続することにより、この構成でも、図２の構成と同様な機能を実現できる。
【００２２】
図１０は第２の応用例を示す図である。ここでは、プログラマブル素子５の内部の論理回路を用いて、ＩＣ２とプログラマブル素子５とを接続している配線を、外部接続端子６に接続している。この構成でも、外部接続端子６に接続されるＩＣ２については、図３の構成と同様な機能を実現できる。なお、この図１０では、左側のＩＣ２をプログラマブル素子５を介して外部接続端子６に接続しているが、右側のＩＣ２’を接続した場合も同様である。
【００２３】
図１１は第３の応用例を示す図である。この構成でも図７の構成と同様に、プログラマブル素子５と外部接続端子６の間の配線を確認できる。
【００２４】
［第４の実施の形態］
図１２は本発明の第４の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’の一部の端子がプログラマブル素子５に接続されると共に、他の端子はＩＣ２、ＩＣ２’の相互間で接続され、且つその配線は分岐されてプログラマブル素子５にも接続されている。外部接続端子６の一部は、プログラマブル素子５の内部のプログラムの書き換えのために使用される。このような構成でも前記したような機能を実現できる。
【００２５】
［第５の実施の形態］
図１３は本発明の第５の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’に接続するための外部接続端子３、３’と、プログラマブル素子５に接続するための外部接続端子６を有し、各ＩＣ２、ＩＣ２’と外部接続端子３、３’とを接続するための配線を分岐して、プログラマブル素子５に接続している。外部接続端子６の一部は、プログラマブル素子５の内部のプログラムの書き換えのために使用される。このような構成でも前記したような機能を実現できる
【００２６】
［第６の実施の形態］
図１４は本発明の第６の実施の形態の電子回路装置のブロック図である。この実施の形態では、各ＩＣ２、ＩＣ２’に接続するための外部接続端子３、３’と、プログラマブル素子５に接続するための外部接続端子６を有し、各ＩＣ２、ＩＣ２’と外部接続端子３、３’とを接続するための配線を分岐して、プログラマブル素子５に接続している。さらに、各ＩＣ２、ＩＣ２’の相互間を接続するための配線も分岐して、プログラマブル素子５に接続している。このような構成でも前記したような機能を実現できる
【００２７】
［その他の実施の形態］
本発明の適用範囲は以上述べた実施の形態に限られるものではなく、例えば次のような形態も含むものである。（１）マルチチップモジュール１内にプログラマブル素子５を２以上搭載した電子回路装置や、（２）マルチチップモジュール１内に３個以上のＩＣを搭載した電子回路装置を実現できる。また、（３）ハイブリッドＩＣや小型実装基板を用いた小型のモジュールであっても同様な作用効果を得ることができる。
【００２８】
【発明の効果】
以上から本発明のマルチチップモジュールからなる電子回路装置によれば、内部にプログラマブル素子を内蔵するので、ハードウエアを作り直すことなしに回路機能の変更を行うことができ、試験の容易化、試験用端子の削減等の利点がある。
【図面の簡単な説明】
【図１】 第１の実施の形態の電子回路装置のブロック図である。
【図２】 第１の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図３】 第１の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図４】 第１の実施の形態の電子回路装置の第３の応用例のブロック図である。
【図５】 第２の実施の形態の電子回路装置のブロック図である。
【図６】 第２の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図７】 第２の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図８】 第３の実施の形態の電子回路装置のブロック図である。
【図９】 第３の実施の形態の電子回路装置の第１の応用例のブロック図である。
【図１０】 第３の実施の形態の電子回路装置の第２の応用例のブロック図である。
【図１１】 第３の実施の形態の電子回路装置の第３の応用例のブロック図である。
【図１２】 第４の実施の形態の電子回路装置のブロック図である。
【図１３】 第５の実施の形態の電子回路装置のブロック図である。
【図１４】 第６の実施の形態の電子回路装置のブロック図である。
【図１５】 従来の電子回路装置のブロック図である。
【図１６】 従来の電子回路装置のブロック図である。
【符号の説明】
１：マルチチップモジュール、２、２’：ＩＣ（半導体集積回路素子）、３、３’、４：外部接続端子、５：プログラマブル素子、６：外部接続端子。
Claims (2)
- 複数の半導体集積回路素子を搭載したマルチチップモジュールからなる電子回路装置において、
前記マルチチップモジュールに前記半導体集積回路素子に接続するプログラマブル素子を搭載し、
少なくとも２個の前記半導体集積回路素子の相互間を前記プログラマブル素子を介して接続し、
前記プログラマブル素子に接続される外部接続端子を設け、
前記外部接続端子の一部を前記プログラマブル素子内部のプログラム書き換え用とし、
前記外部接続端子の一部を少なくとも１個の前記半導体集積回路素子の試験用とし、
少なくとも１個の前記半導体集積回路素子を前記プログラマブル素子を介して前記試験用の外部接続端子と接続し、
前記試験用の外部接続端子の端子数を、前記プログラマブル素子を介して前記試験用の外部接続端子と接続される前記半導体集積回路素子の内の１個の前記半導体集積回路素子の前記プログラマブル素子と接続される端子数より少なくし、
前記プログラマブル素子は、内部のプログラム書き換えにより該プログラマブル素子を介して前記試験用の外部接続端子に接続される前記半導体集積回路素子の端子を変更するよう構成されたことを特徴とする電子回路装置。 - 前記プログラマブル素子として、ＦＰＧＡを使用することを特徴とする請求項１に記載の電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP20389597A JP3782211B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP20389597A JP3782211B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140739A JPH1140739A (ja) | 1999-02-12 |
| JP3782211B2 true JP3782211B2 (ja) | 2006-06-07 |
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| Country | Link |
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| JP (1) | JP3782211B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4022040B2 (ja) | 2000-10-05 | 2007-12-12 | 松下電器産業株式会社 | 半導体デバイス |
| JP4678717B2 (ja) * | 2004-12-27 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の設計方法 |
| JP6313632B2 (ja) | 2014-03-31 | 2018-04-18 | キヤノン株式会社 | 画像処理装置 |
-
1997
- 1997-07-15 JP JP20389597A patent/JP3782211B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1140739A (ja) | 1999-02-12 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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