JPH10303366A - 半導体装置 - Google Patents
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- JPH10303366A JPH10303366A JP9112431A JP11243197A JPH10303366A JP H10303366 A JPH10303366 A JP H10303366A JP 9112431 A JP9112431 A JP 9112431A JP 11243197 A JP11243197 A JP 11243197A JP H10303366 A JPH10303366 A JP H10303366A
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- 239000000758 substrate Substances 0.000 claims description 13
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 外部から見た場合の入出力ピンの配置を制御
信号により鏡像対称に反転することが可能な半導体装置
を提供する。 【解決手段】 半導体集積回路装置１０００は、入出力
パッド２００ａ〜２００ｆを介して外部から与えられる
信号を、一旦レジスタ２０２ａ〜２０２ｆにおいてラッ
チする。レジスタ２０２ａ〜２０２ｆから出力される信
号は、切換回路２１０を介して内部回路２２０に与えら
れる。切換回路２１０は、信号ＭＩＲＲＯＲ／ＥＮに制
御されて、内部回路に与える信号と入出力パッドとの対
応関係を鏡像対称に反転させる。
信号により鏡像対称に反転することが可能な半導体装置
を提供する。 【解決手段】 半導体集積回路装置１０００は、入出力
パッド２００ａ〜２００ｆを介して外部から与えられる
信号を、一旦レジスタ２０２ａ〜２０２ｆにおいてラッ
チする。レジスタ２０２ａ〜２０２ｆから出力される信
号は、切換回路２１０を介して内部回路２２０に与えら
れる。切換回路２１０は、信号ＭＩＲＲＯＲ／ＥＮに制
御されて、内部回路に与える信号と入出力パッドとの対
応関係を鏡像対称に反転させる。
Description
【０００１】
【発明の属する技術分野】この発明は、外部から見た場
合の入出力ピン配置を鏡像対称に反転する機能を有する
半導体装置の構成に関する。
合の入出力ピン配置を鏡像対称に反転する機能を有する
半導体装置の構成に関する。
【０００２】
【従来の技術】従来、半導体装置は、ボード上に実装し
た際、各チップに対するインピーダンスのマッチング等
のためにスタブ配線を設ける必要をなくすため、正ベン
ド品と逆ベンド品を別々に製造することが多い。
た際、各チップに対するインピーダンスのマッチング等
のためにスタブ配線を設ける必要をなくすため、正ベン
ド品と逆ベンド品を別々に製造することが多い。
【０００３】図８は、このようにして正ベンド品１００
と逆ベンド品１０１とを、ボード１０の前面と背面から
対向させて実装した場合の構成を示す概念図である。
と逆ベンド品１０１とを、ボード１０の前面と背面から
対向させて実装した場合の構成を示す概念図である。
【０００４】このような構成とすることで、上記二つの
チップに対する配線長を等しくできるのみならず、配線
長自体を低減でき、リンギングの抑制や実装面積の縮小
を図ることが可能となる。
チップに対する配線長を等しくできるのみならず、配線
長自体を低減でき、リンギングの抑制や実装面積の縮小
を図ることが可能となる。
【０００５】図９は、このような正ベンド品１００と逆
ベンド品１０１のパッケージのピン配置を示す図であ
る。
ベンド品１０１のパッケージのピン配置を示す図であ
る。
【０００６】正ベンド品１００で、パッケージの右半面
に配置されている黒く塗った入出力ピンは、逆ベンド品
１０１では、中心線について、それぞれ鏡像対称の位置
の左半面に配置される構造となっている。
に配置されている黒く塗った入出力ピンは、逆ベンド品
１０１では、中心線について、それぞれ鏡像対称の位置
の左半面に配置される構造となっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たように正ベンド品および逆ベンド品を別々に製造する
ことは、チップに対するアセンブリコストやテストコス
トの点で、以下のような問題点があった。
たように正ベンド品および逆ベンド品を別々に製造する
ことは、チップに対するアセンブリコストやテストコス
トの点で、以下のような問題点があった。
【０００８】すなわち、まず、パッケージがいわゆるＱ
ＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）である場
合、パッケージのピンに対するベンド工程においては、
正ベンド品と逆ベンド品に対して、それぞれピンを曲げ
る方向を変えるのみでよい。
ＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）である場
合、パッケージのピンに対するベンド工程においては、
正ベンド品と逆ベンド品に対して、それぞれピンを曲げ
る方向を変えるのみでよい。
【０００９】このため、正ベンド品と逆ベンド品をそれ
ぞれ製造することは、アセンブリコストに大きく影響を
及ぼすことはない。
ぞれ製造することは、アセンブリコストに大きく影響を
及ぼすことはない。
【００１０】しかし、正ベンド品と逆ベンド品とでは、
その配線仕様が異なるために、テスト工程では、ベンド
方向に応じて異なるテストボードを使用する必要があ
る。すなわち、作成するテストボード枚数が増加し、結
果としてテストコストが増大してしまう。
その配線仕様が異なるために、テスト工程では、ベンド
方向に応じて異なるテストボードを使用する必要があ
る。すなわち、作成するテストボード枚数が増加し、結
果としてテストコストが増大してしまう。
【００１１】次に、パッケージが、いわゆるＢＧＡ（Ｂ
ａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等の場合、
正確には、パッケージのピンのベンド工程なるものは存
在しないが、便宜上、以下の説明では、ＱＦＰの場合に
対応して、やはり正ベンド品および逆ベンド品と呼ぶこ
とにする。
ａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等の場合、
正確には、パッケージのピンのベンド工程なるものは存
在しないが、便宜上、以下の説明では、ＱＦＰの場合に
対応して、やはり正ベンド品および逆ベンド品と呼ぶこ
とにする。
【００１２】図１０は、ＢＧＡパッケージの実装の構成
を示す概念図である。ＢＧＡパッケージは、半導体素子
８０１と、パッケージ基板８０２と、半田ボール端子８
０４とを備えている。
を示す概念図である。ＢＧＡパッケージは、半導体素子
８０１と、パッケージ基板８０２と、半田ボール端子８
０４とを備えている。
【００１３】パッケージ基板８０２の上に半導体素子８
０１が設けられている。パッケージ基板８０２の下に半
田ボール端子８０４が設けられている。半導体素子８０
１と半田ボール８０４とは導電接続されている。
０１が設けられている。パッケージ基板８０２の下に半
田ボール端子８０４が設けられている。半導体素子８０
１と半田ボール８０４とは導電接続されている。
【００１４】実装される際には、たとえば、ポリイミド
等の有機材のテープ上に銅（Ｃｕ）の配線を施したテー
プキャリア８１０と半田ボールとが溶着される。
等の有機材のテープ上に銅（Ｃｕ）の配線を施したテー
プキャリア８１０と半田ボールとが溶着される。
【００１５】ＢＧＡパッケージは、上述のような構成で
あるので、逆ベンド品の製造は、たとえば、ポリイミド
テープ上の配線パターン（Ｔｒａｃｅ ｐａｔｔｅｒ
ｎ）を変えることによって実現することが可能である。
したがって、このときテストコスト自体は、ベンド方向
には依存しないことになる。
あるので、逆ベンド品の製造は、たとえば、ポリイミド
テープ上の配線パターン（Ｔｒａｃｅ ｐａｔｔｅｒ
ｎ）を変えることによって実現することが可能である。
したがって、このときテストコスト自体は、ベンド方向
には依存しないことになる。
【００１６】一方で、アセンブリコストについては、上
述したとおり、従来は、ＢＧＡパッケージにおいて逆ベ
ンド品を製造することは、配線パターンを変更すること
と等価であるため、ポリイミドテープを多層構造にする
ことが必要となるなど、アセンブリコストの上昇を招
く。
述したとおり、従来は、ＢＧＡパッケージにおいて逆ベ
ンド品を製造することは、配線パターンを変更すること
と等価であるため、ポリイミドテープを多層構造にする
ことが必要となるなど、アセンブリコストの上昇を招
く。
【００１７】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、テストコ
ストおよびアセンブリコストの上昇を抑制しつつ、外部
から見た場合の入出力ピン配置を鏡像対称に反転する機
能を有する半導体装置を提供することである。
るためになされたものであって、その目的は、テストコ
ストおよびアセンブリコストの上昇を抑制しつつ、外部
から見た場合の入出力ピン配置を鏡像対称に反転する機
能を有する半導体装置を提供することである。
【００１８】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体集積回路装置が搭載された基板と、基板を
保持し、かつ、半導体集積回路装置にそれぞれが導電接
続して外部との間で入出力データおよび制御信号の授受
を行なう複数の入出力端子を有する基板保持部材とを備
え、半導体集積回路装置は、外部から与えられるデータ
を受けて、制御信号に応じて、所定の演算処理を行っ
て、演算処理結果に対応するデータを出力する内部回路
と、内部回路に与えるデータの入力、制御信号の入力お
よび内部回路から出力されるデータの出力のいずれかを
行なう第１複数個の第１の入出力パッドと、第１複数個
の第１の入出力パッドのそれぞれに対応して設けられ、
かつ、内部回路に与えるデータの入力、制御信号の入力
および内部回路から出力されるデータの出力のいずれか
を行なう第１複数個の第２の入出力パッドと、外部から
の切換制御信号に応じて、第１の入出力パッドと内部回
路との間の接続の対応関係と、対応する第２の入出力パ
ッドと内部回路との間の接続の対応関係とを入れ替える
切換手段と、切換制御信号を受ける第３の入出力パッド
とを含み、複数の入出力端子は、それぞれ対応する第１
の入出力パッド、第２の入出力パッドおよび第３の入出
力パッドのいずれかと導電接続し、複数の入出力端子の
うち、第１の入出力パッドに対応する入出力端子と、第
２の入出力パッドに対応する入出力端子とは、基板保持
部材の中心線について左右対称位置に配置され、第３の
入出力パッドに対応する入出力端子は、非対称位置に配
置される。
置は、半導体集積回路装置が搭載された基板と、基板を
保持し、かつ、半導体集積回路装置にそれぞれが導電接
続して外部との間で入出力データおよび制御信号の授受
を行なう複数の入出力端子を有する基板保持部材とを備
え、半導体集積回路装置は、外部から与えられるデータ
を受けて、制御信号に応じて、所定の演算処理を行っ
て、演算処理結果に対応するデータを出力する内部回路
と、内部回路に与えるデータの入力、制御信号の入力お
よび内部回路から出力されるデータの出力のいずれかを
行なう第１複数個の第１の入出力パッドと、第１複数個
の第１の入出力パッドのそれぞれに対応して設けられ、
かつ、内部回路に与えるデータの入力、制御信号の入力
および内部回路から出力されるデータの出力のいずれか
を行なう第１複数個の第２の入出力パッドと、外部から
の切換制御信号に応じて、第１の入出力パッドと内部回
路との間の接続の対応関係と、対応する第２の入出力パ
ッドと内部回路との間の接続の対応関係とを入れ替える
切換手段と、切換制御信号を受ける第３の入出力パッド
とを含み、複数の入出力端子は、それぞれ対応する第１
の入出力パッド、第２の入出力パッドおよび第３の入出
力パッドのいずれかと導電接続し、複数の入出力端子の
うち、第１の入出力パッドに対応する入出力端子と、第
２の入出力パッドに対応する入出力端子とは、基板保持
部材の中心線について左右対称位置に配置され、第３の
入出力パッドに対応する入出力端子は、非対称位置に配
置される。
【００１９】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成において、半導体集積回路装置
は、第１および第２の入出力パッドに応じてそれぞれ配
置され、外部から与えられるクロック信号に同期して、
外部から与えられるデータおよび制御信号を保持する複
数の保持手段をさらに含み、複数の保持手段は、対応す
る第１および第２の入出力パッドと、内部回路との間に
配置される。
載の半導体装置の構成において、半導体集積回路装置
は、第１および第２の入出力パッドに応じてそれぞれ配
置され、外部から与えられるクロック信号に同期して、
外部から与えられるデータおよび制御信号を保持する複
数の保持手段をさらに含み、複数の保持手段は、対応す
る第１および第２の入出力パッドと、内部回路との間に
配置される。
【００２０】
【発明の実施の形態】図１は、本発明の実施の形態の半
導体装置に搭載される、半導体基板上に形成された半導
体集積回路装置１０００の構成を示す概略ブロック図で
ある。
導体装置に搭載される、半導体基板上に形成された半導
体集積回路装置１０００の構成を示す概略ブロック図で
ある。
【００２１】半導体集積回路装置１０００は、外部から
の入力データまたは制御信号を受ける入出力パッド２０
０ａ〜２００ｆと、外部からの切換制御信号ＭＩＲＲＯ
Ｒ−ＥＮを受ける入出力パッド２３０と、各入出力パッ
ド２００ａ〜２００ｆに対応して設けられ、外部から与
えられるクロック信号に応じて、半導体集積回路装置１
０００中で発生されるクロック信号Ｔ，／Ｔに応じて、
対応する入出力パッドに与えられるデータを保持するレ
ジスタ２０２ａ〜２０２ｆと、レジスタ２０２ａ〜２０
２ｆからの信号を受けて、外部から与えられる切換制御
信号ＭＩＲＲＯＲ−ＥＮに応じて、出力先を切換える切
換回路２１０と、切換回路２１０からの信号を受けて、
所定の演算処理を行なって、外部に出力する内部回路２
２０とを含む。
の入力データまたは制御信号を受ける入出力パッド２０
０ａ〜２００ｆと、外部からの切換制御信号ＭＩＲＲＯ
Ｒ−ＥＮを受ける入出力パッド２３０と、各入出力パッ
ド２００ａ〜２００ｆに対応して設けられ、外部から与
えられるクロック信号に応じて、半導体集積回路装置１
０００中で発生されるクロック信号Ｔ，／Ｔに応じて、
対応する入出力パッドに与えられるデータを保持するレ
ジスタ２０２ａ〜２０２ｆと、レジスタ２０２ａ〜２０
２ｆからの信号を受けて、外部から与えられる切換制御
信号ＭＩＲＲＯＲ−ＥＮに応じて、出力先を切換える切
換回路２１０と、切換回路２１０からの信号を受けて、
所定の演算処理を行なって、外部に出力する内部回路２
２０とを含む。
【００２２】ここで、入出力パッド２００ａから与えら
れる信号ＳＡは、ＭＩＲＲＯＲ−ＥＮが不活性状態（た
とえば、“Ｌ”レベル）である場合は、切換回路２１０
から信号ＳＡＢとして出力されて、内部回路２２０に与
えられ、入出力パッド２００ｂに外部から与えられる信
号ＳＢは、切換回路２１０からは信号ＳＢＡとして内部
回路に与えられるものとする。
れる信号ＳＡは、ＭＩＲＲＯＲ−ＥＮが不活性状態（た
とえば、“Ｌ”レベル）である場合は、切換回路２１０
から信号ＳＡＢとして出力されて、内部回路２２０に与
えられ、入出力パッド２００ｂに外部から与えられる信
号ＳＢは、切換回路２１０からは信号ＳＢＡとして内部
回路に与えられるものとする。
【００２３】同様にして、信号ＭＩＲＲＯＲ−ＥＮが不
活性状態では、入出力パッド２００ｃに与えられる信号
ＳＣは、切換回路２１０から信号ＳＣＤとして内部回路
に与えられ、入出力パッド２００ｄから与えられる信号
ＳＤは、信号ＳＤＣとして内部回路に与えられるものと
する。
活性状態では、入出力パッド２００ｃに与えられる信号
ＳＣは、切換回路２１０から信号ＳＣＤとして内部回路
に与えられ、入出力パッド２００ｄから与えられる信号
ＳＤは、信号ＳＤＣとして内部回路に与えられるものと
する。
【００２４】全く同様にして、信号ＭＩＲＲＯＲ−ＥＮ
が不活性状態では、入出力パッド２００ｅに与えられる
信号ＳＥは、切換回路２１０から信号ＳＥＦとして内部
回路に与えられ、入出力パッド２００ｆに与えられる信
号ＳＦは、切換回路２１０からは信号ＳＦＥとして内部
回路２２０に与えられるものとする。
が不活性状態では、入出力パッド２００ｅに与えられる
信号ＳＥは、切換回路２１０から信号ＳＥＦとして内部
回路に与えられ、入出力パッド２００ｆに与えられる信
号ＳＦは、切換回路２１０からは信号ＳＦＥとして内部
回路２２０に与えられるものとする。
【００２５】これに対して、信号ＭＩＲＲＯＲ−ＥＮが
活性状態においては、入出力パッド２００ａに与えられ
る信号ＳＡは、切換回路２１０から信号ＳＢＡとして内
部回路に与えられ、入出力パッド２００ｂに与えられる
信号ＳＢは、信号ＳＡＢとして内部回路に与えられるも
のとする。
活性状態においては、入出力パッド２００ａに与えられ
る信号ＳＡは、切換回路２１０から信号ＳＢＡとして内
部回路に与えられ、入出力パッド２００ｂに与えられる
信号ＳＢは、信号ＳＡＢとして内部回路に与えられるも
のとする。
【００２６】入出力パッド２００ｃおよび２００ｄに与
えられる信号ＳＣおよびＳＤならびに入出力パッド２０
０ｅおよび２００ｆにそれぞれ与えられる信号ＳＥおよ
びＳＦについても、信号ＭＩＲＲＯＲ−ＥＮが活性状態
である場合は、不活性状態である場合とは相互の関係が
入れ替わった上で内部回路２２０に与えられるものとす
る。
えられる信号ＳＣおよびＳＤならびに入出力パッド２０
０ｅおよび２００ｆにそれぞれ与えられる信号ＳＥおよ
びＳＦについても、信号ＭＩＲＲＯＲ−ＥＮが活性状態
である場合は、不活性状態である場合とは相互の関係が
入れ替わった上で内部回路２２０に与えられるものとす
る。
【００２７】すなわち、図１に示した半導体集積回路装
置１０００においては、信号ＭＩＲＲＯＲ−ＥＮに応じ
て、対応する入出力パッドである２００ａと２００ｂ、
２００ｃと２００ｄ、２００ｅと２００ｆ等のそれぞれ
について、外部から与えられるデータが、内部回路２２
０に対して、入れ替わって与えられる構成となってい
る。
置１０００においては、信号ＭＩＲＲＯＲ−ＥＮに応じ
て、対応する入出力パッドである２００ａと２００ｂ、
２００ｃと２００ｄ、２００ｅと２００ｆ等のそれぞれ
について、外部から与えられるデータが、内部回路２２
０に対して、入れ替わって与えられる構成となってい
る。
【００２８】図２は、図１に示した半導体集積回路装置
１０００を、パッケージとしてＱＦＰに実装した場合の
パッケージのピン配置の一例を示す図であり、図２
（ａ）は正ベント品１００に対応するピン配置の一例を
示し、図２（ｂ）は逆ベント品１０１に対応するピン配
置の一例を示す図である。
１０００を、パッケージとしてＱＦＰに実装した場合の
パッケージのピン配置の一例を示す図であり、図２
（ａ）は正ベント品１００に対応するピン配置の一例を
示し、図２（ｂ）は逆ベント品１０１に対応するピン配
置の一例を示す図である。
【００２９】図２（ａ）において、ピン１００２には、
図１において示した信号ＭＩＲＲＯＲ−ＥＮが与えら
れ、図２（ｂ）においては、ピン１００４に対して、信
号ＭＩＲＲＯＲ−ＥＮが与えられる構成となっているも
のとする。
図１において示した信号ＭＩＲＲＯＲ−ＥＮが与えら
れ、図２（ｂ）においては、ピン１００４に対して、信
号ＭＩＲＲＯＲ−ＥＮが与えられる構成となっているも
のとする。
【００３０】したがって、図２に示したような正ベント
品１００および逆ベント品１０１を、図８に示したよう
にボード１０に対して実装すれば、ピン１００２および
１００４は、ボード１０を挟んでちょうど対向する配置
となっていることになる。
品１００および逆ベント品１０１を、図８に示したよう
にボード１０に対して実装すれば、ピン１００２および
１００４は、ボード１０を挟んでちょうど対向する配置
となっていることになる。
【００３１】このピン１００２および１００４に与える
信号レベルを各々反転されることで、基本的に同様にア
センブリされた半導体装置を、正ベント品１００として
も、逆ベント品１０１としても用いることが可能とな
る。
信号レベルを各々反転されることで、基本的に同様にア
センブリされた半導体装置を、正ベント品１００として
も、逆ベント品１０１としても用いることが可能とな
る。
【００３２】図３は、図１に示した構成のうち、入出力
パッド２００ａと２００ｂ、信号ＭＩＲＲＯＲ−ＥＮを
受ける入出力パッド２３０ならびに、入出力パッド２０
０ａと２００ｂにそれぞれ対応するレジスタ２０２ａ，
２０２ｂ、切換回路２１０中に存在するマルチプレクサ
３００および３０２の構成を抜出して示す概略ブロック
図である。
パッド２００ａと２００ｂ、信号ＭＩＲＲＯＲ−ＥＮを
受ける入出力パッド２３０ならびに、入出力パッド２０
０ａと２００ｂにそれぞれ対応するレジスタ２０２ａ，
２０２ｂ、切換回路２１０中に存在するマルチプレクサ
３００および３０２の構成を抜出して示す概略ブロック
図である。
【００３３】すなわち、マルチプレクサ３００および３
０２は、切換回路２１０中に含まれているものとする。
０２は、切換回路２１０中に含まれているものとする。
【００３４】マルチプレクサ３００は、入出力パッド２
００ａを介して外部から与えられる信号ＳＡを受けるレ
ジスタ２０２ａからの出力信号と、入出力パッド２００
ｂを介して与えられる信号ＳＢを受けるレジスタ２０２
ｂからの出力信号とを受けて、信号ＭＩＲＲＯＲ−ＥＮ
が活性状態では信号ＳＡを、不活性状態では信号ＳＢを
出力するものとする。
００ａを介して外部から与えられる信号ＳＡを受けるレ
ジスタ２０２ａからの出力信号と、入出力パッド２００
ｂを介して与えられる信号ＳＢを受けるレジスタ２０２
ｂからの出力信号とを受けて、信号ＭＩＲＲＯＲ−ＥＮ
が活性状態では信号ＳＡを、不活性状態では信号ＳＢを
出力するものとする。
【００３５】一方マルチプレクサ３０２は、入出力パッ
ド２００ａを介して与えられる信号ＳＡを受けるレジス
タ２０２の出力信号と、入出力パッド２００ｂを介して
与えられる信号ＳＢを受けるレジスタ２０２ｂの出力信
号とを受けて、信号ＭＩＲＲＯＲ−ＥＮが活性状態では
信号ＳＢを、不活性状態では信号ＳＡをそれぞれ出力す
るものとする。
ド２００ａを介して与えられる信号ＳＡを受けるレジス
タ２０２の出力信号と、入出力パッド２００ｂを介して
与えられる信号ＳＢを受けるレジスタ２０２ｂの出力信
号とを受けて、信号ＭＩＲＲＯＲ−ＥＮが活性状態では
信号ＳＢを、不活性状態では信号ＳＡをそれぞれ出力す
るものとする。
【００３６】したがって、マルチプレクサ３００から出
力される信号を信号ＳＡＢとして、マルチプレクサ３０
２から出力される信号を信号ＳＢＡとして内部回路２２
０に与えることにより、信号ＭＩＲＲＯＲ−ＥＮに応じ
て、これらの信号を切換えて内部回路２２０に与えるこ
とが可能となる。
力される信号を信号ＳＡＢとして、マルチプレクサ３０
２から出力される信号を信号ＳＢＡとして内部回路２２
０に与えることにより、信号ＭＩＲＲＯＲ−ＥＮに応じ
て、これらの信号を切換えて内部回路２２０に与えるこ
とが可能となる。
【００３７】図４は、図１に示したレジスタ２０２ａの
構成の一例を示す回路図である。レジスタ２０２ｂ〜２
０２ｆも、このレジスタ２０２ａと同一の構成を有する
ものとする。
構成の一例を示す回路図である。レジスタ２０２ｂ〜２
０２ｆも、このレジスタ２０２ａと同一の構成を有する
ものとする。
【００３８】レジスタ２０２ａは、外部から与えられる
信号ＳＡを受けるノードＰ１とノードＰ２との間に接続
され、そのゲート電位が信号／Ｔにより制御されるＮチ
ャネルＭＯＳトランジスタ２０２２と、ノードＰ２とノ
ードＰ３との間に接続される互いに直列接続されたイン
バータ２０２４および２０２６と、インバータ２０２４
および２０２６と並列に、ノードＰ２とノードＰ３との
間に接続され、ゲート電位を信号Ｔにより制御されるＮ
チャネルＭＯＳトランジスタ２０２８と、ノードＰ３と
ノードＰ４との間に接続され、ゲート電位を信号Ｔによ
り制御されるＮチャネルＭＯＳトランジスタ２０３０
と、ノードＰ４とノードＰ５との間に接続され、互いに
直列接続されたインバータ２０３２および２０３４と、
インバータ２０３２と２０３４とに並列に、ノードＰ４
とノードＰ５との間に接続され、ゲート電位を信号／Ｔ
により制御されるＮチャネルＭＯＳトランジスタ２０３
６とを含む。ノードＰ５が、切換回路２１０と接続して
いる。
信号ＳＡを受けるノードＰ１とノードＰ２との間に接続
され、そのゲート電位が信号／Ｔにより制御されるＮチ
ャネルＭＯＳトランジスタ２０２２と、ノードＰ２とノ
ードＰ３との間に接続される互いに直列接続されたイン
バータ２０２４および２０２６と、インバータ２０２４
および２０２６と並列に、ノードＰ２とノードＰ３との
間に接続され、ゲート電位を信号Ｔにより制御されるＮ
チャネルＭＯＳトランジスタ２０２８と、ノードＰ３と
ノードＰ４との間に接続され、ゲート電位を信号Ｔによ
り制御されるＮチャネルＭＯＳトランジスタ２０３０
と、ノードＰ４とノードＰ５との間に接続され、互いに
直列接続されたインバータ２０３２および２０３４と、
インバータ２０３２と２０３４とに並列に、ノードＰ４
とノードＰ５との間に接続され、ゲート電位を信号／Ｔ
により制御されるＮチャネルＭＯＳトランジスタ２０３
６とを含む。ノードＰ５が、切換回路２１０と接続して
いる。
【００３９】レジスタ２０２ａは、以上のような構成と
なっているので、信号／Ｔが活性状態（“Ｈ”レベル、
信号Ｔは不活性レベル）である期間に、外部から信号Ｓ
Ａを受入れ、信号／Ｔが不活性状態となり、信号／Ｔを
反転した信号である信号Ｔが活性状態となることに応じ
て、インバータ２０２４、２０２６およびトランジスタ
２０２８により構成されるラッチ回路に信号ＳＡのレベ
ルを保持する。続いて、信号／Ｔが再び活性状態となる
ことに応じて、この信号レベルがインバータ２０３２、
２０３４およびトランジスタ２０３６により構成される
ラッチ回路に保持されて、切換回路２１０に対して出力
されることになる。
なっているので、信号／Ｔが活性状態（“Ｈ”レベル、
信号Ｔは不活性レベル）である期間に、外部から信号Ｓ
Ａを受入れ、信号／Ｔが不活性状態となり、信号／Ｔを
反転した信号である信号Ｔが活性状態となることに応じ
て、インバータ２０２４、２０２６およびトランジスタ
２０２８により構成されるラッチ回路に信号ＳＡのレベ
ルを保持する。続いて、信号／Ｔが再び活性状態となる
ことに応じて、この信号レベルがインバータ２０３２、
２０３４およびトランジスタ２０３６により構成される
ラッチ回路に保持されて、切換回路２１０に対して出力
されることになる。
【００４０】図５は、図３に示したマルチプレクサ３０
０の構成を示す回路図である。マルチプレクサ３０２の
構成も、その接続される信号の接続関係が異なる点を除
いて、基本的にマルチプレクサ３００の構成と同様であ
る。
０の構成を示す回路図である。マルチプレクサ３０２の
構成も、その接続される信号の接続関係が異なる点を除
いて、基本的にマルチプレクサ３００の構成と同様であ
る。
【００４１】マルチプレクサ３００は、レジスタ２０２
ａから出力される信号ＳＡを受けるノードＱ１と、選択
された信号のいずれかを出力するノードＱ３との間に接
続され、ゲート電位が信号ＭＩＲＲＯＲ−ＥＮにより制
御されるＮチャネルＭＯＳトランジスタ３００２と、信
号ＭＩＲＲＯＲ−ＥＮを受けて、反転して出力するイン
バータ３００４と、レジスタ２０２ｂから出力される信
号ＳＢを受けるノードＱ２と、ノードＱ３との間に接続
され、ゲート電位がインバータ３００４の出力により制
御されるＮチャネルＭＯＳトランジスタ３００６とを含
む。
ａから出力される信号ＳＡを受けるノードＱ１と、選択
された信号のいずれかを出力するノードＱ３との間に接
続され、ゲート電位が信号ＭＩＲＲＯＲ−ＥＮにより制
御されるＮチャネルＭＯＳトランジスタ３００２と、信
号ＭＩＲＲＯＲ−ＥＮを受けて、反転して出力するイン
バータ３００４と、レジスタ２０２ｂから出力される信
号ＳＢを受けるノードＱ２と、ノードＱ３との間に接続
され、ゲート電位がインバータ３００４の出力により制
御されるＮチャネルＭＯＳトランジスタ３００６とを含
む。
【００４２】したがって、信号ＭＩＲＲＯＲ−ＥＮが活
性状態（“Ｈ”レベル）である間は、ノードＱ１に与え
られる信号ＳＡがノードＱ３に出力されることになる。
性状態（“Ｈ”レベル）である間は、ノードＱ１に与え
られる信号ＳＡがノードＱ３に出力されることになる。
【００４３】一方、信号ＭＩＲＲＯＲ−ＥＮが不活性状
態では、ノードＱ２に与えられる信号ＳＢがノードＱ３
から出力されることになる。
態では、ノードＱ２に与えられる信号ＳＢがノードＱ３
から出力されることになる。
【００４４】図６は、図１に示した半導体集積回路装置
を図１０に示したようなＢＧＡパッケージにアセンブリ
した場合のピン配置の一例を示す図であり、図７は、図
６に示したＢＧＡパッケージに対して、信号ＭＩＲＲＯ
Ｒ−ＥＮを活性状態とすることで、左右反転したピン配
置とした場合を示す図である。
を図１０に示したようなＢＧＡパッケージにアセンブリ
した場合のピン配置の一例を示す図であり、図７は、図
６に示したＢＧＡパッケージに対して、信号ＭＩＲＲＯ
Ｒ−ＥＮを活性状態とすることで、左右反転したピン配
置とした場合を示す図である。
【００４５】図６および図７においては、半導体集積回
路装置１０００が、たとえば画像処理を行なう半導体集
積回路装置である場合を示している。
路装置１０００が、たとえば画像処理を行なう半導体集
積回路装置である場合を示している。
【００４６】図６および図７を参照して、図６において
は、信号ＭＩＲＲＯＲ−ＥＮが不活性状態であるため、
たとえば外部から与えられる画像信号のうち信号Ｐ−Ｒ
［０］〜信号Ｐ−Ｒ［４］を受ける入出力ピンは、右半
面に存在し、信号Ｐ−Ｒ［５］〜Ｐ−Ｒ［９］を受ける
入出力ピンは左半面に存在する構成となっている。
は、信号ＭＩＲＲＯＲ−ＥＮが不活性状態であるため、
たとえば外部から与えられる画像信号のうち信号Ｐ−Ｒ
［０］〜信号Ｐ−Ｒ［４］を受ける入出力ピンは、右半
面に存在し、信号Ｐ−Ｒ［５］〜Ｐ−Ｒ［９］を受ける
入出力ピンは左半面に存在する構成となっている。
【００４７】これに対して、図７においては、信号ＭＩ
ＲＲＯＲ−ＥＮが活性状態となって、半導体集積回路装
置１０００におけるパッド等内部回路に与える信号との
対応関係が左右反転しているため、信号Ｐ−Ｒ［０］〜
信号Ｐ−Ｒ［４］を受ける入出力ピンは左半面に配置さ
れ、信号Ｐ−Ｒ［５］〜Ｐ−Ｒ［９］を受ける入出力ピ
ンは右半面に配置される構成となっている。
ＲＲＯＲ−ＥＮが活性状態となって、半導体集積回路装
置１０００におけるパッド等内部回路に与える信号との
対応関係が左右反転しているため、信号Ｐ−Ｒ［０］〜
信号Ｐ−Ｒ［４］を受ける入出力ピンは左半面に配置さ
れ、信号Ｐ−Ｒ［５］〜Ｐ−Ｒ［９］を受ける入出力ピ
ンは右半面に配置される構成となっている。
【００４８】以上説明したような構成とすることで、信
号ＭＩＲＲＯＲ−ＥＮのレベルを外部から制御するのみ
で、ピン配置を鏡像対称に反転させることが可能で、正
ベント品および逆ベント品を信号ＭＩＲＲＯＲ−ＥＮを
制御するのみで生成することが可能となる。
号ＭＩＲＲＯＲ−ＥＮのレベルを外部から制御するのみ
で、ピン配置を鏡像対称に反転させることが可能で、正
ベント品および逆ベント品を信号ＭＩＲＲＯＲ−ＥＮを
制御するのみで生成することが可能となる。
【００４９】しかも正／逆ベント品のモード切換用のピ
ンは左右非対称の位置に置かれている。このため、ＢＧ
Ａタイプのパッケージを使用する場合、ＱＦＰ型のよう
にピン配置（ボールの配置に対応）が完全に左右対称と
ならないときも、モード切換用のピンが左右非対称の位
置に置かれるため、正／逆ベント品を容易に構成できる
という効果がある。
ンは左右非対称の位置に置かれている。このため、ＢＧ
Ａタイプのパッケージを使用する場合、ＱＦＰ型のよう
にピン配置（ボールの配置に対応）が完全に左右対称と
ならないときも、モード切換用のピンが左右非対称の位
置に置かれるため、正／逆ベント品を容易に構成できる
という効果がある。
【００５０】さらに、モード切換を行なうための切換回
路２１０が、外部から入力される信号を受けるレジスタ
と内部回路との間に置かれる構成となっている。たとえ
ば、内部回路２２０中には、切換回路２１０から出力さ
れる信号を受けて、保持するレジスタが存在し、外部か
らの信号は、いわゆるパイプラインとして伝達されるこ
とになる。
路２１０が、外部から入力される信号を受けるレジスタ
と内部回路との間に置かれる構成となっている。たとえ
ば、内部回路２２０中には、切換回路２１０から出力さ
れる信号を受けて、保持するレジスタが存在し、外部か
らの信号は、いわゆるパイプラインとして伝達されるこ
とになる。
【００５１】したがって、このような外部入力を直接受
ける第１のレジスタと内部回路２２０中に存在する第２
のレジスタの間に切換回路２１０が存在する構成となっ
ているので、外部からの信号を一旦第１レジスタにラッ
チしてからモード切換が行なわれる構成となっている。
ける第１のレジスタと内部回路２２０中に存在する第２
のレジスタの間に切換回路２１０が存在する構成となっ
ているので、外部からの信号を一旦第１レジスタにラッ
チしてからモード切換が行なわれる構成となっている。
【００５２】つまり、デバイスへの信号入力時のセット
アップ／ホールドタイムが、パッケージのモード（正ベ
ントまたは逆ベントのモード）によって変化しなくな
る。この場合、第１のレジスタを一旦介していなけれ
ば、パッドからチップ内部へ引かれる配線の長さによっ
て、セットアップ／ホールドタイムは変化することにな
り、正ベント品として使用するか逆ベント品として使用
するかによって製品のスペックが変化してしまうことを
防止することが可能である。
アップ／ホールドタイムが、パッケージのモード（正ベ
ントまたは逆ベントのモード）によって変化しなくな
る。この場合、第１のレジスタを一旦介していなけれ
ば、パッドからチップ内部へ引かれる配線の長さによっ
て、セットアップ／ホールドタイムは変化することにな
り、正ベント品として使用するか逆ベント品として使用
するかによって製品のスペックが変化してしまうことを
防止することが可能である。
【００５３】
【発明の効果】請求項１記載の半導体装置は、外部から
与えられる切換制御信号に応じて、基板支持部材の入出
力端子が左右対称に反転される構成となっているので、
外部から与えられる信号のみで正ベント品および逆ベン
ト品を構成することが可能である。
与えられる切換制御信号に応じて、基板支持部材の入出
力端子が左右対称に反転される構成となっているので、
外部から与えられる信号のみで正ベント品および逆ベン
ト品を構成することが可能である。
【００５４】請求項２記載の半導体装置は、内部回路と
入出力パッドに対応して設けられている保持手段との間
に切換回路２１０が接地される構成となっているので、
正ベントまたは逆ベントに対応して、パッドの機能を反
転させた場合でも、動作速度が劣化するということがな
い。
入出力パッドに対応して設けられている保持手段との間
に切換回路２１０が接地される構成となっているので、
正ベントまたは逆ベントに対応して、パッドの機能を反
転させた場合でも、動作速度が劣化するということがな
い。
【図１】 本発明の実施の形態の半導体集積回路装置１
０００の構成を示す概略ブロック図である。
０００の構成を示す概略ブロック図である。
【図２】 半導体集積回路装置１０００をＱＦＰにアセ
ンブリした場合のピン配置を示す図であり、図２（ａ）
は正ベント品の場合の、図２（ｂ）は逆ベント品の場合
のピン配置を示す概念図である。
ンブリした場合のピン配置を示す図であり、図２（ａ）
は正ベント品の場合の、図２（ｂ）は逆ベント品の場合
のピン配置を示す概念図である。
【図３】 図１に示した半導体集積回路装置の切換回路
２１０の構成をより詳細に示す概略ブロック図である。
２１０の構成をより詳細に示す概略ブロック図である。
【図４】 図１に示したレジスタ２０２ａの構成を示す
回路図である。
回路図である。
【図５】 図３に示したマルチプレクサ３００の構成を
示す回路図である。
示す回路図である。
【図６】 半導体集積回路装置１０００をＢＧＡパッケ
ージにアセンブリした場合の正ベント品のピン配置を示
す図である。
ージにアセンブリした場合の正ベント品のピン配置を示
す図である。
【図７】 半導体集積回路装置１０００をＢＧＡパッケ
ージにアセンブリした際の逆ベント品のピン配置を示す
図である。
ージにアセンブリした際の逆ベント品のピン配置を示す
図である。
【図８】 正ベント品および逆ベント品をボードに実装
した場合の構成を示す概念図である。
した場合の構成を示す概念図である。
【図９】 従来のＱＦＰパッケージのピン配置を示す図
であり、図９（ａ）は正ベント品の、図９（ｂ）は逆ベ
ント品のピン配置をそれぞれ示す。
であり、図９（ａ）は正ベント品の、図９（ｂ）は逆ベ
ント品のピン配置をそれぞれ示す。
【図１０】 ＢＧＡパッケージによるアセンブの構成を
示す断面図である。
示す断面図である。
１００ 正ベント品、１０１ 逆ベント品、２００ａ〜
２００ｆ 入出力パッド、２０２ａ〜２０２ｆ レジス
タ、２１０ 切換回路、２２０ 内部回路、２３０ モ
ード切換入出力パッド、１０００ 半導体集積回路装
置。
２００ｆ 入出力パッド、２０２ａ〜２０２ｆ レジス
タ、２１０ 切換回路、２２０ 内部回路、２３０ モ
ード切換入出力パッド、１０００ 半導体集積回路装
置。
Claims (2)
- 【請求項１】 半導体装置であって、 半導体集積回路装置が搭載された基板と、 前記基板を保持し、かつ、前記半導体集積回路装置にそ
れぞれが導電接続して外部との間で入出力データおよび
制御信号の授受を行なう複数の入出力端子を有する基板
保持部材とを備え、 前記半導体集積回路装置は、 外部から与えられるデータを受けて、前記制御信号に応
じて、所定の演算処理を行って、演算処理結果に対応す
るデータを出力する内部回路と、 前記内部回路に与えるデータの入力、前記制御信号の入
力および前記内部回路から出力されるデータの出力のい
ずれかを行なう第１複数個の第１の入出力パッドと、 前記第１複数個の第１の入出力パッドのそれぞれに対応
して設けられ、かつ、前記内部回路に与えるデータの入
力、前記制御信号の入力および前記内部回路から出力さ
れるデータの出力のいずれかを行なう第１複数個の第２
の入出力パッドと、 外部からの切換制御信号に応じて、前記第１の入出力パ
ッドと前記内部回路との間の接続の対応関係と、対応す
る第２の入出力パッドと前記内部回路との間の接続の対
応関係とを入れ替える切換手段と、 前記切換制御信号を受ける第３の入出力パッドとを含
み、 前記複数の入出力端子は、それぞれ対応する前記第１の
入出力パッド、第２の入出力パッドおよび第３の入出力
パッドのいずれかと導電接続し、 前記複数の入出力端子のうち、前記第１の入出力パッド
に対応する入出力端子と、前記第２の入出力パッドに対
応する入出力端子とは、前記基板保持部材の中心線につ
いて左右対称位置に配置され、前記第３の入出力パッド
に対応する入出力端子は、非対称位置に配置される半導
体装置。 - 【請求項２】 前記半導体集積回路装置は、 前記第１および第２の入出力パッドに応じてそれぞれ配
置され、外部から与えられるクロック信号に同期して、
外部から与えられるデータおよび制御信号を保持する複
数の保持手段をさらに含み、 前記複数の保持手段は、 前記対応する第１および第２の入出力パッドと、前記内
部回路との間に配置される、請求項１記載の半導体装
置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9112431A JPH10303366A (ja) | 1997-04-30 | 1997-04-30 | 半導体装置 |
| TW086112449A TW360998B (en) | 1997-04-30 | 1997-08-30 | Semiconductor device |
| US08/962,732 US6127883A (en) | 1997-04-30 | 1997-11-03 | Semiconductor device capable of mirror-symmetrically inverting input/output pin-signal allocation |
| KR1019970059792A KR19980079460A (ko) | 1997-04-30 | 1997-11-13 | 반도체 장치 |
| DE19756529A DE19756529B4 (de) | 1997-04-30 | 1997-12-18 | Halbleitereinrichtung, die fähig ist, eine Eingangs-/Ausgangsanschlußstiftzuordnung von außen gesehen spiegelsymmetrisch zu invertieren |
| CNB981036406A CN1149676C (zh) | 1997-04-30 | 1998-01-14 | 半导体装置 |
| KR1020010025936A KR100317761B1 (ko) | 1997-04-30 | 2001-05-11 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9112431A JPH10303366A (ja) | 1997-04-30 | 1997-04-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303366A true JPH10303366A (ja) | 1998-11-13 |
Family
ID=14586476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9112431A Pending JPH10303366A (ja) | 1997-04-30 | 1997-04-30 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6127883A (ja) |
| JP (1) | JPH10303366A (ja) |
| KR (2) | KR19980079460A (ja) |
| CN (1) | CN1149676C (ja) |
| DE (1) | DE19756529B4 (ja) |
| TW (1) | TW360998B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417718B1 (en) | 1999-12-22 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device without limitation on insert orientation on board |
| JP2007067377A (ja) * | 2005-08-05 | 2007-03-15 | Seiko Epson Corp | 基板の両面に実装可能な集積回路装置及び電子機器 |
| JP2007258718A (ja) * | 2005-08-05 | 2007-10-04 | Seiko Epson Corp | 基板の両面に実装可能な集積回路装置及び電子機器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904737B2 (ja) * | 1998-08-18 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| DE19922186C1 (de) * | 1999-05-12 | 2000-10-19 | Siemens Ag | IC-Chip |
| DE10047147B4 (de) * | 2000-09-22 | 2005-04-07 | Infineon Technologies Ag | Integrierte Halbleiterschaltung, insbesondere Halbleiterspeicherschaltung und diese verwendendes Halbleiterschaltungsmodul |
| US7123729B2 (en) * | 2001-10-09 | 2006-10-17 | Thomson Licensing | Dual use of an integrated circuit pin and the switching of signals at said pin |
| KR100454123B1 (ko) * | 2001-12-06 | 2004-10-26 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그것을 구비한 모듈 |
| DE10238812B4 (de) * | 2002-08-23 | 2005-05-25 | Infineon Technologies Ag | Halbleiterspeichervorrichtung mit veränderbarer Kontaktbelegung und entsprechende Halbleitervorrichtung |
| DE202012004532U1 (de) | 2012-03-08 | 2013-06-10 | Rohde & Schwarz Gmbh & Co. Kg | Halbleiterschaltung mit elektrischen Anschlüssen mit mehrfacher Signal- oder Potentialbelegung |
| CN108040418A (zh) * | 2017-12-05 | 2018-05-15 | 深圳比特微电子科技有限公司 | 数据处理装置以及虚拟货币挖矿机和计算机服务器 |
| CN111797053A (zh) * | 2018-07-30 | 2020-10-20 | 深圳比特微电子科技有限公司 | 多芯片运算装置、虚拟货币挖矿机及计算机服务器 |
| US20200349984A1 (en) * | 2019-05-01 | 2020-11-05 | Western Digital Technologies, Inc. | Semiconductor package configuration for reduced via and routing layer requirements |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03225949A (ja) * | 1990-01-31 | 1991-10-04 | Fuji Electric Co Ltd | ディスプレイドライバー集積回路 |
| DE4032370A1 (de) * | 1990-10-12 | 1992-04-16 | Philips Patentverwaltung | Schaltungsanordnung mit wenigstens zwei identischen, integrierten schaltungen oder schaltungsmodulen |
| US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
| US5808897A (en) * | 1996-03-05 | 1998-09-15 | Micron Technology, Inc. | Integrated circuit device having interchangeable terminal connection |
-
1997
- 1997-04-30 JP JP9112431A patent/JPH10303366A/ja active Pending
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