JPH03225949A - ディスプレイドライバー集積回路 - Google Patents
ディスプレイドライバー集積回路Info
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- JPH03225949A JPH03225949A JP9020990A JP2099090A JPH03225949A JP H03225949 A JPH03225949 A JP H03225949A JP 9020990 A JP9020990 A JP 9020990A JP 2099090 A JP2099090 A JP 2099090A JP H03225949 A JPH03225949 A JP H03225949A
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- mode switching
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- pad
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- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 abstract description 13
- 230000005540 biological transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エレクトロルミネッセンス（ＥＬ）。
蛍光表示管（ＶＦＤ）及びプラズマ（ＦＤＰ）等の自発
光型パネル・デイスプレィに不可欠なディスプレイドラ
イバー集積回路に関し、特に、パネルの周辺に高密度実
装を可能とするリバース型ピン配置のディスプレイドラ
イバー集積回路に関するものである。
光型パネル・デイスプレィに不可欠なディスプレイドラ
イバー集積回路に関し、特に、パネルの周辺に高密度実
装を可能とするリバース型ピン配置のディスプレイドラ
イバー集積回路に関するものである。
通常、フラット・パネルの電極の構成上、ディスプレイ
ドライバー集積回路（以下、単にドライバＩＣという）
はパネルの両側に配置する必要がある。このようなパネ
ルの電極構成を考慮し、ドライバＩＣの実装面積を最小
限に抑えるために、第８図及び第９図に示すようなリバ
ース型ピン配置のドライバＩＣが用いられている。第８
図は高耐圧出力０ＵＴＩ〜０ＵＴ６４の端子の並び方向
が左回りのドライバＩ’Ｃ（Ｌ）を示す平面模式図であ
る。
ドライバー集積回路（以下、単にドライバＩＣという）
はパネルの両側に配置する必要がある。このようなパネ
ルの電極構成を考慮し、ドライバＩＣの実装面積を最小
限に抑えるために、第８図及び第９図に示すようなリバ
ース型ピン配置のドライバＩＣが用いられている。第８
図は高耐圧出力０ＵＴＩ〜０ＵＴ６４の端子の並び方向
が左回りのドライバＩ’Ｃ（Ｌ）を示す平面模式図であ
る。
チップ１００上の電極パッド１〜８８は、高耐圧出力ｏ
ｕＴｉ〜０ＵＴ６４を取り出す左回り隣接の出力電極パ
ッド１〜６４とその余のチップ周縁部に隣接するコント
ロール系電極パッド６５〜８８とに大別され、パターン
の引き回しをし易くしである。電極パッドは下向き状態
に位置決めしたリードフレーム２００にワイヤボンディ
ングで接続される。第８図中の■印はリード端子の先端
が紙面の表から裏に向いていることを示す。一方、第９
図は高耐圧出力０ＵＴ１〜０ｔｌＴ６４の端子並び方向
が右回りのドライバＩＣ（Ｒ）を示す平面模式図である
。この右回りのドライバＩＣ（Ｒ）には、左回りのドラ
イバＩＣ（Ｌ）に使用されるチップ１００ とリードフ
レーム２００がやはり使用されるが、半導体組立工程に
おいては、第９図（Ａ）に示すように、リードフレーム
２００を裏返してチップ１００の電極パッドにワイヤボ
ンディングで接続する。第９図（Ａ）中の０印はリード
端子の先端が紙面の裏から表に向いていることを示す。
ｕＴｉ〜０ＵＴ６４を取り出す左回り隣接の出力電極パ
ッド１〜６４とその余のチップ周縁部に隣接するコント
ロール系電極パッド６５〜８８とに大別され、パターン
の引き回しをし易くしである。電極パッドは下向き状態
に位置決めしたリードフレーム２００にワイヤボンディ
ングで接続される。第８図中の■印はリード端子の先端
が紙面の表から裏に向いていることを示す。一方、第９
図は高耐圧出力０ＵＴ１〜０ｔｌＴ６４の端子並び方向
が右回りのドライバＩＣ（Ｒ）を示す平面模式図である
。この右回りのドライバＩＣ（Ｒ）には、左回りのドラ
イバＩＣ（Ｌ）に使用されるチップ１００ とリードフ
レーム２００がやはり使用されるが、半導体組立工程に
おいては、第９図（Ａ）に示すように、リードフレーム
２００を裏返してチップ１００の電極パッドにワイヤボ
ンディングで接続する。第９図（Ａ）中の０印はリード
端子の先端が紙面の裏から表に向いていることを示す。
これにより第９図（Ｂ）に示す如く、高耐圧出力０ＵＴ
Ｉ〜０ＵＴ６４の端子並び方向が右回りであるドライバ
ＩＣが得られる。
Ｉ〜０ＵＴ６４の端子並び方向が右回りであるドライバ
ＩＣが得られる。
上記のように、リバース型ピン配置のドライバＩＣにお
いて、パネルの電極構成上から出力端子についてはパタ
ーンの引出しを容易にするため、出力端子の並び方向が
順方向回りのＩＣと逆方向回りのＩＣとが用意されてい
る。しかしながら、上記の組立方法によれば、第８図と
第９図（Ｂ）のコントロール系電極パッド６９〜８２の
配置を比較すると明らかなように、コントロール系パッ
ド６９〜８２については半導体チップの中心線（実質的
に外囲器の中心線！（左右対称軸線））に対して反転し
た位置にあるため、実装段階のパターンの引出し方が左
右の１Ｃ毎で異なり、それぞれコントロール系端子のパ
ターン設計に顧慮せねばならず、高密度実装の障害とな
っていた。また、コントロール系端子配置が異なるので
、ボンディング工程以降から出荷工程までは左右のＩＣ
を全く別個の製品として取扱う必要が出て、そのため工
程管理等が煩雑化していた。
いて、パネルの電極構成上から出力端子についてはパタ
ーンの引出しを容易にするため、出力端子の並び方向が
順方向回りのＩＣと逆方向回りのＩＣとが用意されてい
る。しかしながら、上記の組立方法によれば、第８図と
第９図（Ｂ）のコントロール系電極パッド６９〜８２の
配置を比較すると明らかなように、コントロール系パッ
ド６９〜８２については半導体チップの中心線（実質的
に外囲器の中心線！（左右対称軸線））に対して反転し
た位置にあるため、実装段階のパターンの引出し方が左
右の１Ｃ毎で異なり、それぞれコントロール系端子のパ
ターン設計に顧慮せねばならず、高密度実装の障害とな
っていた。また、コントロール系端子配置が異なるので
、ボンディング工程以降から出荷工程までは左右のＩＣ
を全く別個の製品として取扱う必要が出て、そのため工
程管理等が煩雑化していた。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、高耐圧出力端子が右回りと左回りのＩＣのコ
ントロール系端子を固定的な専用信号の端子とするので
はなく、左右対称の位置関係にある端子同士の２種類の
信号を互いに入れ換え得るような構成とすることにより
、リバース型ピン配置のＩＣでありながら、実装段階に
おけるコントロール端子からのパターン引出しの煩雑さ
を解消し、組立工程後においては一品種の製品管理だけ
で済むディスプレイドライバー集積回路を提供すること
にある。
の課題は、高耐圧出力端子が右回りと左回りのＩＣのコ
ントロール系端子を固定的な専用信号の端子とするので
はなく、左右対称の位置関係にある端子同士の２種類の
信号を互いに入れ換え得るような構成とすることにより
、リバース型ピン配置のＩＣでありながら、実装段階に
おけるコントロール端子からのパターン引出しの煩雑さ
を解消し、組立工程後においては一品種の製品管理だけ
で済むディスプレイドライバー集積回路を提供すること
にある。
上記課題を解決するために、多数の高耐圧出力端子の並
び方向が右回りと左回りのいずれかのピン配置を備えた
リバース型ピン配置のディスプレイドライバー集積回路
において、本発明の講じた手段は、モード切り換え信号
の印加によりコントロール系端子のうち実質的に外囲器
の中心軸線に対して左右対称位置に当たる対のコントロ
ール系信号同士を相互に交換すべき信号交換回路を半導
体チップ内に作り込み、そのモード切り換え信号を上記
信号交換回路へ送り込むべき単一のモード切り換え端子
を設け、しかもこのモード切り換え端子の位置が上記中
心軸線上である端子配置を採用したものである。
び方向が右回りと左回りのいずれかのピン配置を備えた
リバース型ピン配置のディスプレイドライバー集積回路
において、本発明の講じた手段は、モード切り換え信号
の印加によりコントロール系端子のうち実質的に外囲器
の中心軸線に対して左右対称位置に当たる対のコントロ
ール系信号同士を相互に交換すべき信号交換回路を半導
体チップ内に作り込み、そのモード切り換え信号を上記
信号交換回路へ送り込むべき単一のモード切り換え端子
を設け、しかもこのモード切り換え端子の位置が上記中
心軸線上である端子配置を採用したものである。
単一のモード切り換え端子に限らず、一対のモード切り
換え端子を設けても良いが、かかる場合は、この一対の
モード切り換え端子を上記中心軸線に対して左右対称位
置に配置する。
換え端子を設けても良いが、かかる場合は、この一対の
モード切り換え端子を上記中心軸線に対して左右対称位
置に配置する。
かかる手段によれば、従来と同様に、リードフレームを
裏返して半導体チップのバンドに接続することにより高
耐圧出力端子が右回りと左回りのリバース型ピン配置の
ドライバＩＣが得られ、左右のＩＣではコントロール系
端子の配置が中心線に対して反転した位置にあるものの
、モード切り換え信号の印加如何によって左右対称位置
にある一対のコントロール系端子が互いに入れ換えた信
号の端子として機能し、左右のＩＣにおけるいずれのコ
ントロール系端子の配置も実質的に同一配置となる。こ
のため、実装段階におけるコントロール端子からのパタ
ーン引出が同一となり、高密度実装が従来に比して向上
し、また組立工程後においては一品種の製品管理だけで
済ませることができる。モード切り換え信号の印加が必
須であるため、従来のＩＣに比してモード切り換え端子
を追加する必要があるが、単一のモード端子を中心線上
の位置に配置しであるので、これは左右のＩＣのいずれ
においても不動位置にあるから、モード切り換え端子の
パターン位置は同じで、またこのようなモード切り換え
端子の配置によって始めて一品種の製品管理だけで済ま
せることができる。
裏返して半導体チップのバンドに接続することにより高
耐圧出力端子が右回りと左回りのリバース型ピン配置の
ドライバＩＣが得られ、左右のＩＣではコントロール系
端子の配置が中心線に対して反転した位置にあるものの
、モード切り換え信号の印加如何によって左右対称位置
にある一対のコントロール系端子が互いに入れ換えた信
号の端子として機能し、左右のＩＣにおけるいずれのコ
ントロール系端子の配置も実質的に同一配置となる。こ
のため、実装段階におけるコントロール端子からのパタ
ーン引出が同一となり、高密度実装が従来に比して向上
し、また組立工程後においては一品種の製品管理だけで
済ませることができる。モード切り換え信号の印加が必
須であるため、従来のＩＣに比してモード切り換え端子
を追加する必要があるが、単一のモード端子を中心線上
の位置に配置しであるので、これは左右のＩＣのいずれ
においても不動位置にあるから、モード切り換え端子の
パターン位置は同じで、またこのようなモード切り換え
端子の配置によって始めて一品種の製品管理だけで済ま
せることができる。
更に、一対のモード切り換え端子を上記中心軸線に対し
て左右対称位置に配置してもパターン自体の同等化を図
ることができる。
て左右対称位置に配置してもパターン自体の同等化を図
ることができる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図（Ａ）は本発明の第１実施例において高圧出力の
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第１図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第１図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。
このリバース型ピン配置の左回りのドライバＩＣを基準
にすると、ドライバＩＣにおける高耐圧出力端子と接続
した出力電極パッド１〜６４は互いに一連隣接し、半導
体チップ３００の中心線ｌに対し左右対称位置に形成さ
れている。また高耐圧出力を派生する高圧電源電圧パッ
ド１０１〜１０４は４個設けられており、パッド１０１
とパッド１０３、パッド１０２とパッド１０４はそれ
ぞれ中心線ｌに対して左右対称の位置にある。また高耐
圧出力を派生する高圧電源のグランドパッド１０５〜１
０８も４個設けられており、パッド１０５ とパッド１
０７、パッド１０６とパッド１０８はそれぞれ中心線２
に対して左右対称の位置にある。一方、ロジック回路を
付勢するロジック電源電圧パッド１０９ 、１１０は２
個設けられ、これらは中心線！に対して左右対称の位置
に形成されている。またロジック電源のグランドパッド
１１１ 、１１２も２個設けられ、これらも中心線ｌに
対して左右対称の位置に形成されている。コントロール
系信号を取り扱う電極パッド３０１〜３１５は、パラレ
ル入力パッド３０１〜３０５ 、３１１〜３１５．クロ
ック入力パッド３０６．ラッチ入力パッド３０９及びシ
リアル入力パッド３０５と、シリアル出力パッド３１９
と、単一のモード切り換え信号パッド３０８とに大別さ
れる。モード切り換え信号パッド３０８は中心線β上に
配置されている。そしてパラレル入力パッド（３０１、
３１５）、 （３０２。
にすると、ドライバＩＣにおける高耐圧出力端子と接続
した出力電極パッド１〜６４は互いに一連隣接し、半導
体チップ３００の中心線ｌに対し左右対称位置に形成さ
れている。また高耐圧出力を派生する高圧電源電圧パッ
ド１０１〜１０４は４個設けられており、パッド１０１
とパッド１０３、パッド１０２とパッド１０４はそれ
ぞれ中心線ｌに対して左右対称の位置にある。また高耐
圧出力を派生する高圧電源のグランドパッド１０５〜１
０８も４個設けられており、パッド１０５ とパッド１
０７、パッド１０６とパッド１０８はそれぞれ中心線２
に対して左右対称の位置にある。一方、ロジック回路を
付勢するロジック電源電圧パッド１０９ 、１１０は２
個設けられ、これらは中心線！に対して左右対称の位置
に形成されている。またロジック電源のグランドパッド
１１１ 、１１２も２個設けられ、これらも中心線ｌに
対して左右対称の位置に形成されている。コントロール
系信号を取り扱う電極パッド３０１〜３１５は、パラレ
ル入力パッド３０１〜３０５ 、３１１〜３１５．クロ
ック入力パッド３０６．ラッチ入力パッド３０９及びシ
リアル入力パッド３０５と、シリアル出力パッド３１９
と、単一のモード切り換え信号パッド３０８とに大別さ
れる。モード切り換え信号パッド３０８は中心線β上に
配置されている。そしてパラレル入力パッド（３０１、
３１５）、 （３０２。
３１４ ）、 （３０３、３１３）、 （３０４、
３１２）、 （３０５３１１）の対はそれぞれ中心線
ｌに対して左右対称の位置にあり、またクロック入力パ
ッド３０６とラッチ入力パッド３０９も中心線！に対し
て左右対称の位置にある。更に、シリアル入力パッド３
０５とシリアル出力パッド３１０も中心線ｌに対して左
右対称の位置にある。
３１２）、 （３０５３１１）の対はそれぞれ中心線
ｌに対して左右対称の位置にあり、またクロック入力パ
ッド３０６とラッチ入力パッド３０９も中心線！に対し
て左右対称の位置にある。更に、シリアル入力パッド３
０５とシリアル出力パッド３１０も中心線ｌに対して左
右対称の位置にある。
このようなパッド配置の半導体チップ３００を用いると
、第１図（Ａ）に示す高耐圧端子が左回りのドライバＩ
Ｃ（Ｌ）と、第１図（Ｂ）に示す高耐圧端子が右回りの
ドライバＩＣ（Ｒ）とが得られるが、半導体チップ３０
０内には以下に説明する信号交換回路が作り込まれてい
る。
、第１図（Ａ）に示す高耐圧端子が左回りのドライバＩ
Ｃ（Ｌ）と、第１図（Ｂ）に示す高耐圧端子が右回りの
ドライバＩＣ（Ｒ）とが得られるが、半導体チップ３０
０内には以下に説明する信号交換回路が作り込まれてい
る。
即ち、パラレル入力パッド３０１と３１５ 、３０２と
３１４ 、３０３ と３１３ 、３０４ と３１２ 、
３０５ と３１１．シリアル入力パッド３０５とシリア
ル出力パッド３１０クロツク入力パツド３０６とラッチ
入力パッド３０９の間には信号交換回路が介在している
。本実施例ではパラレル入力パッド３０１ と３１５
、３０２と３１４３０３と３１３ ３０４と３１２ 、
３０５と３１１．クロック入力パッド３０６とラッチ入
力パッド３０９の間に入力−人力交換回路３６０が介在
し、シリアル入カバ０ ラド３０５とシリアル出力バッド３１０の間に入力出力
交換回路３５０が介在している。
３１４ 、３０３ と３１３ 、３０４ と３１２ 、
３０５ と３１１．シリアル入力パッド３０５とシリア
ル出力パッド３１０クロツク入力パツド３０６とラッチ
入力パッド３０９の間には信号交換回路が介在している
。本実施例ではパラレル入力パッド３０１ と３１５
、３０２と３１４３０３と３１３ ３０４と３１２ 、
３０５と３１１．クロック入力パッド３０６とラッチ入
力パッド３０９の間に入力−人力交換回路３６０が介在
し、シリアル入カバ０ ラド３０５とシリアル出力バッド３１０の間に入力出力
交換回路３５０が介在している。
第２図は入力−出力交換回路の構成例を示す回路図であ
る。この人力−出力交換回路３５０は左回りＩＣにおけ
るシリアル入力パッド３０６とシリアル出力パッド３１
０の間の信号を交換するもので、左回りＩＣでのシリア
ル入力パッド３０６が伝送ゲートＴＧ、を介してシリア
ル出力のＣＭＯＳインバータＦ。ＬＩＴに接続する共に
伝送ゲー１−ＴＧ、を介してシリアル入力のＣＭＯＳイ
ンバータＦＩＮに接続し、左回りＩＣでのシリアル出力
バッド３１０が伝送ゲートＴＧ２を介してシリアル出力
のＣＭＯＳインバータＦ。０丁に接続する共に伝送ゲー
トＴＧ４を介してシリアル入力のＣＭＯＳインバータＦ
１Ｎに接続している。左回りＩＣの場合は、モード切り
換え信号パッド３０８にＬレベルのモード切り換え信号
を印加すると、伝送ゲー）ＴＧ２． ＴＧ３が閉成し、
伝送ゲートＴＧ＋ 、 ＴＧ４が開成するので、パッド
３０６に加わるシリアル入力信号ＳＩＮがＣＭＯＳイン
バータＦＩＮのゲートにそのままシリアル入力信号ＳＩ
Ｎとして供給されると共に、ＣＭＯＳインバータＦ。Ｉ
ＩＴの出力たるシリアル出力信号５ＯＵＴがパッド３１
０にシリアル出力信号５ＯＵＴとして現れる。
る。この人力−出力交換回路３５０は左回りＩＣにおけ
るシリアル入力パッド３０６とシリアル出力パッド３１
０の間の信号を交換するもので、左回りＩＣでのシリア
ル入力パッド３０６が伝送ゲートＴＧ、を介してシリア
ル出力のＣＭＯＳインバータＦ。ＬＩＴに接続する共に
伝送ゲー１−ＴＧ、を介してシリアル入力のＣＭＯＳイ
ンバータＦＩＮに接続し、左回りＩＣでのシリアル出力
バッド３１０が伝送ゲートＴＧ２を介してシリアル出力
のＣＭＯＳインバータＦ。０丁に接続する共に伝送ゲー
トＴＧ４を介してシリアル入力のＣＭＯＳインバータＦ
１Ｎに接続している。左回りＩＣの場合は、モード切り
換え信号パッド３０８にＬレベルのモード切り換え信号
を印加すると、伝送ゲー）ＴＧ２． ＴＧ３が閉成し、
伝送ゲートＴＧ＋ 、 ＴＧ４が開成するので、パッド
３０６に加わるシリアル入力信号ＳＩＮがＣＭＯＳイン
バータＦＩＮのゲートにそのままシリアル入力信号ＳＩ
Ｎとして供給されると共に、ＣＭＯＳインバータＦ。Ｉ
ＩＴの出力たるシリアル出力信号５ＯＵＴがパッド３１
０にシリアル出力信号５ＯＵＴとして現れる。
なお、ＴＮＶ、はモード信号を反転させるインバータで
ある。
ある。
逆に、右回りＩＣの場合、モード切り換え信号パッド３
０８にＨレベルのモード切り換え信号を印加すると、伝
送ゲー）ＴＧ＋ 、 ＴＧ４が閉成し、伝送ゲー）ＴＧ
２ 、 ＴＧ３が開成するので、今度はパッド３１０に
加わるシリアル入力信号ＳＩＮがＣＭＯＳインバータＦ
ＩＮのゲートにシリアル入力信号ＳＩＮとして供給され
ると共に、ＣＭＯＳインバータＦ。ＩＩＴの出力たるシ
リアル出力信号５ＯＵＴがパッド３０６にシリアル出力
信号５ＯＵＴとして現れる。
０８にＨレベルのモード切り換え信号を印加すると、伝
送ゲー）ＴＧ＋ 、 ＴＧ４が閉成し、伝送ゲー）ＴＧ
２ 、 ＴＧ３が開成するので、今度はパッド３１０に
加わるシリアル入力信号ＳＩＮがＣＭＯＳインバータＦ
ＩＮのゲートにシリアル入力信号ＳＩＮとして供給され
ると共に、ＣＭＯＳインバータＦ。ＩＩＴの出力たるシ
リアル出力信号５ＯＵＴがパッド３０６にシリアル出力
信号５ＯＵＴとして現れる。
第３図は入力−人力交換回路の構成例を示す回路図であ
る。この入力−人力交換回路３６０は左回りＩＣにおけ
るラッチ入力パッド３０９とクロック入力パッド３０７
の間の信号を交換するもので、ラッチ入力パッド３０９
が伝送ゲー１−ＴＧ５を介してラッチ入力のＣＭＯＳイ
ンバータＦＬに接続すると■ 共に伝送ゲートＴＧ７を介してクロック入力のＣＭＯＳ
インバータＦ、に接続し、クロック入力パッド３０７が
伝送ゲートＴＧ、を介してラッチ入力のＣＭＯＳインバ
ータＦＬに接続する共に伝送ゲートＴＧ８を介してクロ
ック入力のＣＭＯＳインバータＦｃに接続している。
る。この入力−人力交換回路３６０は左回りＩＣにおけ
るラッチ入力パッド３０９とクロック入力パッド３０７
の間の信号を交換するもので、ラッチ入力パッド３０９
が伝送ゲー１−ＴＧ５を介してラッチ入力のＣＭＯＳイ
ンバータＦＬに接続すると■ 共に伝送ゲートＴＧ７を介してクロック入力のＣＭＯＳ
インバータＦ、に接続し、クロック入力パッド３０７が
伝送ゲートＴＧ、を介してラッチ入力のＣＭＯＳインバ
ータＦＬに接続する共に伝送ゲートＴＧ８を介してクロ
ック入力のＣＭＯＳインバータＦｃに接続している。
左回りＩＣの場合は、モード切り換え信号パッド３０８
にＬレベルのモード信号を印加すると、伝送ゲートＴＧ
ｓ 、 ＴＧｓが閉成し、伝送ゲートＴＧ６゜ＴＧ？が
開成するので、パッド３０９に加わるラッチ信号ＬＡＴ
ＣＦＩがＣＭＯＳインバータＦＬのゲートにラッチ入力
信号ＬＡＴＣＨとして供給されると共に、パッド３０７
に印加されるクロック信号ＣＬＫがＣＭＯＳインバータ
Ｆｃのゲートにクロック入力信号ＣＬＫとして供給され
る。なお、ＩＮＶＺはモード信号を反転させるインパー
クである。
にＬレベルのモード信号を印加すると、伝送ゲートＴＧ
ｓ 、 ＴＧｓが閉成し、伝送ゲートＴＧ６゜ＴＧ？が
開成するので、パッド３０９に加わるラッチ信号ＬＡＴ
ＣＦＩがＣＭＯＳインバータＦＬのゲートにラッチ入力
信号ＬＡＴＣＨとして供給されると共に、パッド３０７
に印加されるクロック信号ＣＬＫがＣＭＯＳインバータ
Ｆｃのゲートにクロック入力信号ＣＬＫとして供給され
る。なお、ＩＮＶＺはモード信号を反転させるインパー
クである。
逆に、右回りＩＣの場合、モード切り換え信号パッド３
０８にＨレベルのモード切り換え信号を印加すると、伝
送ゲー）ＴＧ、 、 ＴＧ、が閉成し、伝送ゲートＴＧ
ｓ、 ＴＧ８が開成するので、パッド３０９に３ 加わるクロック入力信号ＣＬＫがＣＭＯＳインバータＦ
。のゲートにクロック入力信号ＣＬＫとして供給される
と共に、パッド３０７に印加されるクロック信号ＬＡＴ
ＣＩ（がＣＭＯＳインバータＦＬのゲートにラッチ入力
信号ＬＡＴＣＨとして供給される。
０８にＨレベルのモード切り換え信号を印加すると、伝
送ゲー）ＴＧ、 、 ＴＧ、が閉成し、伝送ゲートＴＧ
ｓ、 ＴＧ８が開成するので、パッド３０９に３ 加わるクロック入力信号ＣＬＫがＣＭＯＳインバータＦ
。のゲートにクロック入力信号ＣＬＫとして供給される
と共に、パッド３０７に印加されるクロック信号ＬＡＴ
ＣＩ（がＣＭＯＳインバータＦＬのゲートにラッチ入力
信号ＬＡＴＣＨとして供給される。
したがって、半導体チップ３００を用いてリードフレー
ムを上向き又は下向き状態でワイヤボンディングを行う
と、第１ （Ａ）図示の左回りＩＣと第１（Ｂ）図示の
右回りＩＣが組立てられるが、コントロール系の端子（
モード切り換え信号パッド３０８を除くパッド３０１〜
３１５）における中心線ｌに対する左右対称位置の対は
モード切り換え信号の論理レベルの如何によって入力と
出力又は入力と入力の入れ換えが可能となる。このため
、左右いずれのＩＣにおいてもコントロール系の配線引
出しパターンが同一となり、従来に比して高密度実装が
実現される。またパークケージ工程以降のテスティング
工程等においてはモード信号の切り換えのみで同一の治
具や検査装置により品質管理等を行うことが可能となり
、リバース型のＩＣで４ ありながら、１品種として取り扱うことができ、製品管
理が簡略化される。
ムを上向き又は下向き状態でワイヤボンディングを行う
と、第１ （Ａ）図示の左回りＩＣと第１（Ｂ）図示の
右回りＩＣが組立てられるが、コントロール系の端子（
モード切り換え信号パッド３０８を除くパッド３０１〜
３１５）における中心線ｌに対する左右対称位置の対は
モード切り換え信号の論理レベルの如何によって入力と
出力又は入力と入力の入れ換えが可能となる。このため
、左右いずれのＩＣにおいてもコントロール系の配線引
出しパターンが同一となり、従来に比して高密度実装が
実現される。またパークケージ工程以降のテスティング
工程等においてはモード信号の切り換えのみで同一の治
具や検査装置により品質管理等を行うことが可能となり
、リバース型のＩＣで４ ありながら、１品種として取り扱うことができ、製品管
理が簡略化される。
なお、上記実施例におけるコントロール系の信号の出力
信号は１種類のシリアル出力５ＯＵＴのみであるが、仮
に２種類の出力信号の間の交換（出力出力の交換）を行
うときには、例えば第４図に示す出力−出力交換回路３
７０が半導体チップ内に作り込まれる。
信号は１種類のシリアル出力５ＯＵＴのみであるが、仮
に２種類の出力信号の間の交換（出力出力の交換）を行
うときには、例えば第４図に示す出力−出力交換回路３
７０が半導体チップ内に作り込まれる。
上記の信号交換回路３５０ 、３６０ 、３７０は伝送
ゲートとインバータとで構成されているが、これに限ら
ず、第５図及び第６図に示すように３ステートインパー
クとインバータで構成することもできる。第５図は第２
図と均等の入力−出力交換回路の別の構成例を示す回路
図である。この人力−出力交換回路３８０は、ＣＭＯＳ
インバータの一端をＰチャネルＭＯ３ＦＥＴを介して電
源電圧に接続すると共にＣＭＯＳインバータの他端をＮ
チャネルＭＯ３ＦＥＴを介してグランド電圧に接続した
３ステートインバータＡ１〜Ａ４とモード切り換え信号
を入力とするインバータＩＮＶ、とから構成さ５ れている。
ゲートとインバータとで構成されているが、これに限ら
ず、第５図及び第６図に示すように３ステートインパー
クとインバータで構成することもできる。第５図は第２
図と均等の入力−出力交換回路の別の構成例を示す回路
図である。この人力−出力交換回路３８０は、ＣＭＯＳ
インバータの一端をＰチャネルＭＯ３ＦＥＴを介して電
源電圧に接続すると共にＣＭＯＳインバータの他端をＮ
チャネルＭＯ３ＦＥＴを介してグランド電圧に接続した
３ステートインバータＡ１〜Ａ４とモード切り換え信号
を入力とするインバータＩＮＶ、とから構成さ５ れている。
左回りＩＣの場合、シリアル入力のパッド３０６にシリ
アル人力ＳＩＮが印加されると、モード切す換え信号が
Ｈレベルのときには、３ステートインバータＡ、の両Ｍ
ＯＳ Ｆ ＥＴが閉成し、この３ステートインバータＡ
、のＣＭＯＳインバータで反転されたシリアル反転入力
ＳＩＮがライン３８０ｂに供給される。また３ステート
インバータＡ４の両ＭＯ３ＦＥＴも閉成するので、ライ
ン３８０ａからのシリアル反転出力５ＯＵＴが３ステー
トインバータＡ４のＣＭＯＳインバータで反転し、その
シリアル出力５ＯＵＴがシリアル出力のパッド３１０に
現れる。
アル人力ＳＩＮが印加されると、モード切す換え信号が
Ｈレベルのときには、３ステートインバータＡ、の両Ｍ
ＯＳ Ｆ ＥＴが閉成し、この３ステートインバータＡ
、のＣＭＯＳインバータで反転されたシリアル反転入力
ＳＩＮがライン３８０ｂに供給される。また３ステート
インバータＡ４の両ＭＯ３ＦＥＴも閉成するので、ライ
ン３８０ａからのシリアル反転出力５ＯＵＴが３ステー
トインバータＡ４のＣＭＯＳインバータで反転し、その
シリアル出力５ＯＵＴがシリアル出力のパッド３１０に
現れる。
逆に、右回りＩＣの場合、シリアル出力のパッド３１０
にシリアル人力ＳＩＮが印加されると、モード切り換え
信号がＬレベルのときには、３ステートインバータＡ３
の両ＭＯＳ Ｆ ＥＴが閉成し、この３ステートインバ
ータＡ３のＣＭＯＳインバータで反転されたシリアル反
転入力ＳＩＮがライン３８０ｂに供給される。また３ス
テートインバータＡ２の両ＭＯＳ Ｆ ＥＴも閉成する
ので、ライン３８０ａか６ らのシリアル反転出力５ＯＵＴが３ステートインバータ
Ａ２のＣＭＯＳインバータで反転し、シリアル出力５Ｏ
１ｌＴがシリアル入力のパッド３０６に現れる。
にシリアル人力ＳＩＮが印加されると、モード切り換え
信号がＬレベルのときには、３ステートインバータＡ３
の両ＭＯＳ Ｆ ＥＴが閉成し、この３ステートインバ
ータＡ３のＣＭＯＳインバータで反転されたシリアル反
転入力ＳＩＮがライン３８０ｂに供給される。また３ス
テートインバータＡ２の両ＭＯＳ Ｆ ＥＴも閉成する
ので、ライン３８０ａか６ らのシリアル反転出力５ＯＵＴが３ステートインバータ
Ａ２のＣＭＯＳインバータで反転し、シリアル出力５Ｏ
１ｌＴがシリアル入力のパッド３０６に現れる。
第６図は第３図と均等の入力−人力交換回路の別の構成
例を示す回路図である。この人力−人力交換回路３９０
は上記人力−出力交換回路３８０と同様に、ＣＭＯＳイ
ンバータをＰチャネルＭＯ３ＦＥＴを介して電源電圧に
接続すると共にＮチャネルＭＯＳ Ｆ ＥＴを介してグ
ランド電圧に接続した３ステートインバータＢ、〜Ｂ４
とモード信号を入力とするインバータＩＮＶ４とから構
成されている。
例を示す回路図である。この人力−人力交換回路３９０
は上記人力−出力交換回路３８０と同様に、ＣＭＯＳイ
ンバータをＰチャネルＭＯ３ＦＥＴを介して電源電圧に
接続すると共にＮチャネルＭＯＳ Ｆ ＥＴを介してグ
ランド電圧に接続した３ステートインバータＢ、〜Ｂ４
とモード信号を入力とするインバータＩＮＶ４とから構
成されている。
左回りＩＣの場合、クロック入力のパッド３０７にクロ
ック人力ＣＬＫが印加されると、モード信号がＬレベル
のときは、３ステートインバータＢ。
ック人力ＣＬＫが印加されると、モード信号がＬレベル
のときは、３ステートインバータＢ。
の両ＭＯ３ＦＥＴが閉成し、この３ステートインバータ
Ｂ２のＣＭＯＳインバータで反転されたクロック反転入
力ＣＬＫがライン３９０ａに供給される。
Ｂ２のＣＭＯＳインバータで反転されたクロック反転入
力ＣＬＫがライン３９０ａに供給される。
また３ステートインバータＢ３の両ＭＯ３ＦＥＴも閉成
するので、ラッチ入力のパッド３０９に印加されたラッ
チ人力ＬＡＴＣＨは３ステートインノ飄−タ７ Ｂ、のＣＭＯＳインバータで反転され、ラッチ反転入力
ＬＡＴＣＨがライン３９０ｂに供給される。逆に、右回
りＩＣの場合、モード信号をＨレベルすると、３ステー
トインバータＢ１の両ＭＯ３ＦＥＴが閉成し、パッド３
０７に印加されたラッチ入力ＬＡＴＣＩＩは３ステート
インバータＢ１のＣＭＯＳインバータで反転され、その
ラッチ反転入力ＬＡＴＣＩＩがライン３９０ｂに供給さ
れる。また３ステートインバータＢ４の両ＭＯ３ＦＥＴ
も閉成するので、パッド３０９に印加されたクロック人
力ＣＬＫは３ステートインバータＢ４のＣＭＯＳインバ
ータで反転し、クロック反転入力ＣＬＫがライン３９０
ａに供給される。
するので、ラッチ入力のパッド３０９に印加されたラッ
チ人力ＬＡＴＣＨは３ステートインノ飄−タ７ Ｂ、のＣＭＯＳインバータで反転され、ラッチ反転入力
ＬＡＴＣＨがライン３９０ｂに供給される。逆に、右回
りＩＣの場合、モード信号をＨレベルすると、３ステー
トインバータＢ１の両ＭＯ３ＦＥＴが閉成し、パッド３
０７に印加されたラッチ入力ＬＡＴＣＩＩは３ステート
インバータＢ１のＣＭＯＳインバータで反転され、その
ラッチ反転入力ＬＡＴＣＩＩがライン３９０ｂに供給さ
れる。また３ステートインバータＢ４の両ＭＯ３ＦＥＴ
も閉成するので、パッド３０９に印加されたクロック人
力ＣＬＫは３ステートインバータＢ４のＣＭＯＳインバ
ータで反転し、クロック反転入力ＣＬＫがライン３９０
ａに供給される。
第７図（Ａ）は本発明の第２実施例において高圧出力の
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第７図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第７図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。
この実施例においてはコントロール系信号を取り扱うパ
ッドの対称性配置と信号交換回路の構成は第１実施例と
同様であるが、モード切り換え信８ 号パッドの個数と配置が異なる。即ち、半導体チップ４
００上には２個のモード切り換え信号パッド４０１ 、
４０２が形成されていおり、これらは互いに中心線！に
対して左右対称の位置にある。したがって、左回りのド
ライバＩＣ（Ｌ）と右回りのドライバＩＣ（Ｒ）におけ
るモード切り換え信号パッド自体の位置は同一である。
ッドの対称性配置と信号交換回路の構成は第１実施例と
同様であるが、モード切り換え信８ 号パッドの個数と配置が異なる。即ち、半導体チップ４
００上には２個のモード切り換え信号パッド４０１ 、
４０２が形成されていおり、これらは互いに中心線！に
対して左右対称の位置にある。したがって、左回りのド
ライバＩＣ（Ｌ）と右回りのドライバＩＣ（Ｒ）におけ
るモード切り換え信号パッド自体の位置は同一である。
以上説明したように、本発明は、モード切り換え信号の
印加によりコントロール系端子のうち実質的に外囲器の
中心軸線に対して左右対称位置に当たる対のコントロー
ル系信号同士を相互に交換すべき信号交換回路を半導体
チップ内に作り込み、そのモード切り換え信号を上記信
号交換回路へ送り込むべき単一のモード切り換え端子を
設け、しかもこのモード切り換え端子の位置が該中心軸
線上である端子配置を採用した点に特徴があるから、次
の効果を奏する。
印加によりコントロール系端子のうち実質的に外囲器の
中心軸線に対して左右対称位置に当たる対のコントロー
ル系信号同士を相互に交換すべき信号交換回路を半導体
チップ内に作り込み、そのモード切り換え信号を上記信
号交換回路へ送り込むべき単一のモード切り換え端子を
設け、しかもこのモード切り換え端子の位置が該中心軸
線上である端子配置を採用した点に特徴があるから、次
の効果を奏する。
■ 右回りのＩＣと左回りのＩＣでもモード切り換え信
号を切り換えることにより実質的にコント９ ０−ル系端子の位置を同一にできるので、リバース型の
ＩＣでありながらコントロール系のパターンも同一にな
り、従来に比して高密度実装が可能となる。
号を切り換えることにより実質的にコント９ ０−ル系端子の位置を同一にできるので、リバース型の
ＩＣでありながらコントロール系のパターンも同一にな
り、従来に比して高密度実装が可能となる。
■ 半導体チップとリードフレームの組付はボンティン
グ工程以降においては右回りのＩＣも左回りのＩＣも共
に１品種の製品として管理することが可能となり、製造
上の製品管理が容易となる。
グ工程以降においては右回りのＩＣも左回りのＩＣも共
に１品種の製品として管理することが可能となり、製造
上の製品管理が容易となる。
■ また、一対のモード切り換え端子が左右対称位置に
配置されている場合にあっても、上記効果が発揮される
。
配置されている場合にあっても、上記効果が発揮される
。
第１図（Ａ）は本発明の第１実施例において高圧出力の
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第１図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバｒｃ （Ｒ）を示す平
面模式図である。 第２図は同実施例における入力−出力交換回路の構成例
を示す回路図である。 第３図は同実施例における入力−人力交換回路０ の構成例を示す回路図である。 第４図は２種類の出力を交換する出力−出力交換回路の
参考例を示す回路図である。 第５図は第２図と均等の入力−人力交換回路の別の構成
例を示す回路図である。 第６図は第３図と均等の入力−出力交換回路の別の構成
例を示す回路図である。 第７図（Ａ）は本発明の第２実施例において高圧出力の
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第７図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。 第８図は高耐圧出力端子の並び方向が左回りの従来のド
ライバＩＣ（Ｌ）を示す平面模式図である。 第９図（Ａ）は高耐圧出力の端子並び方向が右回りの従
来のドライバＩＣ（Ｒ）を示す底面模式図で、第９図（
Ｂ）は高耐圧出力の端子並び方向が右回りの従来のドラ
イバＩＣ（Ｒ）を示す平面模式図である。 １ 〔主要符号の説明〕 １〜６４・・・出力電極パッド １０１〜１０４・・・高圧電源電圧パッド１０５〜１０
８・・・高圧電源のグランドパッドト・・中心線 １０９ 、１１０・・・ロジック電源電圧パッド１１１
、１１２・・・ロジック電源のグランドパッド３００
、４００・・・半導体チップ ３０１〜３０５ 、３１１〜３１５・・・パラレル入力
パッド３０５・・・シリアル入力パッド ３０８・・・モード切り換え信号パッド３０９・・・ラ
ッチ入力パッド ３５０ 、３８０・・・入力−出力交換回路３６０ 、
３９０・・・入力−人力交換回路３７０・・・出力−出
力交換回路。
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第１図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバｒｃ （Ｒ）を示す平
面模式図である。 第２図は同実施例における入力−出力交換回路の構成例
を示す回路図である。 第３図は同実施例における入力−人力交換回路０ の構成例を示す回路図である。 第４図は２種類の出力を交換する出力−出力交換回路の
参考例を示す回路図である。 第５図は第２図と均等の入力−人力交換回路の別の構成
例を示す回路図である。 第６図は第３図と均等の入力−出力交換回路の別の構成
例を示す回路図である。 第７図（Ａ）は本発明の第２実施例において高圧出力の
端子並び方向が左回りのドライバＩＣ（Ｌ）を示す平面
模式図で、第７図（Ｂ）は同実施例において高圧出力の
端子並び方向が右回りのドライバＩＣ（Ｒ）を示す平面
模式図である。 第８図は高耐圧出力端子の並び方向が左回りの従来のド
ライバＩＣ（Ｌ）を示す平面模式図である。 第９図（Ａ）は高耐圧出力の端子並び方向が右回りの従
来のドライバＩＣ（Ｒ）を示す底面模式図で、第９図（
Ｂ）は高耐圧出力の端子並び方向が右回りの従来のドラ
イバＩＣ（Ｒ）を示す平面模式図である。 １ 〔主要符号の説明〕 １〜６４・・・出力電極パッド １０１〜１０４・・・高圧電源電圧パッド１０５〜１０
８・・・高圧電源のグランドパッドト・・中心線 １０９ 、１１０・・・ロジック電源電圧パッド１１１
、１１２・・・ロジック電源のグランドパッド３００
、４００・・・半導体チップ ３０１〜３０５ 、３１１〜３１５・・・パラレル入力
パッド３０５・・・シリアル入力パッド ３０８・・・モード切り換え信号パッド３０９・・・ラ
ッチ入力パッド ３５０ 、３８０・・・入力−出力交換回路３６０ 、
３９０・・・入力−人力交換回路３７０・・・出力−出
力交換回路。
Claims (2)
- （１）多数の高耐圧出力端子の並び方向が右回りと左回
りのいずれかのピン配置を備えたリバース型ピン配置の
ディスプレイドライバー集積回路において、モード切り
換え信号の印加により入出力のコントロール系端子のう
ち実質的に外囲器の中心軸線に対して左右対称位置に当
たる対の異なるコントロール系信号同士を相互に交換す
べき信号交換回路が半導体チップ内に作り込まれており
、該モード切り換え信号を該信号交換回路へ送り込むべ
き単一のモード切り換え端子を備え、このモード切り換
え端子が該中心軸線上に配置されていることを特徴とす
るディスプレイドライバー集積回路。 - （２）多数の高耐圧出力端子の並び方向が右回りと左回
りのいずれかのピン配置を備えたリバース型ピン配置の
ディスプレイドライバー集積回路において、モード切り
換え信号の印加により入出力のコントロール系端子のう
ち実質的に外囲器の中心軸線に対して左右対称位置に当
たる対の異なるコントロール系信号同士を相互に交換す
べき信号交換回路が半導体チップ内に作り込まれており
、該モード切り換え信号を該信号交換回路へ送り込むべ
き一対のモード切り換え端子を備え、この一対のモード
切り換え端子が該中心軸線に対して左右対称位置に配置
されていることを特徴とするディスプレイドライバー集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020990A JPH03225949A (ja) | 1990-01-31 | 1990-01-31 | ディスプレイドライバー集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020990A JPH03225949A (ja) | 1990-01-31 | 1990-01-31 | ディスプレイドライバー集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225949A true JPH03225949A (ja) | 1991-10-04 |
Family
ID=12042572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9020990A Pending JPH03225949A (ja) | 1990-01-31 | 1990-01-31 | ディスプレイドライバー集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225949A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127883A (en) * | 1997-04-30 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of mirror-symmetrically inverting input/output pin-signal allocation |
| KR100574368B1 (ko) * | 2004-09-30 | 2006-04-27 | 엘지전자 주식회사 | 데이터 집적회로 및 이를 이용한 플라즈마 디스플레이패널의 구동장치 |
| US7190361B2 (en) | 2001-07-10 | 2007-03-13 | Hitachi, Ltd. | Image display device |
| JP2008102345A (ja) * | 2006-10-19 | 2008-05-01 | Nec Electronics Corp | 半導体集積回路装置 |
| KR100848091B1 (ko) * | 2002-03-06 | 2008-07-24 | 삼성전자주식회사 | 간소화된 데이터 배선을 갖는 인쇄 회로 기판을 이용하는액정 표시 장치 |
| KR100848112B1 (ko) * | 2002-03-06 | 2008-07-24 | 삼성전자주식회사 | 인쇄 회로 기판 및 이 기판을 이용한 액정 표시 장치 |
-
1990
- 1990-01-31 JP JP9020990A patent/JPH03225949A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127883A (en) * | 1997-04-30 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of mirror-symmetrically inverting input/output pin-signal allocation |
| US7190361B2 (en) | 2001-07-10 | 2007-03-13 | Hitachi, Ltd. | Image display device |
| KR100848091B1 (ko) * | 2002-03-06 | 2008-07-24 | 삼성전자주식회사 | 간소화된 데이터 배선을 갖는 인쇄 회로 기판을 이용하는액정 표시 장치 |
| KR100848112B1 (ko) * | 2002-03-06 | 2008-07-24 | 삼성전자주식회사 | 인쇄 회로 기판 및 이 기판을 이용한 액정 표시 장치 |
| KR100574368B1 (ko) * | 2004-09-30 | 2006-04-27 | 엘지전자 주식회사 | 데이터 집적회로 및 이를 이용한 플라즈마 디스플레이패널의 구동장치 |
| CN100423055C (zh) * | 2004-09-30 | 2008-10-01 | Lg电子株式会社 | 数据集成电路以及使用该电路驱动等离子体显示板的设备 |
| US7893891B2 (en) | 2004-09-30 | 2011-02-22 | Lg Electronics Inc. | Data integrated circuit and apparatus for driving plasma display panel using the same |
| JP2008102345A (ja) * | 2006-10-19 | 2008-05-01 | Nec Electronics Corp | 半導体集積回路装置 |
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