JPS61176136A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS61176136A
JPS61176136A JP1748985A JP1748985A JPS61176136A JP S61176136 A JPS61176136 A JP S61176136A JP 1748985 A JP1748985 A JP 1748985A JP 1748985 A JP1748985 A JP 1748985A JP S61176136 A JPS61176136 A JP S61176136A
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茂雄 久保木
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目代 哲夫
Ikuro Masuda
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Terumine Hayashi
林 照峯
Toshiaki Masuda
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマスタスライス型半導体集積回路装置に係り、
特に診断人出口専用パッドの大幅な低減が可能で、高い
診断検出率を得るに好適なマスタスライス型半導体集積
回路装置に関する。
〔発明の背景〕
マスタスライスLSIとは、L8 It−製造する時に
用いる/O数枚のマスクのうちで配線に相当するマスク
のみを開発品種に応じて作成して所望の電気回路動作を
有するLSIを製造するものである。
従来のマスタスライスLSIの構成を第2図に示す。L
SIチップ11は、その外周にボンデングパッドおよび
人出口回路領域12を持ち、内部にはトランジスタ等の
素子から成る基本セル13tX軸方向に配列した基本セ
ル列14を配線領域15をはさんで繰返し配置した構成
を採っている。
所望の電気回路動作を得るために、隣接した基本セル列
13を1個あるいは数個結線してNANDゲートやフリ
ップ70ツブなどを形成する(以後、このようにして形
成した論理ゲートをブロックと呼ぶ)。そして、複数個
の基本セル13で形成した各種論理ブロック間を論理図
に従って結線することによって一つのLSIを形成する
。論理ブロックの配置、配線はDAシステム■esig
n Au −tomation System )によ
り自動的に行なわれる。
第3図は従来の一例を示す基本セル13の平面図を示し
たものである。基本セル13は、P型MO8)ランジス
タ(以後PMO8と記す)のソースあるいはドレインと
なるPI型領領域20N聾MOSトランジスタ(以後N
MO8と記す)のソースあるいはドレインとなるN9型
領域21、N“型領域を形成するためにNm基板内に形
成されるP−WELL領域(図示せず)、PMO8及び
bMO8のポリS;ゲート電極(うち1本はPM(8と
N]1fO8で共有)22、両トランジスタに電源電圧
を供給するVcc電源線25.GND電源線26から形
成される。この場合、品種毎に変わるマスク(カスタム
マスク)は、該P0形領域20またはN′″形領域21
、ポリSI電極22とAtI配線とを接続するためのコ
ンタクト孔(CT孔と記す)のマスク、All配線マス
ク、ALl配線とAt2配線を接続するための層間絶縁
膜にあけるコンタクト孔(TH孔と記す)の1スクそれ
にAt2配線マスクの4枚少々である。
第3図において、23.24はそれぞれCT孔を介して
Nil基板とP −WE L L領域にVcc電位、G
ND電位を供給するためのP4″型領域、N”を領域で
ある。
第4図(a)に、基本セル列14の上に3人力NAND
ゲートの論理ブロック(第4図(b)に論理シンボルを
示す)を構成した列を示す。下地の基本セルは単純化の
ためのトランジスタ記号を使いシンボライズ化し、第3
図に示し友ものと同一物。
同等物は、同じ記号で示す。第4図(a)において点大
の実線はAt1配線、点線はAt2配線、x印はCT孔
、口印はT)(孔である。At1配線で2人力NAND
のトランジスタ間結線を行ない、入力端子A、B、C(
等電位端子A’ 、B’ 、C’)はAtI配線で、出
力端子D(等電位端子D’ )はAt2配線で形成する
。このように、主にAt1配線を使ってトランジスタの
結線パターンを形成することにより、種々の論理ブロッ
クを形成する。
そして、これらの論理ブロックは基本セル列14内の任
意の位置に配置され、論理ブロック間は、配線チャンネ
ル領域15において主にX方向はAtI配線を、Y方向
はAt2配線を、接続点にはTH孔を使って配線される
。なお、入出力回路領域12には入出力バッファを構成
するための入出力回路セル(I/Oセル)が配列されて
いる。
ところで、論理LSIにおいては高集積化に伴ない、故
障回路が指数関数的に増大するためLSI中の故障を全
て検出できるようなテストパターンを作成する作業が困
難になると同時に、その作業工数(診断工数)が急増す
る。特に、ゲートアレイの場合、品種展開時の全開発工
数に占める診断工数の割合は大きく、開発期間短縮の大
きなネックとなっている。そのため、一般にカスタムL
SIの場合、全体の回路を組合せ回路群と順次回路群に
分割して、個々の組合せ回路群の診断に置換えるいわゆ
る分割診断方式が広く採用されている。
この場合、個々のフリップ70ツブは診断データ(組合
せ回路群の入力テストパターンまたは出力テストハター
ン)を外部ビンからライト(スキャンイン)、リード(
スキャンアウト)できる機能を有する必要がある。一方
、診断データ入出力用などの診断用ビンは、通常ビンと
共用できないため制約が大きく、シたがって、診断のた
めの回路方式は制約の大きいものであった。たとえば、
診断専用ピン数を低減するため内部のフリップフロップ
をシフトレジスタ状に結線して、シフトレジスタ動作で
スキャンイン、スキャンアウトするLSSD方式がある
(%公昭57−3/O7、論理装置のレベル感知形試験
方法、IBM社)。しかし、マスタスライスLSIに適
用する上でテストステンプ数が大きい傾向がある。
なお、そのため論理回路の一部をチップ内のI/Oセル
全部に組込んでおく例(特開昭58−44741)もあ
るが、I/Oセル数が大きい場合所要ゲート面積が増大
する傾向がある。
〔発明の目的〕
本発明の目的は通常ビンを診断用ビンとして兼用可能に
することにより、診断性能の向上が期待できる診断用回
路組込型マスタスライスLSI’に提供することにある
〔発明の概要〕
本発明は分割診断方式金ゲートアレイに適用するにあた
シ、通常パッドを診断パッドとしても兼用可能な回路方
式を実現することにより診断専用パッドの低減をはかっ
たもので、特に、データバスを介して数ビツト同時にリ
ード/ライト(スキャンアウト、スキャンイン)する診
断方式への適用を考えている。
第5図は本発明を適用した前記診断方式を採用するゲー
トアレイLSIのチップ構成を示したもので、前出のも
のと同一、同等物は同一記号で表わす。チップ11にお
いて、周辺領域12内のI/Oセル領域45には、I/
Oセルたとえば44−〇〜44−4が配置され、基本セ
ル列14内には種々の論理ブロックが記章される。説明
の便宜上、ここでは全体の回路が組合せ回路群41−1
と組合せ回路ブロック41−2、FFブロック40−1
.40−2と40−3に分割されたとする642はデコ
ーダおよびランダムゲートから成る診断タイミング発生
回路ブロック、43−1〜43−4はI/Oセル制御用
論理ブロックでいずれも診断用付加回路ブロックである
診断の手順は下記の手順で行なう。まず、診断クロック
、リードライト信号などの診断専用パッドを持つ診断信
号群46とFFアドレス信号ADRが診断タイミング発
生回路ブロック42に入力され、各FFブロックのリー
ドライト信号群47が発生する。個々のFFブロックは
前記信号群47により選択され、点大の実線で示す診断
パス(双方向データバス)を経由して外部パッド(図示
せず)から診断入力データSIO,SII、診断出カデ
ータ800.Solがそれぞれ入力、出力される。診断
パッドと通常パッドが兼用できるためには、通常モード
および診断モードを設け、診断モードにおいてI/Oセ
ル44−0〜44−2は入カパツファとして、I/Oセ
ル44−3.!:44−4は出力バッファとして動作す
る必要がある。
そこで、本発明ではI/Oセル論理機能を通常モード/
診断モード信号で切換えるため、I/Oセル制御用論理
ブロック43−1〜43−4′f:診断バスに挿入する
こととした。前記I/Oセル制御用論理ブロックは内部
論理ブロックにより構成され、ユーザ設計の論理図にお
いて結線されているI/Oセルと内部論理ブロック間に
通常動作モードにおける信号論理を変えずに挿入すれば
よいので、DAプログラムにより診断用回路を自動生成
するに好都合である。また、必要な診断用パッドの数だ
けI/Oセル制御用論理ブロックを生成すればよいので
、前記I/Oセル制御用論理ブロックと等価な全論理機
能をI/Oセル内におさめておく方式と比べても、診断
用付加回路面積を大幅に低減できる。たとえば、後者の
方式でi、I/Oセル制御ブロックが最大6ゲート(2
人力NAND換算)で構成され、パッド数180の場合
、/O80ゲートも診断用回路として費やされる。
なお、前記診断用付加回路ブロックは通常の論環ブロッ
クと同じように自動配置されてもよいし、あるいは自動
配置、配線される前にあらかじめ接続すれるべきI/O
セルの近くなどに固定配置されてもよい。この場合は自
動配線プログラムによる自動配線に好結果が期待で紮る
、すなわち未配線本数を少なくできる効果がある。
ここで、I/Oセル制御用論理ブロックの挿入原理を第
6図に示す。第6図(a)は通常論理の場合で、I/O
セル/O0は配線A、B、・・・Nで内部論理ブロック
(図示せず)に、また配線/O4でボンデングパッド(
以後、単にパッドと呼ぶ)/O2に接続される。ここで
、通常論理とは診断用付加回路なしの論理、または論理
設計者(ゲートアレイの場合顧客、ユーザ)が診断を意
識しないで設計した論理を意味する。この論理において
、バスト/O2を診断用に兼用するため、第6図(b)
に示すようにI/Oセル制御用論理ブロック/O1を該
内部論理ブロックと該I/Oセル/O0との間に挿入す
る。該論理ブロック/O1において、信号線群/O3は
診断用信号線群で、診断モード信号、診断ライトタイミ
ング信号、診断リードタイミング信号などが重畳される
が、これらは該I/Oセル制御用論理ブロック/O1の
種類によって決まる。
以上の構成から明らかなように、該I/Oセル制御用論
理ブロックの追加によって、該信号線A。
B、・・・Nと内部論理ブロックの接続関係(通常論理
回路)は不変であシ、しかも通常動作モード時には、該
信号A、B、・・・Nと該パッド/O2間の信号論理は
第6図(a)の場合と同じに保たれる。本発明は通常用
と診断用を兼用するパッド毎に、すなわちI/Oセル毎
に(パッドとI/Oセルは対応している)前記I/Oセ
ル制御用論理ブロックを挿入するのが特徴である。
なお、該論理セルの挿入によって通常パスの信号プレイ
が増加するが、実施例で述べるようにその影響は小さい
〔発明の実施例〕
以下、本発明の一実施例金第1図により説明する。第1
図は通常モード時でパッド仕様が入力。
出力、3ステート入出力パツフアの場合に、診断モード
時に要求される各種論理機能に対してI/OセルとI/
Oセル制御ブロックの組合せを示したものである。
まず、通常モードで入カパツファの場合を考える。すな
わち、診断なしの場合は第1図(a)に示すようにI/
Oセル61で表わされる。ここで、62はパッド、Kは
入力信号、kは該I/Oセルの出力信号である。第1図
(b)は診断モードでアドレス入力の場合金示し、信号
にラインにインバータブロック63.63’を接続して
アドレス信号aiを内部論理回路に供給する。信号にの
速度は、負荷がファンアウト1個、At配線が若干増加
するだけであl)影響されない。診断データ入力の場合
は第1図(b)で括弧内に示すように、ライトタイミン
グ信号SWで制御される3ステートバツフアブロツク6
4を信号にラインにつなぎ、内部論理回路に診断データ
dJt供給する。該3ステートバツフアブロツク64は
、第7図に示す回路(クロックドゲートインバータ)で
形成される。
すなわち、PMOSトランジスタMl、M2、NMO8
)ランジスタM3.M4tVcc端子72とGND端子
73間に直列接続して成シ、入力信号にはインバータ7
0を介してMlとM4のゲート電極に共通に入力され、
ライトタイミング信号SWはM3のゲート電極およびイ
ンバータ71を介してM2のゲート電極に入力される。
したがって、該ライトタイミング信号SWが“O”レベ
ルの時はM2のゲート電極入力(インバータ71出力)
が@″l”レベル、M3のゲート入力が/O”レベルと
なるのでM2とM3Hオフ、すなわち、出力信号d1は
ハイインピーダンス状態トなる。
次に、該信号SWが“1#レベルのときは前記論理レベ
ルと反対のレベルになるので、M2.M3はともにオン
になシ、’J比出力信号にと同−論理レベル出力となる
。一方、診断モード時データ出力の場合は、第1図(C
)に示される。通常モード時、出力パンツ762′の出
力り、と入力信号にとの競合を防ぐため、入カパツファ
I/Oセル61は3ステート人出力バツファI/Oセル
62に置換えられ、リードタイミング信号SRで制御さ
れる。該I/Oセル62は実際は第8図の回路構成で示
され、3ステート付バツフア62′はVcc端子72と
GND端子73間にソースおよびドレインが直列接続さ
れたPMO8)ランジスタM5とNMO8)ランジスタ
M6、それに3ステ一ト制御用内部論理ブロック62“
から構成される。該論理ブロック62“は、2人力NA
ND80.2人力N0R81、インバータ82から成る
。動作について説明する。まず、通常モード時ではリー
ドタイミング信号SRが0”レベルであり、該2NAN
−D80の入力の一方が/O”レベル、該ZNOR81
の入力の一方が“1”レベルとなるので、信号線83は
“1”レベル、信号線84は@O#レベルとなシ、M5
.M6ともにオフとなる。したがって、信号K / D
 Iラインはハイインピーダンス状態になり、パッド6
2は入力バッドとして機能する。次に、該リードタイミ
ング信号SRが′1#レベル時(診断モード時起る)F
i、、該2NAND80の入力の一方が″1”レベル、
該2NO几81の入力の一方が/O#レベルとなるので
、信号線83および84はともに該診断データd、の反
転論理レベルとなシ、出力信号に/Drはd、と同−論
理レベルになる。なお、3ステート付出カバソフア62
′は、前記第7図のクロックドゲートインバータ型でも
よく、この場合は3ステ一ト制御用内部論理ブロック6
2“が不要な利点があるっ 通常モードにおいて、I/Oセルが出力バッファの場合
を考える。診断パッド不要の場合は第1図(d)に示す
ように、I/Oセルは出力バッファ65を形成する。S
は該出力バッファの入力信号、Sは出力信号である。ま
ず、診断モード時(モード信号M=″′0#)アドレス
人力パッドとして使う場合を第1図(e)に示す。すな
わち、I/Oセル65は3ステート入出力パツフアI/
Oセル62に置換えられる。該3ステート入出力バツフ
ア62は診断モード信号Mで3ステート制御される3ス
テート付出力バツフア62′と入力バッファ61から成
る。診断モードの時(M=−0”)は該3ステート付出
力パツフア62′の出力が・・イインピーダンス状態に
なるので、アドレス信号A+Fi該入カパツファ61に
入力され、アドレス信号a、が内部診断用論理に供給さ
れる。診断データ入力の場合にさらに3ステートバツフ
アブロツク64を追加し、ライトタイミング信号SWに
同期して診断データdjを発生させる<5W=/O”レ
ベルの時はd、信号ラインはハイインピーダンス状態と
なる)。通常モードの時(M=′″1#)は、3ステー
ト付出力バツ7762′は通常のノンインバーテング出
力バツ7アを構成し、出力信号Sを外部パッドから出力
する。この場合、出力側負荷容量は入力バッファ61の
ゲート容量の分だけ増加するが、外部負荷容量に比べて
充分小さく、出力信号Sの速度への影響は小さい。
診断データ出力として兼用する場合は第1図(f)に示
される。I/Oセル65は通常と同じように出力反転バ
ッファを構成するが、該I/Oセル65と該入力信号S
との間にマルチプレクサ論理ブロック67が挿入される
。診断モード時、リードタイミング信号S几=′a1“
となると該マルチプレクサブロック67は診断データd
je選択し、該I/Oセル65は診断データD、を出力
する。
通常モード時は5R=/O#であり、今度は通常入力信
号Sを選択し、通常動作を行なう。
通常モードにおいて、3ステート入出力バツフアI/O
セル(第1図(g))全診断用と兼用する場合について
説明する。g1図(g)において、Cは3ステ一ト制御
信号、Sは出力バッファ62′の入力信号、kは入力信
号であシ、■/Oセル62は実際は第1図(C)で説明
し九のと同じ論理ブロック62“とI/Oセル62で構
成される。まず、アドレス入力として兼用する場合を第
1図但)に示す。
この場合、I/Oセル62に変わらず、2人力ANDゲ
ートブロック68が追加される。なお、この図に限らず
前出と同一、同等物は同一記号で表わす。診断モード時
(M=@0”)は該2人力ANDゲートブロック68出
力がMO”レベルになり、該3ステート付バツフア62
′はオフになるので、アドレス入力kIn人カバツファ
61、インバータブロック63.63’を介して入力さ
れる。診断データ入力と兼用する場合は、さらに第11
g(h)で括弧内に示す3ステートバツフアブロツク6
4t−追加する。動作は前記と同じであるので省略する
。通常モード(M=”l”)時では2人力ANDゲート
ブロック68田力は3ステ一ト制御信号Cと同−論理レ
ベルとなるので、I/Oセル62は通常の3ステート入
出力パツフアを形成するっ 診断データ出力と兼用する場合に第1図(i)に示され
ている。この場合もI/Oセルは通常の3ステート入出
力パツフアI/Oセル62と同じでよいが、新たに、2
人力ORゲートブロック69.2人力2ワイドAN D
 −ORゲート70が追加される。診断モード時(M=
′″0”)は、該ORゲートブロック69の出力が11
”レベルとなるので、3ステート付出力バツフア62′
はノンインバーテング出力パツファとして動作する。ま
た、該ゲート70は診断データdt’に出力するので外
部パッドには診断データDjが出力される。一方、通常
モード時(M=″′l”)/fi、該ゲート70が通常
入力信号Sを出力し、該O几デートは通常3ステ一ト制
御信号c f 3ステート付バツフア62′に供給する
ので、外部パッドには該信号Cが”1″レベルの時通常
出力信号Sが出力される。すなわち、通常動作を行なう
〔発明の効果〕
本発明によれば、任意位置の通常用途のパッドを診断用
途のパッドに兼用できるので、診断専用パッド数を最小
限に押えることができると同時に、診断用付加回路によ
り故障検出率を大さくできる効果がある。ま7’t、I
/Oセル内にではなく、内部論理ブロックにI/Oセル
制御用回路を組込むので、診断パッド数分の診断用ブロ
ックを用意すればよく、診断用付加回路面積を小さくで
きる利点がある。さらに、該当I/Oセルと接続されて
いる通常内部論理ブロック間に、前記I/Oセル制御ブ
ロックを挿入するので、DAによる診断回路の生成が容
易な効果がある。
【図面の簡単な説明】
第1図は本発明の構成の一実施列を示す回路図、第2図
は従来のマスタスライスLSIの構成を示すチップ平面
図、第3図は従来の基本セルの1例を示す平面図、第4
図(a)は従来の論理ブロックを示す結線図、第4図(
b)は論理シンボル図、第5図は本発明の概要を示すチ
ップ平面図、第6図は本発明の原理を示すブロック図、
第7図および第8図は第1図を補足説明する回路図。 /O0・・・I/Oセル、/O1・・・I/Oセル制御
用論理ブロック、61・・・入カパツファ、62・・・
3ステート入出力バツフア、62′・・・3ステート付
出カバツフア、63.63’・・・インバータゲート、
64・・・3ステ一ト付内部バッファ、65・・・反転
出力バッファ、67・・・マルチプレクサ・ブロック、
69・・・2人力ORゲート、70・・・2ワイド2人
力AND−0几ゲートゥ

Claims (1)

  1. 【特許請求の範囲】 1、半導体チップ上に、基本トランジスタ素子を固定配
    置した基本セルが配置され、また該半導体チップ周辺部
    に入力バッファ、出力バッファを構成するトランジスタ
    素子群からなるI/Oセルが配置され、さらに該I/O
    セルと接続され該半導体チップ周辺に外部パッドが配置
    されたマスタスライス型半導体集積回路装置において、 該I/Oセルと、このI/Oセルと通常端子が接続され
    る論理ブロック間に通常動作モード、および診断動作モ
    ードとを切換えるI/Oセル制御用論理ブロックを具備
    させ、このI/Oセル制御用論理ブロックは通常動作モ
    ードにおける信号論理を変えず単に診断の入出力仕様に
    応じて決まるように構成したことを特徴とする半導体集
    積回路装置。 2、特許請求の範囲第1項において、該I/Oセルと少
    なくとも1個以上のフリップフロップが診断用スキャン
    イン/またはスキャンアウトデータバスラインを介して
    接続され、かつ該バスライン上に前記I/Oセル制御用
    論理ブロックを挿入して成ることを特徴とする半導体集
    積回路装置。 3、特許請求の範囲第1、2項において、該I/Oセル
    および該I/Oセル制御用論理ブロックは診断モード信
    号/あるいはスキャンインのタイミング信号またはスキ
    ャンアウトのタイミング信号を入力とすることを特徴と
    する半導体集積回路装置。 4、特許請求の範囲第1、2、3項において、通常論理
    ブロックと同じように、該I/Oセル制御用論理ブロッ
    クがDA(DesignAutomation)プログ
    ラムにより自動配置、配線されることを特徴とする半導
    体集積回路装置。 5、特許請求の範囲第4項において、該I/Oセル制御
    用論理ブロックが複数の論理ブロックから成る半導体集
    積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
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