JPS61176136A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマスタスライス型半導体集積回路装置に係り、
特に診断人出口専用パッドの大幅な低減が可能で、高い
診断検出率を得るに好適なマスタスライス型半導体集積
回路装置に関する。

〔発明の背景〕

マスタスライスＬＳＩとは、Ｌ８　Ｉｔ−製造する時に
用いる／Ｏ数枚のマスクのうちで配線に相当するマスク
のみを開発品種に応じて作成して所望の電気回路動作を
有するＬＳＩを製造するものである。

従来のマスタスライスＬＳＩの構成を第２図に示す。Ｌ
ＳＩチップ１１は、その外周にボンデングパッドおよび
人出口回路領域１２を持ち、内部にはトランジスタ等の
素子から成る基本セル１３ｔＸ軸方向に配列した基本セ
ル列１４を配線領域１５をはさんで繰返し配置した構成
を採っている。

所望の電気回路動作を得るために、隣接した基本セル列
１３を１個あるいは数個結線してＮＡＮＤゲートやフリ
ップ７０ツブなどを形成する（以後、このようにして形
成した論理ゲートをブロックと呼ぶ）。そして、複数個
の基本セル１３で形成した各種論理ブロック間を論理図
に従って結線することによって一つのＬＳＩを形成する
。論理ブロックの配置、配線はＤＡシステム■ｅｓｉｇ
ｎ　Ａｕ　−ｔｏｍａｔｉｏｎ　Ｓｙｓｔｅｍ　）によ
り自動的に行なわれる。

第３図は従来の一例を示す基本セル１３の平面図を示し
たものである。基本セル１３は、Ｐ型ＭＯ８）ランジス
タ（以後ＰＭＯ８と記す）のソースあるいはドレインと
なるＰＩ型領領域２０Ｎ聾ＭＯＳトランジスタ（以後Ｎ
ＭＯ８と記す）のソースあるいはドレインとなるＮ９型
領域２１、Ｎ“型領域を形成するためにＮｍ基板内に形
成されるＰ−ＷＥＬＬ領域（図示せず）、ＰＭＯ８及び
ｂＭＯ８のポリＳ；ゲート電極（うち１本はＰＭ（８と
Ｎ］１ｆＯ８で共有）２２、両トランジスタに電源電圧
を供給するＶｃｃ電源線２５．ＧＮＤ電源線２６から形
成される。この場合、品種毎に変わるマスク（カスタム
マスク）は、該Ｐ０形領域２０またはＮ′″形領域２１
、ポリＳＩ電極２２とＡｔＩ配線とを接続するためのコ
ンタクト孔（ＣＴ孔と記す）のマスク、Ａｌｌ配線マス
ク、ＡＬｌ配線とＡｔ２配線を接続するための層間絶縁
膜にあけるコンタクト孔（ＴＨ孔と記す）の１スクそれ
にＡｔ２配線マスクの４枚少々である。

第３図において、２３．２４はそれぞれＣＴ孔を介して
Ｎｉｌ基板とＰ　−ＷＥ　Ｌ　Ｌ領域にＶｃｃ電位、Ｇ
ＮＤ電位を供給するためのＰ４″型領域、Ｎ”を領域で
ある。

第４図（ａ）に、基本セル列１４の上に３人力ＮＡＮＤ
ゲートの論理ブロック（第４図（ｂ）に論理シンボルを
示す）を構成した列を示す。下地の基本セルは単純化の
ためのトランジスタ記号を使いシンボライズ化し、第３
図に示し友ものと同一物。

同等物は、同じ記号で示す。第４図（ａ）において点大
の実線はＡｔ１配線、点線はＡｔ２配線、ｘ印はＣＴ孔
、口印はＴ）（孔である。Ａｔ１配線で２人力ＮＡＮＤ
のトランジスタ間結線を行ない、入力端子Ａ、Ｂ、Ｃ（
等電位端子Ａ’　、Ｂ’　、Ｃ’）はＡｔＩ配線で、出
力端子Ｄ（等電位端子Ｄ’　）はＡｔ２配線で形成する
。このように、主にＡｔ１配線を使ってトランジスタの
結線パターンを形成することにより、種々の論理ブロッ
クを形成する。

そして、これらの論理ブロックは基本セル列１４内の任
意の位置に配置され、論理ブロック間は、配線チャンネ
ル領域１５において主にＸ方向はＡｔＩ配線を、Ｙ方向
はＡｔ２配線を、接続点にはＴＨ孔を使って配線される
。なお、入出力回路領域１２には入出力バッファを構成
するための入出力回路セル（Ｉ／Ｏセル）が配列されて
いる。

ところで、論理ＬＳＩにおいては高集積化に伴ない、故
障回路が指数関数的に増大するためＬＳＩ中の故障を全
て検出できるようなテストパターンを作成する作業が困
難になると同時に、その作業工数（診断工数）が急増す
る。特に、ゲートアレイの場合、品種展開時の全開発工
数に占める診断工数の割合は大きく、開発期間短縮の大
きなネックとなっている。そのため、一般にカスタムＬ
ＳＩの場合、全体の回路を組合せ回路群と順次回路群に
分割して、個々の組合せ回路群の診断に置換えるいわゆ
る分割診断方式が広く採用されている。

この場合、個々のフリップ７０ツブは診断データ（組合
せ回路群の入力テストパターンまたは出力テストハター
ン）を外部ビンからライト（スキャンイン）、リード（
スキャンアウト）できる機能を有する必要がある。一方
、診断データ入出力用などの診断用ビンは、通常ビンと
共用できないため制約が大きく、シたがって、診断のた
めの回路方式は制約の大きいものであった。たとえば、
診断専用ピン数を低減するため内部のフリップフロップ
をシフトレジスタ状に結線して、シフトレジスタ動作で
スキャンイン、スキャンアウトするＬＳＳＤ方式がある
（％公昭５７−３／Ｏ７、論理装置のレベル感知形試験
方法、ＩＢＭ社）。しかし、マスタスライスＬＳＩに適
用する上でテストステンプ数が大きい傾向がある。

なお、そのため論理回路の一部をチップ内のＩ／Ｏセル
全部に組込んでおく例（特開昭５８−４４７４１）もあ
るが、Ｉ／Ｏセル数が大きい場合所要ゲート面積が増大
する傾向がある。

〔発明の目的〕

本発明の目的は通常ビンを診断用ビンとして兼用可能に
することにより、診断性能の向上が期待できる診断用回
路組込型マスタスライスＬＳＩ’に提供することにある
。

〔発明の概要〕

本発明は分割診断方式金ゲートアレイに適用するにあた
シ、通常パッドを診断パッドとしても兼用可能な回路方
式を実現することにより診断専用パッドの低減をはかっ
たもので、特に、データバスを介して数ビツト同時にリ
ード／ライト（スキャンアウト、スキャンイン）する診
断方式への適用を考えている。

第５図は本発明を適用した前記診断方式を採用するゲー
トアレイＬＳＩのチップ構成を示したもので、前出のも
のと同一、同等物は同一記号で表わす。チップ１１にお
いて、周辺領域１２内のＩ／Ｏセル領域４５には、Ｉ／
Ｏセルたとえば４４−〇〜４４−４が配置され、基本セ
ル列１４内には種々の論理ブロックが記章される。説明
の便宜上、ここでは全体の回路が組合せ回路群４１−１
と組合せ回路ブロック４１−２、ＦＦブロック４０−１
．４０−２と４０−３に分割されたとする６４２はデコ
ーダおよびランダムゲートから成る診断タイミング発生
回路ブロック、４３−１〜４３−４はＩ／Ｏセル制御用
論理ブロックでいずれも診断用付加回路ブロックである
。

診断の手順は下記の手順で行なう。まず、診断クロック
、リードライト信号などの診断専用パッドを持つ診断信
号群４６とＦＦアドレス信号ＡＤＲが診断タイミング発
生回路ブロック４２に入力され、各ＦＦブロックのリー
ドライト信号群４７が発生する。個々のＦＦブロックは
前記信号群４７により選択され、点大の実線で示す診断
パス（双方向データバス）を経由して外部パッド（図示
せず）から診断入力データＳＩＯ，ＳＩＩ、診断出カデ
ータ８００．Ｓｏｌがそれぞれ入力、出力される。診断
パッドと通常パッドが兼用できるためには、通常モード
および診断モードを設け、診断モードにおいてＩ／Ｏセ
ル４４−０〜４４−２は入カパツファとして、Ｉ／Ｏセ
ル４４−３．！：４４−４は出力バッファとして動作す
る必要がある。

そこで、本発明ではＩ／Ｏセル論理機能を通常モード／
診断モード信号で切換えるため、Ｉ／Ｏセル制御用論理
ブロック４３−１〜４３−４′ｆ：診断バスに挿入する
こととした。前記Ｉ／Ｏセル制御用論理ブロックは内部
論理ブロックにより構成され、ユーザ設計の論理図にお
いて結線されているＩ／Ｏセルと内部論理ブロック間に
通常動作モードにおける信号論理を変えずに挿入すれば
よいので、ＤＡプログラムにより診断用回路を自動生成
するに好都合である。また、必要な診断用パッドの数だ
けＩ／Ｏセル制御用論理ブロックを生成すればよいので
、前記Ｉ／Ｏセル制御用論理ブロックと等価な全論理機
能をＩ／Ｏセル内におさめておく方式と比べても、診断
用付加回路面積を大幅に低減できる。たとえば、後者の
方式でｉ、Ｉ／Ｏセル制御ブロックが最大６ゲート（２
人力ＮＡＮＤ換算）で構成され、パッド数１８０の場合
、／Ｏ８０ゲートも診断用回路として費やされる。

なお、前記診断用付加回路ブロックは通常の論環ブロッ
クと同じように自動配置されてもよいし、あるいは自動
配置、配線される前にあらかじめ接続すれるべきＩ／Ｏ
セルの近くなどに固定配置されてもよい。この場合は自
動配線プログラムによる自動配線に好結果が期待で紮る
、すなわち未配線本数を少なくできる効果がある。

ここで、Ｉ／Ｏセル制御用論理ブロックの挿入原理を第
６図に示す。第６図（ａ）は通常論理の場合で、Ｉ／Ｏ
セル／Ｏ０は配線Ａ、Ｂ、・・・Ｎで内部論理ブロック
（図示せず）に、また配線／Ｏ４でボンデングパッド（
以後、単にパッドと呼ぶ）／Ｏ２に接続される。ここで
、通常論理とは診断用付加回路なしの論理、または論理
設計者（ゲートアレイの場合顧客、ユーザ）が診断を意
識しないで設計した論理を意味する。この論理において
、バスト／Ｏ２を診断用に兼用するため、第６図（ｂ）
に示すようにＩ／Ｏセル制御用論理ブロック／Ｏ１を該
内部論理ブロックと該Ｉ／Ｏセル／Ｏ０との間に挿入す
る。該論理ブロック／Ｏ１において、信号線群／Ｏ３は
診断用信号線群で、診断モード信号、診断ライトタイミ
ング信号、診断リードタイミング信号などが重畳される
が、これらは該Ｉ／Ｏセル制御用論理ブロック／Ｏ１の
種類によって決まる。

以上の構成から明らかなように、該Ｉ／Ｏセル制御用論
理ブロックの追加によって、該信号線Ａ。

Ｂ、・・・Ｎと内部論理ブロックの接続関係（通常論理
回路）は不変であシ、しかも通常動作モード時には、該
信号Ａ、Ｂ、・・・Ｎと該パッド／Ｏ２間の信号論理は
第６図（ａ）の場合と同じに保たれる。本発明は通常用
と診断用を兼用するパッド毎に、すなわちＩ／Ｏセル毎
に（パッドとＩ／Ｏセルは対応している）前記Ｉ／Ｏセ
ル制御用論理ブロックを挿入するのが特徴である。

なお、該論理セルの挿入によって通常パスの信号プレイ
が増加するが、実施例で述べるようにその影響は小さい
。

〔発明の実施例〕

以下、本発明の一実施例金第１図により説明する。第１
図は通常モード時でパッド仕様が入力。

出力、３ステート入出力パツフアの場合に、診断モード
時に要求される各種論理機能に対してＩ／ＯセルとＩ／
Ｏセル制御ブロックの組合せを示したものである。

まず、通常モードで入カパツファの場合を考える。すな
わち、診断なしの場合は第１図（ａ）に示すようにＩ／
Ｏセル６１で表わされる。ここで、６２はパッド、Ｋは
入力信号、ｋは該Ｉ／Ｏセルの出力信号である。第１図
（ｂ）は診断モードでアドレス入力の場合金示し、信号
にラインにインバータブロック６３．６３’を接続して
アドレス信号ａｉを内部論理回路に供給する。信号にの
速度は、負荷がファンアウト１個、Ａｔ配線が若干増加
するだけであｌ）影響されない。診断データ入力の場合
は第１図（ｂ）で括弧内に示すように、ライトタイミン
グ信号ＳＷで制御される３ステートバツフアブロツク６
４を信号にラインにつなぎ、内部論理回路に診断データ
ｄＪｔ供給する。該３ステートバツフアブロツク６４は
、第７図に示す回路（クロックドゲートインバータ）で
形成される。

すなわち、ＰＭＯＳトランジスタＭｌ、Ｍ２、ＮＭＯ８
）ランジスタＭ３．Ｍ４ｔＶｃｃ端子７２とＧＮＤ端子
７３間に直列接続して成シ、入力信号にはインバータ７
０を介してＭｌとＭ４のゲート電極に共通に入力され、
ライトタイミング信号ＳＷはＭ３のゲート電極およびイ
ンバータ７１を介してＭ２のゲート電極に入力される。

したがって、該ライトタイミング信号ＳＷが“Ｏ”レベ
ルの時はＭ２のゲート電極入力（インバータ７１出力）
が＠″ｌ”レベル、Ｍ３のゲート入力が／Ｏ”レベルと
なるのでＭ２とＭ３Ｈオフ、すなわち、出力信号ｄ１は
ハイインピーダンス状態トなる。

次に、該信号ＳＷが“１＃レベルのときは前記論理レベ
ルと反対のレベルになるので、Ｍ２．Ｍ３はともにオン
になシ、’Ｊ比出力信号にと同−論理レベル出力となる
。一方、診断モード時データ出力の場合は、第１図（Ｃ
）に示される。通常モード時、出力パンツ７６２′の出
力り、と入力信号にとの競合を防ぐため、入カパツファ
Ｉ／Ｏセル６１は３ステート人出力バツファＩ／Ｏセル
６２に置換えられ、リードタイミング信号ＳＲで制御さ
れる。該Ｉ／Ｏセル６２は実際は第８図の回路構成で示
され、３ステート付バツフア６２′はＶｃｃ端子７２と
ＧＮＤ端子７３間にソースおよびドレインが直列接続さ
れたＰＭＯ８）ランジスタＭ５とＮＭＯ８）ランジスタ
Ｍ６、それに３ステ一ト制御用内部論理ブロック６２“
から構成される。該論理ブロック６２“は、２人力ＮＡ
ＮＤ８０．２人力Ｎ０Ｒ８１、インバータ８２から成る
。動作について説明する。まず、通常モード時ではリー
ドタイミング信号ＳＲが０”レベルであり、該２ＮＡＮ
−Ｄ８０の入力の一方が／Ｏ”レベル、該ＺＮＯＲ８１
の入力の一方が“１”レベルとなるので、信号線８３は
“１”レベル、信号線８４は＠Ｏ＃レベルとなシ、Ｍ５
．Ｍ６ともにオフとなる。したがって、信号Ｋ　／　Ｄ
　Ｉラインはハイインピーダンス状態になり、パッド６
２は入力バッドとして機能する。次に、該リードタイミ
ング信号ＳＲが′１＃レベル時（診断モード時起る）Ｆ
ｉ、、該２ＮＡＮＤ８０の入力の一方が″１”レベル、
該２ＮＯ几８１の入力の一方が／Ｏ＃レベルとなるので
、信号線８３および８４はともに該診断データｄ、の反
転論理レベルとなシ、出力信号に／Ｄｒはｄ、と同−論
理レベルになる。なお、３ステート付出カバソフア６２
′は、前記第７図のクロックドゲートインバータ型でも
よく、この場合は３ステ一ト制御用内部論理ブロック６
２“が不要な利点があるっ 通常モードにおいて、Ｉ／Ｏセルが出力バッファの場合
を考える。診断パッド不要の場合は第１図（ｄ）に示す
ように、Ｉ／Ｏセルは出力バッファ６５を形成する。Ｓ
は該出力バッファの入力信号、Ｓは出力信号である。ま
ず、診断モード時（モード信号Ｍ＝″′０＃）アドレス
人力パッドとして使う場合を第１図（ｅ）に示す。すな
わち、Ｉ／Ｏセル６５は３ステート入出力パツフアＩ／
Ｏセル６２に置換えられる。該３ステート入出力バツフ
ア６２は診断モード信号Ｍで３ステート制御される３ス
テート付出力バツフア６２′と入力バッファ６１から成
る。診断モードの時（Ｍ＝−０”）は該３ステート付出
力パツフア６２′の出力が・・イインピーダンス状態に
なるので、アドレス信号Ａ＋Ｆｉ該入カパツファ６１に
入力され、アドレス信号ａ、が内部診断用論理に供給さ
れる。診断データ入力の場合にさらに３ステートバツフ
アブロツク６４を追加し、ライトタイミング信号ＳＷに
同期して診断データｄｊを発生させる＜５Ｗ＝／Ｏ”レ
ベルの時はｄ、信号ラインはハイインピーダンス状態と
なる）。通常モードの時（Ｍ＝′″１＃）は、３ステー
ト付出力バツ７７６２′は通常のノンインバーテング出
力バツ７アを構成し、出力信号Ｓを外部パッドから出力
する。この場合、出力側負荷容量は入力バッファ６１の
ゲート容量の分だけ増加するが、外部負荷容量に比べて
充分小さく、出力信号Ｓの速度への影響は小さい。

診断データ出力として兼用する場合は第１図（ｆ）に示
される。Ｉ／Ｏセル６５は通常と同じように出力反転バ
ッファを構成するが、該Ｉ／Ｏセル６５と該入力信号Ｓ
との間にマルチプレクサ論理ブロック６７が挿入される
。診断モード時、リードタイミング信号Ｓ几＝′ａ１“
となると該マルチプレクサブロック６７は診断データｄ
ｊｅ選択し、該Ｉ／Ｏセル６５は診断データＤ、を出力
する。

通常モード時は５Ｒ＝／Ｏ＃であり、今度は通常入力信
号Ｓを選択し、通常動作を行なう。

通常モードにおいて、３ステート入出力バツフアＩ／Ｏ
セル（第１図（ｇ））全診断用と兼用する場合について
説明する。ｇ１図（ｇ）において、Ｃは３ステ一ト制御
信号、Ｓは出力バッファ６２′の入力信号、ｋは入力信
号であシ、■／Ｏセル６２は実際は第１図（Ｃ）で説明
し九のと同じ論理ブロック６２“とＩ／Ｏセル６２で構
成される。まず、アドレス入力として兼用する場合を第
１図但）に示す。

この場合、Ｉ／Ｏセル６２に変わらず、２人力ＡＮＤゲ
ートブロック６８が追加される。なお、この図に限らず
前出と同一、同等物は同一記号で表わす。診断モード時
（Ｍ＝＠０”）は該２人力ＡＮＤゲートブロック６８出
力がＭＯ”レベルになり、該３ステート付バツフア６２
′はオフになるので、アドレス入力ｋＩｎ人カバツファ
６１、インバータブロック６３．６３’を介して入力さ
れる。診断データ入力と兼用する場合は、さらに第１１
ｇ（ｈ）で括弧内に示す３ステートバツフアブロツク６
４ｔ−追加する。動作は前記と同じであるので省略する
。通常モード（Ｍ＝”ｌ”）時では２人力ＡＮＤゲート
ブロック６８田力は３ステ一ト制御信号Ｃと同−論理レ
ベルとなるので、Ｉ／Ｏセル６２は通常の３ステート入
出力パツフアを形成するっ 診断データ出力と兼用する場合に第１図（ｉ）に示され
ている。この場合もＩ／Ｏセルは通常の３ステート入出
力パツフアＩ／Ｏセル６２と同じでよいが、新たに、２
人力ＯＲゲートブロック６９．２人力２ワイドＡＮ　Ｄ
　−ＯＲゲート７０が追加される。診断モード時（Ｍ＝
′″０”）は、該ＯＲゲートブロック６９の出力が１１
”レベルとなるので、３ステート付出力バツフア６２′
はノンインバーテング出力パツファとして動作する。ま
た、該ゲート７０は診断データｄｔ’に出力するので外
部パッドには診断データＤｊが出力される。一方、通常
モード時（Ｍ＝″′ｌ”）／ｆｉ、該ゲート７０が通常
入力信号Ｓを出力し、該Ｏ几デートは通常３ステ一ト制
御信号ｃ　ｆ　３ステート付バツフア６２′に供給する
ので、外部パッドには該信号Ｃが”１″レベルの時通常
出力信号Ｓが出力される。すなわち、通常動作を行なう
。

〔発明の効果〕

本発明によれば、任意位置の通常用途のパッドを診断用
途のパッドに兼用できるので、診断専用パッド数を最小
限に押えることができると同時に、診断用付加回路によ
り故障検出率を大さくできる効果がある。ま７’ｔ、Ｉ
／Ｏセル内にではなく、内部論理ブロックにＩ／Ｏセル
制御用回路を組込むので、診断パッド数分の診断用ブロ
ックを用意すればよく、診断用付加回路面積を小さくで
きる利点がある。さらに、該当Ｉ／Ｏセルと接続されて
いる通常内部論理ブロック間に、前記Ｉ／Ｏセル制御ブ
ロックを挿入するので、ＤＡによる診断回路の生成が容
易な効果がある。

【図面の簡単な説明】

第１図は本発明の構成の一実施列を示す回路図、第２図
は従来のマスタスライスＬＳＩの構成を示すチップ平面
図、第３図は従来の基本セルの１例を示す平面図、第４
図（ａ）は従来の論理ブロックを示す結線図、第４図（
ｂ）は論理シンボル図、第５図は本発明の概要を示すチ
ップ平面図、第６図は本発明の原理を示すブロック図、
第７図および第８図は第１図を補足説明する回路図。 ／Ｏ０・・・Ｉ／Ｏセル、／Ｏ１・・・Ｉ／Ｏセル制御
用論理ブロック、６１・・・入カパツファ、６２・・・
３ステート入出力バツフア、６２′・・・３ステート付
出カバツフア、６３．６３’・・・インバータゲート、
６４・・・３ステ一ト付内部バッファ、６５・・・反転
出力バッファ、６７・・・マルチプレクサ・ブロック、
６９・・・２人力ＯＲゲート、７０・・・２ワイド２人
力ＡＮＤ−０几ゲートゥ

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ上に、基本トランジスタ素子を固定配
   置した基本セルが配置され、また該半導体チップ周辺部
   に入力バッファ、出力バッファを構成するトランジスタ
   素子群からなるＩ／Ｏセルが配置され、さらに該Ｉ／Ｏ
   セルと接続され該半導体チップ周辺に外部パッドが配置
   されたマスタスライス型半導体集積回路装置において、 該Ｉ／Ｏセルと、このＩ／Ｏセルと通常端子が接続され
   る論理ブロック間に通常動作モード、および診断動作モ
   ードとを切換えるＩ／Ｏセル制御用論理ブロックを具備
   させ、このＩ／Ｏセル制御用論理ブロックは通常動作モ
   ードにおける信号論理を変えず単に診断の入出力仕様に
   応じて決まるように構成したことを特徴とする半導体集
   積回路装置。 ２、特許請求の範囲第１項において、該Ｉ／Ｏセルと少
   なくとも１個以上のフリップフロップが診断用スキャン
   イン／またはスキャンアウトデータバスラインを介して
   接続され、かつ該バスライン上に前記Ｉ／Ｏセル制御用
   論理ブロックを挿入して成ることを特徴とする半導体集
   積回路装置。 ３、特許請求の範囲第１、２項において、該Ｉ／Ｏセル
   および該Ｉ／Ｏセル制御用論理ブロックは診断モード信
   号／あるいはスキャンインのタイミング信号またはスキ
   ャンアウトのタイミング信号を入力とすることを特徴と
   する半導体集積回路装置。 ４、特許請求の範囲第１、２、３項において、通常論理
   ブロックと同じように、該Ｉ／Ｏセル制御用論理ブロッ
   クがＤＡ（ＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ）プログ
   ラムにより自動配置、配線されることを特徴とする半導
   体集積回路装置。 ５、特許請求の範囲第４項において、該Ｉ／Ｏセル制御
   用論理ブロックが複数の論理ブロックから成る半導体集
   積回路装置。