JPH06109816A

JPH06109816A - 論理集積回路

Info

Publication number: JPH06109816A
Application number: JP4254853A
Authority: JP
Inventors: Toshiro Takahashi; 敏郎高橋; Fumihiko Shiratori; 文彦白鳥; Iku Moriwaki; 郁森脇; Masahiko Nagai; 正彦永井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-24
Filing date: 1992-09-24
Publication date: 1994-04-22
Anticipated expiration: 2017-01-21
Also published as: US5809039A; KR940007892A; JP3247937B2

Abstract

(57)【要約】【構成】論理ＬＳＩを複数の機能ブロックに分割し、
各機能ブロックの出力部に、制御信号によってデータを
ラッチする機能と入力信号をそのまま素通りさせる機能
とに切り換えることが可能な構成のスキャン機能付きバ
ッファ回路を設けるとともに、これらのバッファ回路を
テスト専用バスに接続し、テストデータを直接上記バッ
ファに入れたり読み出したりできるようにした。【効果】各機能ブロックごとにテストパターンを作成
し、また各機能ブロックごとに診断を行なうことができ
るとともに、一度設計した機能ブロックを他のＬＳＩに
使用する場合には既に作成されているテストパターンを
利用できるようになるため、テストパターンの作成およ
びテストに要する時間を従来の診断方式に比べて大幅に
短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、論理集積回路技術さ
らには論理集積回路における診断方式に適用して有効な
技術に関し、例えばゲートアレイ方式やスタンダードセ
ル方式、モジュールベース方式のＡＳＩＣ（特定用途向
けＩＣ）に利用して有効な技術に関する。

【０００２】

【従来の技術】近年、論理ＬＳＩは数万ゲート以上の集
積度になり、フリップフロップを多数含む。しかしにが
ら、入出力端子数は多いものでも数１００個に限られ
る。このような大規模でフリップフロップが信号伝送経
路に挿入される複雑な順序回路を限られた外部端子から
テストするテストパターンを生成することは、コンピュ
ータを駆使しても不可能である。

【０００３】そこで、論理ＬＳＩの診断方式として、順
序回路を構成するフリップフロップを直列に接続させて
シフトレジスタとして動作させることにより、診断を容
易にしたスキャン方式やフリップフロップにアドレスを
割り当てて外部からテスト専用バスを使って直接所望の
フリップフロップにデータを入れたり（スキャンイ
ン）、フリップフロップの保持データを読み出す（スキ
ャンアウト）ことができるようにしたアドレススキャン
方式と呼ばれる診断方式が提案されている（「日経エレ
クトロニクス」１９８６年７月２８日号、第３０１頁〜
第３２２頁参照）。

【０００４】

【発明が解決しようとする課題】しかしながら、論理Ｌ
ＳＩの大規模化が更に数十万ゲートと進むと内部のフリ
ップフロップの数もさらに増大する。そのため、上記従
来のスキャン方式を用いたとしてもテストパターンの作
成およびそれを使ったテストに要する時間が膨大とな
り、たとえスーパーコンピュータを使ってテストパター
ンを作成したとしても何十時間もかかってしまう。ま
た、このような膨大なテストパターンを使うと、診断時
間が非常に長くなり、しかも論理の修正等があるとそれ
がほんの僅かであってもその度に再び何十時間もかけて
テストパターンを生成し直さなくてはならないため、開
発期間が制限されているような場合には充分な診断結果
が得られなくなるおそれがある。

【０００５】本発明の目的は、診断機能を備えた論理集
積回路において、テストパターンの作成およびテストが
容易な診断方式を提供することにある。本発明の他の目
的は、診断機能を備えた論理集積回路においてテストパ
ターンの作成およびテストが容易な診断方式を実現する
のに好適なバッファ回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、論理ＬＳＩを複数の機能ブロッ
クに分割し、各機能ブロックの出力部分に、制御信号に
よってデータをラッチする機能と入力信号をそのまま素
通りさせる機能とに切り換えることが可能な構成のバッ
ファ回路（以下、スキャン機能付きバッファ回路と称す
る）を設けるとともに、これらのバッファ回路をテスト
専用バスに接続し、テストデータを直接上記バッファに
入れたり読み出したりできるようにしたものである。ま
た、好ましくは、各機能ブロック内のフリップフロップ
も上記テスト専用バスに接続してテストデータを直接ス
キャンイン、スキャンアウトできるようにする。

【０００７】さらに、上記スキャン機能付きバッファ回
路は、切換え制御信号によって入力信号を通過または遮
断する論理ゲートと、この論理ゲートの後段に接続され
たラッチ回路と、このラッチ回路の帰還経路の途中に設
けられこれを遮断可能にするためのスイッチと、上記ラ
ッチ回路の入力側にテスト用のデータを入れるためのス
イッチと、上記ラッチ回路の出力端子からラッチデータ
を取り出すためのスイッチとを備えたものとする。

【０００８】

【作用】上記した手段によれば、各機能ブロックごとに
テストパターンを作成し、また各機能ブロックごとに診
断を行なうことができるとともに、一度設計した機能ブ
ロックを他のＬＳＩに使用する場合には既に作成されて
いるテストパターンを利用できるようになるため、テス
トパターンの作成およびテストに要する時間を従来の診
断方式に比べて大幅に短縮することができる。

【０００９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１には、本発明を適用した大規模半導体集積回
路装置ＩＣ（以下、論理ＬＳＩと称する）の全体の概略
構成が示されている。上記論理ＬＳＩは、シリコンのよ
うな１つの半導体基板上に、高地の半導体製造方法によ
って形成されている。図１において、１１，１２はそれ
ぞれ所定の論理を有するランダムロジック部、１３は演
算回路部、１４はＲＡＭ（ランダム・アクセス・メモ
リ）等からなる記憶回路部である。特に制限されない
が、この実施例では、上記演算回路１３および記憶回路
１４として、既に使用されて実績がありセルライブラリ
として登録されているマクロセルが使用される。

【００１０】また、図１において、ＢＧ１１〜ＢＧ４２
は各機能回路ブロック１１，１２，１３，１４の出力部
に設けられているバッファ回路の一部を示したもの、Ｆ
Ｆ１１〜ＦＦ２２は、上記ランダムロジック部１１，１
２内にそれぞれ設けられているデータラッチ用のフリッ
プフロップの一部を示したものである。上記バッファ回
路ＢＧ１１〜ＢＧ４２およびフリップフロップＦＦ１１
〜ＦＦ２２にはそれぞれスキャン機能が付加されてい
る。さらに、機能ブロック１１および１２は、論理回路
１６および１７および半導体集積回路装置外部に信号を
出力するための出力回路Ｂ１，Ｂ２，Ｂ３，Ｂ４を含
む。例えば論理回路１６および１７はＮＡＮＤゲート回
路である。また、機能ブロック１３は、算術論理演算ユ
ニットＡＬＵ(Arithmatic and Logic Unit)を含む。

【００１１】また、この実施例では、ＬＳＩチップ内に
テスト専用バス２０が設けられ、上記バッファ回路ＢＧ
１１〜ＢＧ４２およびフリップフロップＦＦ１１〜ＦＦ
１２は、このテスト専用バス２０に接続されている。ま
た、出力回路Ｂ１〜Ｂ４はテスト専用バス２０に接続さ
れてもよい。さらに、この実施例では、上記バッファ回
路ＢＧ１１〜ＢＧ４２およびフリップフロップＦＦ１１
〜ＦＦ２２に対して、上記テスト専用バス２０を介して
直接テストデータをスキャンイン、スキャンアウトさせ
るための制御信号を形成するテスト制御回路３０が設け
られている。

【００１２】このテスト制御回路３０は、診断時に上記
機能回路ブロック１１〜１４のいずれをテスト対象とす
るのか指定するための選択信号を形成するデコーダを含
んでいる。選択信号は、上記機能回路ブロック１１〜１
４のそれぞれに図示しない配線によって接続され、テス
ト対象機能回路ブロックまたはテスト対象フリップフロ
ップおよびバッファ回路の選択に供される。しかも、こ
の実施例では、特に制限されないが、ランダムロジック
部１１と１２がそれぞれ異なる方式で診断できるように
構成されている。すなわち、ランダムロジック部１１は
アドレススキャン方式で診断し、ランダムロジック部１
２はシフトスキャン方式で診断するようになっている。

【００１３】図２には、上記バッファ回路ＢＧ１１〜Ｂ
Ｇ４２の具体的な回路構成の一実施例が示されている。
この実施例のバッファ回路は、切換え制御信号ＴＥによ
って入力信号を通過または遮断するクロックド・インバ
ータのような論理ゲートＧ１と、この論理ゲートＧ１の
後段に接続されたラッチ回路と、このラッチ回路の帰還
経路の途中に設けられラッチ回路の出力信号とされるフ
ィードバック信号を入力信号としてラッチ回路に入力さ
れることを可能にするためのスイッチＳ１と、スキャン
イン制御信号ＳＷｉによって上記ラッチ回路の入力側に
テスト用のデータを入れるためのスイッチＳ２およびＳ
３と、スキャンアウト制御信号ＳＲｉによって上記ラッ
チ回路の出力端子からラッチデータを取り出すためのス
イッチＳ４とを備えている。上記ラッチ回路は、出力用
インバータＩＮＶ１と帰還用インバータＩＮＶ２とによ
り構成されている。

【００１４】このスキャン機能付きバッファ回路は、上
記３つの制御信号ＴＥ，ＳＷｉ，ＳＲｉの組合せによっ
て表１に示すごとく、３つのモードで動作する。すなわ
ち、制御信号ＴＥ，ＳＷｉ，ＳＲｉがすべてロウレベル
のときは、スイッチＳ１がオフされ論理ゲートＧ１が活
性化されることにより、入力信号をそのまま通過させる
バッファとして機能する。このとき、制御信号ＳＲｉに
よりスイッチＳ４もオフされるため、このスイッチＳ４
を通して信号が出力されることはない。

【表１】

【００１５】また、制御信号ＴＥがハイレベルにされ制
御信号ＳＲｉがロウレベルとされる状態においては、ス
イッチＳ１がオンされ論理ゲートＧ１は非活性化され、
スイッチＳ４はオフされる。この状態で、スキャンイン
制御信号ＳＷｉ（クロック）が入力されると、ＳＷｉが
ハイレベルの期間中にスイッチＳ２がオフ、Ｓ３がオン
されてそのとき供給されているスキャンインデータＳｉ
ＤがインバータＩＮＶ１とＩＮＶ２とからなるラッチ回
路に取り込まれ、スキャンイン制御信号ＳＷｉがロウレ
ベルの期間中そのデータを保持する。さらに、上記スキ
ャン機能付きバッファ回路は、上記制御信号ＴＥおよび
ＳＷｉがロウレベルにされかつ制御信号ＳＲｉがハイレ
ベルにされると、論理ゲートＧ１が活性化されスイッチ
Ｓ１がオフされスイッチＳ２がオンされてスイッチＳ４
がオンされる。そのため、上記スキャン機能付きバッフ
ァ回路は出力信号をスキャンアウト信号ＳｏＤとして出
力することが可能とされる。

【００１６】図３には、上記スキャン機能付きフリップ
フロップＦＦ１１〜ＦＦ２２の具体的な回路構成の一実
施例が示されている。この実施例のフリップフロップ
は、本来の入力信号Ｄを受けるデータ入力端子の他に、
テスト用のスキャンインデータＳｉＤを受ける端子と、
通常の出力信号Ｑとその逆相信号Ｑ~を出力するための
端子の他に、テスト時にスキャンアウトデータＳｏＤを
アドレススキャン方式ではテスト専用バス２０、シフト
スキャン方式ではこのフリップフロップと直列形態に接
続されテスト出力信号が伝達されるべき次段のフリップ
フロップへ出力するための端子を備えている。また、通
常のクロックＣＫとリセット信号Ｒの他に、テスト用の
制御信号ＭＣ１，ＳＷｉ，Ｃ２，ＳＲｉを受ける入力端
子を備えている。なお、これらの制御信号のうちＳＷｉ
とＳＲｉは、上記スキャン機能付きバッファ回路で使用
されている同一符号の信号と同種のものである。

【００１７】この実施例のフリップフロップは、ＮＯＲ
ゲートＧ１１とインバータＩＮＶ１１とでマスタラッチ
がまたインバータＩＮＶ１２，ＩＮＶ１３と帰還用トラ
ンスファゲートＴＧ１３とでスレーブラッチが構成され
たマスタ・スレーブ型のフリップフロップとされてお
り、通常動作時は制御信号ＭＣ１とＣ２がハイレベル、
ＳＷｉがロウレベルとされることでトランスファゲート
ＴＧ１２が導通され、マスタラッチとスレーブラッチ間
のデータ送受信が可能とされる。また、トランスファゲ
ートＴＧ１３が遮断されるため、、スレーブラッチはデ
ータスルー状態となる。

【００１８】さらに、マスタラッチを構成するインバー
タＩＮＶ１１の制御端子の一方には、ロウレベルとされ
る制御信号ＳＷ１の反転信号であるハイレベルが入力さ
れ、他方にはＮＡＮＤゲートＧ１２の出力信号が入力さ
れる。そのため、インバータＩＮＶ１１は、クロックＣ
Ｋがハイレベルとされたとき遮断状態とされる。トラン
スファゲートＴＧ１１は、クロックＣＫがハイレベルと
されるとき導通状態とされる。従って、クロックＣＫが
ハイレベルであるときにデータ入力端子の入力信号Ｄを
マスタラッチがスレーブラッチへ伝送する。その結果、
フリップフロップはＭＣ１およびＣ２がハイレベル、Ｒ
およびＳＷｉがロウレベルの条件のもとでレベルセンス
型のＤフリップフロップとして動作する。このとき入力
データＤは、インバータＩＮＶ１６およびトランスファ
ゲートＴＧ１１を介してマスタラッチに入力される。

【００１９】一方、テスト時には、マスタ・スレーブ型
フリップフロップとして動作する。すなわち、クロック
ＣＫがハイレベル、リセット信号Ｒがロウレベルの条件
下で制御信号ＭＣ１によって入力データ端子（Ｄ）より
テスト結果を取り込むことができる。また、制御信号Ｍ
Ｃ１がロウレベル、制御信号ＳＷｉがハイレベルの条件
により入力信号Ｄのマスタラッチへの入力を遮断する代
わりに、トランスファゲートＴＧ１４を導通させてテス
ト用スキャンインデータＳｉＤが取り込まれる。また、
取り込まれたデータは、制御信号Ｃ２でマスタラッチか
らスレーブラッチへ転送することができ、制御信号ＳＲ
ｉによってスレーブラッチのデータをスキャンアウトデ
ータＳｏＤとして出力することができるようになってい
る。なお、出力信号Ｑ~とＳｏＤは、それぞれインバー
タＩＮＶ１４とＩＮＶ１５を介して出力信号Ｑ逆相の信
号として出力される。

【００２０】クロックＣＫとテスト用制御信号ＭＣ１は
ＮＡＮＤゲートＧ１２に入力され、このＮＡＮＤゲート
Ｇ１２によって入力データＤをマスタラッチに取り込む
ためのトランスファゲートＴＧ１１が制御される。ま
た、リセット信号Ｒとテスト用制御信号ＭＣ１はＡＮＤ
ゲートＧ１３に入力されており、このＡＮＤゲートＧ１
３によってマスタラッチ（Ｇ１１，ＩＮＶ１１）へのテ
スト結果の取込みが制御される。表２および表３にこの
実施例のフリップフロップの入出力の関係すなわち真理
値が示されている。

【００２１】

【表２】表２にはフリップフロップに対する各種入力信号と入力
データの組合せに対応したマスタラッチの出力データと
の関係が示されている。表中のＱｍ０は、前のデータが
保持されそれが出力される状態を示している。

【００２２】

【表３】表３には、スレーブラッチに対する入力信号と出力デー
タとの関係が示されている。表３において、Ｑ₀，Ｑ₀~
は前のデータが保持されそれが出力されることを意味す
る。なお、テスト用制御信号Ｃ２がハイレベルのとき出
力端子Ｑにはスレーブラッチへの入力信号と同じレベル
の信号が出力され、出力端子Ｑ~には入力信号と反対の
レベルの信号が出力される。

【００２３】上記のごとくこの実施例のフリップフロッ
プは、マスタラッチにテスト結果を読み込んでもスレー
ブラッチのデータ出力に影響を与えることはなく、レー
シングを回避して安全なテストを行なうことができる。
また、例えば制御信号ＭＣ１をロウレベルに固定し、制
御信号ＳＲｉをハイレベルに固定すれば、トランスファ
ゲートＴＧ１１は常時遮断状態とされ、インバータＩＮ
Ｖ１５は出力可能状態とされる。従って、ＳＷｉとＣ２
の２相クロックによってスキャンインデータＳｉＤのシ
フトスキャンを行なわせることもできる。

【００２４】次に、上記スキャン機能付きバッファを出
力部に有し、フリップフロップとしてスキャン機能付き
フリップフロップを使用したランダムロジック部１１を
アドレススキャン方式で診断する場合の具体的な方法に
ついて、図４および図５を用いて説明する。図４には、
本発明が適用された論理ＬＳＩが示されており、論理Ｌ
ＳＩを構成するランダムロジック部１１をアドレススキ
ャン方式で診断する場合のデータの流れが判り易く示さ
れている。ランダムロジック部１１には、特に制限され
ないが、複数の２入力ＮＡＮＤ回路ＮＡ１〜ＮＡ６が含
まれている。ランダムロジック部１１内のフリップフロ
ップＦＦ１１，ＦＦ１２……およびバッファ回路ＢＧ１
１，ＢＧ１２……にはそれぞれアドレスが割り付けられ
ており、テスト制御回路３０内に設けられたアドレスデ
コーダＡ−ＤＥＣによって選択可能にされている（アド
レスデコーダＡ−ＤＥＣは選択信号ＳＳを各機能ブロッ
クに供給する）。

【００２５】さらに、具体的には、選択信号には上記テ
スト用制御信号ＴＥ，ＳＷｉ，ＳＲｉが含まれ、テスト
制御回路３０から各フリップフロップＦＦｉもしくはバ
ッファ回路ＢＧｊに供給される上記テスト用制御信号Ｔ
Ｅ，ＳＷｉ，ＳＲｉ，ＭＣ１，Ｃ２およびＲが、アドレ
スデコーダＡ−ＤＥＣによって選択された回路に対して
のみ供給されるようにされる。ＭＣ１，Ｃ２およびＲは
アドレスデコーダＡ−ＤＥＣによって選択された回路に
のみ供給されるとしたが、これに限定されるものでな
く、アドレスデコーダＡ−ＤＥＣを介さず半導体集積回
路装置外部から直接機能ブロックに供給されるように構
成しても良い。テスト用のスキャンインデータはテスト
専用バス２０を介して直接選択されたフリップフロップ
またはバッファ回路に取り込まれ、各フリップフロップ
またはバッファ回路のスキャンアウトデータは、テスト
専用バス２０上に出力される。つまり、テスト専用バス
２０は、フリップフロップおよびバッファ回路に対する
データの読出しおよび書込みのいずれの場合にも用いら
れる。

【００２６】また、ランダムロジック部１１を診断する
ためにランダムロジック部１１に入力されるべきテスト
データ（テスト用入力データ）は、他の機能ブロックす
なわちランダムロジック部１２や演算回路部１３、記憶
回路部１４の出力部に設けられているスキャン機能付き
バッファ回路ＢＧ２１，ＢＧ３１を使って与えられる。
具体的には、予めアドレスデコーダＡ−ＤＥＣによって
他の機能ブロック内のバッファ回路ＢＧｊに対してテス
ト用データを入力し、保持させておく。次に、そのデー
タはテスト開始時にテスト対象ブロックとしてのランダ
ムロジック部１１に対して入力される。また、ランダム
ロジック部１１が外部入力端子４２を持っているならば
その端子も使ってテスト用データ（Ｄｉｎ）を入力して
もよい。

【００２７】図５には上記ランダムロジック部１１をア
ドレススキャン方式で診断する場合の各種信号のタイミ
ングが示されている。先ず、ランダムロジック部１１内
の各フリップフロップＦＦｉのアドレスを、テスタ（試
験装置）によって外部端子４１よりテスト制御回路３０
に与えてこれをデコードさせるとともに、選択されたフ
リップフロップＦＦｉに対してテスト用制御信号ＳＷｉ
を供給すると同時に外部端子４５Ｂおよび入出力回路Ｉ
ＯＢを介してテスト専用バス２０上にスキャンインデー
タＳｉＤが入力される。これを繰り返すことによりテス
トデータが、ランダムロジック部１１内のすべてフリッ
プフロップにセットされる（Ｔ１）。

【００２８】次に、テスト用制御信号Ｃ２をランダムロ
ジック部１１内のすべてフリップフロップに与える（Ｔ
２）。すると、各フリップフロップではセットされたテ
ストデータがマスタラッチからスレーブラッチへ転送さ
れ、そのテストデータは、通常動作時の信号伝送経路上
の次段の論理ゲートへ供給可能にされる。次に、他の機
能ブロック１２，１３，１４の出力部のバッファ回路Ｂ
Ｇｊのアドレスを外部端子４１よりテスト制御回路３０
に与えてこれをデコードし、選択されたバッファ回路Ｂ
Ｇｊに対してテスト用制御信号（スキャンライト信号）
ＳＷｉが供給すると同時に外部端子４５Ｂおよび入出力
回路を介してテスト専用バス２０上にはスキャンインデ
ータＳｉＤが入力される。これを繰り返すことにより、
ランダムロジック部１１に入力したいテストデータは、
他の機能ブロック１２，１３，１４のバッファ回路ＢＧ
ｊにセットされる（Ｔ３）。これによって、ランダムロ
ジック部１１にテストデータが直接入力される。

【００２９】続いて、ランダムロジック部１１が外部入
力端子４２を持っている場合、その端子にテスト用入力
データをセットする。そして、ランダムロジック部１１
へ入力されるべきすべてのテストデータがセットされた
ときに、制御信号ＭＣ１が入力される（Ｔ４）。する
と、外部入力端子４２にセットされたテストデータおよ
びランダムロジック部１１に入力されたテストデータに
基づいて、ランダムロジック部１１に含まれかつＮＡＮ
Ｄ回路ＮＡ１〜ＮＡ６等によって構成された内部論理回
路が動作する。そして、内部論理回路によって演算され
たテスト結果は、通常動作時の信号伝送経路上の次段の
フリップフロップおよび出力部のバッファ回路に取り込
まれる。また、このときランダムロジック部１１が外部
出力端子４３を持っているならば、その端子への出力信
号状態はテスタによって読み取られる（Ｔ４）。

【００３０】次に、ランダムロジック部１１の出力部の
バッファ回路ＢＧｊのアドレスを外部端子４１よりテス
ト制御回路３０に与えてこれをデコードする。テスト制
御回路３０は、選択されたバッファ回路ＢＧｊに対して
テスト用制御信号（スキャンリード信号）ＳＲｉを供給
する。すると、各バッファ回路ＢＧｊから読み出された
スキャンアウトデータＳｏＤが、特に図中に示されてい
ない配線を経由してテスト専用バス２０上に出力され
る。テスト専用バス２０上のスキャンアウトデータＳｏ
Ｄは、入出力回路ＩＯＢを介して外部端子４５Ｂに出力
される。これを繰り返し、かつ外部端子４５Ｂから出力
されたテスト専用バス２０上のデータを外部のテスタで
次々と読むことができる。従って、ランダムロジック部
１１から他の機能ブロック１２，１３，１４および半導
体集積回路装置ＩＣ外部に出力されるべきデータを、直
接外部のテスタを用いて知ることができる（Ｔ５）。

【００３１】続いて、テスト用制御信号Ｃ２をランダム
ロジック部１１内のすべてフリップフロップに与える
（Ｔ６）。すると、各フリップフロップでは、マスタラ
ッチに取り込まれていたテスト結果がスレーブラッチへ
転送される。そこで最後に、ランダムロジック部１１内
の各フリップフロップＦＦｉのアドレスを、外部端子４
１よりテスト制御回路３０に与えてこれをデコードさせ
るとともに、選択されたフリップフロップＦＦｉに対し
てテスト用制御信号（スキャンリード信号）ＳＲｉを供
給する。すると、テスト専用バス２０上には各フリップ
フロップＦＦｉからスキャンアウトデータＳｏＤが出力
される。これを繰り返しかつテスト専用バス２０上のデ
ータをテスタで次々と読み込むことにより、ランダムロ
ジック部１１内の全てのフリップフロップに保持されて
いるテスト結果を、直接外部から知ることができる（Ｔ
７）。

【００３２】なお、図５において、制御信号ＥＭはテス
ト専用バス２０に接続された入出力回路ＩＯＢの入力／
出力切換え制御信号である。また、図５においては、１
つの外部端子４５Ｂを介して外部から入力され、あるい
は外部へ出力可能な構成とされ、これら２つの機能が入
出力回路の機能切換えに応じて選択されるとしたが、こ
れに限定されるものでなく、入力および出力専用端子並
びに入力専用回路および出力専用回路を設けた構成とさ
れても良い。さらに、テスト専用バスがテストデータ入
力用バスとテストデータ出力用バスとによって構成とさ
れても良い。

【００３３】次に、上記スキャン機能付きバッファを出
力部に有し、フリップフロップとしてスキャン機能付き
フリップフロップを使用したランダムロジック部１２を
シフトスキャン方式で診断する場合の具体的な方法につ
いて、図６および図７を用いて説明する。図６には、本
発明が適用された論理ＬＳＩが示されており、論理ＬＳ
Ｉを構成するランダムロジック部１２をシフトスキャン
方式で診断する場合のデータの流れが判り易く示されて
いる。

【００３４】この実施例では、ランダムロジック部１２
内のフリップフロップＦＦ２１，ＦＦ２２……は互いに
直列に接続されてシフトレジスタに構成されている。さ
らに、このシフトレジスタには、外部端子４５から直接
テスト用データをスキャン入力させ、かつ各フリップフ
ロップ取り込まれたテスト結果を外部端子４５へスキャ
ン出力させることができるようにされている。また、ラ
ンダムロジック部１１に対して入力したいテスト信号
は、他の機能ブロックすなわちランダムロジック部１１
や演算回路部１３、記憶回路部１４の出力部に設けられ
ているスキャン機能付きバッファ回路ＢＧ１１，ＢＧ３
１，ＢＧ４１，ＢＧ４２を使って与えるようになってい
る。

【００３５】本実施例においては、記憶回路部１４の出
力部４１内のスキャン機能付きバッファ回路ＢＧ１１に
関する説明は、本図の説明を容易にする理由および冗長
な説明となるのを避けるためあえて省略する。具体的に
は、予めアドレスデコーダＡ−ＤＥＣによって各機能ブ
ロック１１，１３，１４内のバッファ回路ＢＧ１１，Ｂ
Ｇ３２，ＢＧ４１，ＢＧ４２にＳＷｉ等を含む選択信号
ＳＳが供給されることによって、他の機能ブロック内の
バッファ回路ＢＧｊに対してテスト用データを入力し保
持させる。次に、その入力データをテスト開始時にテス
ト対象ブロックとしてのランダムロジック部１２に対し
て入力させる。また、ランダムロジック部１２が外部入
力端子４６を持っているならばその端子も更に使ってテ
スト用データを入力することも可能である。

【００３６】図７には上記ランダムロジック部１２をシ
フトスキャン方式で診断する場合の各種信号のタイミン
グが示されている。先ず、テスト制御回路３０によりラ
ンダムロジック部１２内の各フリップフロップＦＦｉに
対してテスト用制御信号（スキャンライト信号）ＳＷｉ
とマスタ・スレーブ転送制御信号Ｃ２を交互に供給しか
つテストデータ専用端子４５Ａにはスキャンインデータ
ＳｉＤを入れてやる。各フリップフロップではセットさ
れたテストデータがマスタラッチからスレーブラッチへ
転送され、これを繰り返すことにより、ランダムロジッ
ク部１２内のすべてフリップフロップに次々とテストデ
ータをシフトさせてセットする（Ｔ１１）。すると、各
フリップフロップにセットされたテストデータはランダ
ムロジック部１２内のテスタデータ設定経路上の次段の
論理ゲートへ供給される。

【００３７】次に、他の機能ブロック１１，１３，１４
の出力部のバッファ回路ＢＧｊの選択アドレスを外部端
子４１よりテスト制御回路３０に与えてこれをデコード
させるとともに、選択されたバッファ回路ＢＧｊに対し
てテスト用制御信号（スキャンライト信号）ＳＷｉを供
給しかつスキャンインデータＳｉＤが外部端子４５Ｂお
よび入出力回路ＩＯＢを経由してテスト専用バス２０上
に入力される。これを繰り返すことにより、ランダムロ
ジック部１２に入力したいテストデータは、他の機能ブ
ロック１１および１３，１４のバッファ回路ＢＧｊにセ
ットされる（Ｔ１２）。これによって、ランダムロジッ
ク部１２に他の機能ブロック１１，１３，１４のバッフ
ァ回路ＢＧｊからテストデータが入力される。

【００３８】続いて、ランダムロジック部１２が外部入
力端子４６を持っているならばその端子にテスト用入力
データをセットする。そして、ランダムロジック部１２
へ入力されるべきすべてのテストデータがセットされた
ときに制御信号ＭＣ１を入力する（Ｔ１３）。すると、
ランダムロジック部１２内の各フリップフロップにテス
ト結果すなわち入力されたテストデータがランダムロジ
ック部１２内部の論理回路を通過した結果が、ランダム
ロジック部１２内の通常動作時における信号伝送経路上
の次段のフリップフロップおよび出力部のバッファ回路
に取り込まれる。また、このときランダムロジック部１
２が外部出力端子４７を持っているならば、その端子の
出力信号状態はテスタにより読み取られる。

【００３９】次に、ランダムロジック部１２の出力部の
バッファ回路ＢＧｊの選択アドレスを外部端子４１より
テスト制御回路３０に与えてこれをデコードするるテス
ト制御回路３０は、選択されたバッファ回路ＢＧｊに対
してテスト用制御信号（スキャンリード信号）ＳＲｉを
供給する。すると、各バッファ回路ＢＧｊから読み出さ
れたスキャンアウトデータＳｏＤは、特に図示しない配
線を経由してテスト専用バス２０上に出力される。テス
ト専用バス２０上のスキャンアウトデータＳｏＤ入出力
回路ＩＯＢを介して外部端子４５Ｂに出力される。これ
を繰り返し、かつ外部端子４５Ｂから出力されたテスト
専用バス２０上のデータを外部のテスタで次々と読み込
むことができる。従って、ランダムロジック部１２から
他の機能ブロック１１および１３，１４および半導体集
積回路装置ＩＣ外部に出力されるべきデータを、直接外
部のテスタを用いて知ることができる（Ｔ１４）。

【００４０】続いて、マスタ・スレーブ転送制御信号Ｃ
２をランダムロジック部１２内のすべてフリップフロッ
プに与える（Ｔ１５）。すると、各フリップフロップで
は、マスタラッチに取り込まれていたテスト結果がスレ
ーブラッチへ転送される。それから、ランダムロジック
部１２内の各フリップフロップＦＦｉに対してテスト用
制御信号（スキャンリード信号）ＳＲｉとマスタ・スレ
ーブ転送制御信号Ｃ２を交互に供給してやる。すると、
制御信号ＳＲｉによって各フリップフロップの保持デー
タは、ランダムロジック部診断時におけるデータ伝送経
路上の次のフリップフロップへ転送され、制御信号Ｃ２
によってマスタラッチからスレーブラッチへ転送され
る。これを繰り返すことにより、ランダムロジック部１
２内のすべてフリップフロップのテスト結果が外部端子
４５へ出力される。これを外部のテスタで次々と読み込
むことにより、ランダムロジック部１２内の全てのフリ
ップフロップに保持されているテスト結果を、直接外部
から知ることができる（Ｔ１６）。

【００４１】次に、上記スキャン機能付きバッファを出
力部に有する記憶回路部１４を診断する場合の具体的な
方法について、図８および図９を用いて説明する。メモ
リをテストする場合、テスタに標準装備されているメモ
リのテスト機能（メモリのテストパターンを自動的に発
生するパターンジェネレータ）を利用すると効率が良
い。そこで、この実施例では、記憶回路部１４の診断の
際に、記憶回路部１４が外部から見たときにあたかも単
独のメモリに見えるように、テスト制御回路３０の構成
およびスキャン機能付きバッファ回路の接続が工夫され
ている。

【００４２】以下、記憶回路部１４がいわゆるクロック
ド・スタティック型ＲＡＭで構成されている場合を例に
取って更に具体的に説明する。図８には本発明が適用さ
れた論理ＬＳＩが示されており、論理ＬＳＩを構成する
記憶回路部１４を診断する場合のデータの流れが判り易
く示されている。この実施例の論理ＬＳＩは、クロック
信号が入力されるための入力端子４８を含み、記憶回路
部１４には論理ＬＳＩに入力されたクロック信号に基づ
いたクロックＣＫが入力されるための専用の制御入力端
子が設けられ、クロックＣＫによってメモリの動作の同
期がとられる。

【００４３】さらに、この実施例では、前述したテスト
専用バス２０の他に記憶回路部１４のテスト時には、入
力専用となるアドレスバス２０Ａが設けられている。ま
た、アドレスデコーダＡ−ＤＥＣによって機能ブロック
１１，１２および１４に供給される選択信号ＳＳには、
テスト制御信号ＳｉおよびＳＪが含まれる。さらに、記
憶回路部１４に対する入力データ信号を形成する他の機
能ブロック（ランダムロジック１１，１２）内の出力部
のスキャン機能付きバッファＢＧ１１，ＢＧ２１，ＢＧ
２２に対してライトサイクルで同時にテスト制御信号Ｓ
ｉが、またリードサイクルでは記憶回路部１４内の出力
部のスキャン機能付きバッファＢＧ４１，ＢＧ４２，…
…に対して同時にテスト制御信号Ｓｊが供給されるよう
にテスト制御回路３０内のアドレスデコーダＡ−ＤＥＣ
が構成されている。

【００４４】すなわち、スキャン機能付きバッファＢＧ
１１およびＢＧ２１には、それぞれ同一のアドレスｉが
割り当てられている。そして、ライトサイクル時にアド
レスデコーダＡ−ＤＥＣによってアドレスｉが指定され
るため、スキャン機能付きバッファＢＧ１１およびＢＧ
２１が同時に選択される。テスト専用バス２０は、スキ
ャン機能付きバッファＢＧ１１およびＢＧ２１にそれぞ
れ異なったデータを供給可能にするため、スキャン機能
付きバッファＢＧ１１およびＢＧ２１のそれぞれに結合
された複数のバスラインを含む。これによって、ライト
サイクル時にスキャン機能付きバッファＢＧ１１および
ＢＧ２１は、テスト専用バス２０上の異なるデータをそ
れぞれ上記記憶回路部１４に供給可能とされる。

【００４５】スキャン機能付きバッファＢＧ４１および
ＢＧ４２には、それぞれ同一のアドレスｊが割り当てら
れている。そして、ライトサイクル時にアドレスデコー
ダＡ−ＤＥＣによってアドレスｊが指定されるため、ス
キャン機能付きバッファＢＧ４１およびＢＧ４２が同時
に選択される。また、テスト専用バス２０は、スキャン
機能付きバッファＢＧ４１およびＢＧ４２からそれぞれ
異なったデータを受けることが可能とされるように、ス
キャン機能付きバッファＢＧ４１およびＢＧ４２のそれ
ぞれに結合された複数のバスラインを含む。これによっ
て、リードサイクル時にスキャン機能付きバッファＢＧ
４１およびＢＧ４２によって、テスト専用バス２０上に
異なるデータが読み出されることが可能とされる。

【００４６】これとともに、記憶回路部１４に対するア
ドレス信号を形成する他の機能ブロック（図ではランダ
ムロジック１２）内の出力部のスキャン機能付きバッフ
ァＢＧ２２，……やＲ／Ｗ信号を形成する他の機能ブロ
ック（図ではランダムロジック１１）内のスキャン機能
付きバッファＢＧ１２に対してライトサイクルおよびリ
ードサイクルのいずれの際にもスキャンイン制御信号が
入力されるようにするため、テスト制御信号ＳｉとＳｊ
との論理和をとるゲート回路Ｇ３０がテスト制御回路３
０内に設けられており、これらの信号は同時にアドレス
出力用のバッファＢＧ２２，Ｒ／Ｗ信号出力用のバッフ
ァＢＧ１２に対して供給されるように構成されている。

【００４７】すなわち、スキャン機能付きバッファＢＧ
１１およびＢＧ２２は、実質的にアドレスｉ，ｊが与え
てられている。つまり、デコーダがアドレスｉ，ｊを選
択した際に、スキャン機能付きバッファＢＧ１１および
ＢＧ２２が同時に選択される。このとき、スキャン機能
付きバッファＢＧ１２は、アドレスバスを構成するある
バスラインからのデータを記憶回路部１４に、Ｒ／Ｗ信
号として供給する。また、スキャン機能付きバッファＢ
Ｇ２２は、アドレスバスを構成するあるバスラインから
のデータをアドレス信号Ａｉｎとして記憶回路部１４に
供給する。

【００４８】これによって、ライトサイクルでは、外部
のテスタから与えられたメモリのアドレス信号Ａｉｎや
Ｒ／Ｗ信号がテスト専用アドレスバス２０Ａを介してラ
ンダムロジック１２内のスキャン機能付きバッファＢＧ
２２，ＢＧ１２を介して記憶回路部１４に供給され、そ
の時の複数の書込みデータはテスト専用バス２０を介し
てランダムロジック１１，１２内のスキャン機能付きバ
ッファＢＧ１１，ＢＧ２１，……を介して記憶回路部１
４に同時に取り込まれる。一方、リードサイクルでは、
外部のテスタから与えられたメモリのアドレス信号Ａｉ
ｎやＲ／Ｗ信号がテスト専用アドレスバス２０Ａを介し
てランダムロジック１２内のスキャン機能付きバッファ
ＢＧ２２，ＢＧ１２を介して記憶回路部１４に供給さ
れ、上記アドレス信号Ａｉｎによって指定された記憶回
路部１４内の所定の領域から同時に読み出された読出し
データは記憶回路部１４内のスキャン機能付きバッファ
ＢＧ４１，ＢＧ４２，……から直接テスト専用バス２０
の複数のバスライン上に出力され、テスト専用バス２０
上の複数のデータは外部のテスタによって読み取られ
る。

【００４９】図９には上記記憶回路部１４をテスタのパ
ターンジェネレータを使って診断する場合の各種信号の
タイミングが示されている。先ず、入力端子４１からテ
スト制御回路３０に対してテスト用制御信号ＴＥ，ＳＷ
ｉおよびＳＲｉと選択アドレスｉが入力される。する
と、テスト制御回路３０によって、ランダムロジック部
１１，１２内のスキャン機能付きバッファＢＧ１１，Ｂ
Ｇ１２，ＢＧ２１，ＢＧ２２に対してテスト用制御信号
Ｓｉが供給される。また、これに同期してテストアドレ
ス専用端子４５Ｃにはメモリに対するリード・ライト制
御信号Ｒ／Ｗやアドレス信号Ａｋが入力され、テストデ
ータ専用端子４５Ｂには複数のスキャンインデータＳｉ
Ｄが入力される。

【００５０】すると、リード・ライト制御信号Ｒ／Ｗや
メモリのアドレス信号Ａｋは、アドレスバッファＡＤＢ
およびテスト専用アドレスバス２０Ａを介してランダム
ロジック１１内のスキャン機能付きバッファＢＧ１２お
よびランダムロジック１２内のスキャン機能付きバッフ
ァＢＧ２２，……を介して記憶回路部１４に供給され、
複数の書込みデータはテスト専用バス２０を介してラン
ダムロジック１１，１２内のスキャン機能付きバッファ
ＢＧ１１，ＢＧ２１，ＢＧ２２を介して同時に記憶回路
部１４に供給される。この状態において、外部から制御
入力端子４９にクロックＣＫが入力されたときリード／
ライト制御信号Ｒ／Ｗのハイレベル（ライトモード）に
基づいて、データの書込みが行なわれる（ライトサイク
ルＴ２１）。

【００５１】次に、入力端子４１からテスト制御回路３
０に対してテスト用制御信号および記憶回路の選択アド
レスｊが入力される。すると、テスト制御回路３０によ
ってから記憶回路部１４内のスキャン機能付きバッファ
ＢＧ４１，ＢＧ４２，……に対してテスト用制御信号Ｓ
ｊが供給される。また、これに同期してテストアドレス
専用端子４５Ｃにはメモリのアドレス信号Ａｋが入力さ
れる。すると、メモリのリード／ライト制御信号Ｒ／Ｗ
やアドレス信号ＡｋはアドレスバッファＡＤＢおよびテ
スト専用アドレスバス２０Ａを介して、ランダムロジッ
ク１１内のスキャン機能付きバッファＢＧ１２およびラ
ンダムロジック１２内のスキャン機能付きバッファ回路
ＢＧ２２，……に取り込まれ、記憶回路部１４に印加さ
れる。そして、記憶回路部１４外部から制御入力端子４
９にクロックＣＫが入力されたときリード／ライト制御
信号Ｒ／Ｗがロウレベル（リードモード）とされること
により、上記アドレス信号Ａｉｎによって指定された記
憶回路部１４内の所定の領域に記憶されている複数のデ
ータの読出しが行なわれ、読み出されたデータはテスト
専用バス２０上に出力される（リードサイクルＴ２
２）。上記ライトサイクルとリードサイクルを繰り返し
実行してテスト専用バス２０上に出力されたリードデー
タを外部のテスタで読み取って期待値と比較すること
で、記憶回路部１４の診断を行なうことができる。

【００５２】図１０には、スキャン機能付きバッファ回
路の他の実施例が示されている。この実施例のスキャン
機能付きバッファ回路は、各機能ブロックの出力部に設
けられたバッファにラッチされたデータをシフトスキャ
ン方式で読み出せるように構成する場合に好適な回路例
である。このスキャン機能付きバッファ回路は、アドレ
ススキャン方式に好適なスキャン機能付きバッファ（図
２参照）に比べて回路の規模は大きくなるが、例えばＬ
ＳＩのすべての機能ブロックが診断方式としてシフトス
キャン方式を採用しているような場合に使用すると効果
的である。各機能ブロックの出力部に設けられたバッフ
ァにラッチされたデータを読みだすためにのみアドレス
スキャン制御回路を設ける必要がないからである。

【００５３】図１０の実施例のスキャン機能付きバッフ
ァ回路は、ラッチされたデータをシフトスキャン方式で
読み出せるようにするため、図２に示されている回路を
マスタラッチとし、その後段に、トランスファゲートＴ
Ｇ３０とデータ保持用のキャパシタＣ３０とインバータ
ＩＮＶ３０とからなるスレーブラッチを接続し、インバ
ータＩＮＶ３０からスキャンアウトデータＳｏＤを出力
させるように構成されている。また、通常動作モードで
インバータＩＮＶ３０に貫通電流が流れるのを防止する
ため、インバータＩＮＶ３０の入力端子と電源電圧Ｖｃ
ｃとの間にプルアップＭＯＳＱ３０が接続されている。

【００５４】このＭＯＳＱ３０のゲート端子には、マス
タラッチを構成するスイッチＳ１に印加される制御信号
ＴＥが共通に印加されている。また、トランスファゲー
トＴＧ３０の制御端子には、マスタ・スレーブ転送制御
信号Ｃ２が印加されている。なお、マスタラッチを構成
するスイッチＳ２，Ｓ３の制御端子には、スキャンイン
の指令とバッファを指定（選択）する信号を兼ねたテス
ト用制御信号ＳＷｉの代わりに、バッファ間のシフトを
行なわせるシフト制御信号Ｃ１が他のバッファと共通に
印加されるようになっている。

【００５５】このスキャン機能付きバッファ回路は、上
記３つの制御信号ＴＥ，Ｃ１，Ｃ２によって表４に示す
ごとく、４つのモードで動作する。すなわち、制御信号
ＴＥ，Ｃ１，Ｃ２がすべてロウレベルのときは、スイッ
チＳ１がオフされ論理ゲートＧ１が活性化されることに
より、入力信号をそのまま通過させるバッファとして機
能する。このとき、制御信号ＴＥによりプルアップＭＯ
ＳＱ３０がオンされるため、スキャンアウトデータＳｏ
Ｄはロウレベルに固定される。

【表４】

【００５６】また、制御信号ＴＥがハイレベルにされ論
理ゲートＧ１が非活性化されている状態で、シフト制御
信号Ｃ１（パルス）が入力されると、Ｃ１がハイレベル
の期間中にスイッチＳ２がオフ、Ｓ３がオンされて、そ
のとき供給されているスキャンインデータＳｉＤがイン
バータＩＮＶ１とＩＮＶ２とからなるマスタラッチ回路
に取り込まれ、制御信号Ｃ１がロウレベルに変化すると
取り込んだデータを保持する。このとき、トランスファ
ゲートＴＧ３０はロウレベルの制御信号Ｃ２により遮断
されているため、スレーブラッチへのレーシングは防止
される。

【００５７】一方、制御信号ＴＥがハイレベルにされ論
理ゲートＧ１が非活性化され、スイッチＳｉがオンさ
れ、ロウレベルのシフト制御信号Ｃ１によりマスタラッ
チが能動化されている状態で、シフト制御信号Ｃ２（パ
ルス）が入力されると、トランスファゲートＴＧ３０が
導通されて、マスタラッチの保持データがスレーブラッ
チに転送される。このとき、プルアップＭＯＳＱ３０
はオフされているため、マスタラッチの保持データに対
応した電荷がキャパシタＣ３０に充電され、制御信号Ｃ
２がロウレベルに変化すると取り込んだデータをスレー
ブラッチに保持するとともに、その保持データがインバ
ータＩＮＶ３０によりスキャンアウトデータＳｏＤとし
て出力される。

【００５８】さらに、上記スキャン機能付きバッファ回
路は、上記制御信号Ｃ１，Ｃ２がロウレベルにされてス
イッチＳ２がオン、トランスファゲートＴＧ３０が遮断
されている状態で、制御信号ＴＥ（パルス）が入力にさ
れることにより論理ゲートＧ１が一時的に活性化され
て、内部回路の信号（テスト結果）をマスタラッチに取
り込んで保持させることができる。この保持データは、
その後、上記と同様にしてシフト制御信号Ｃ２（パル
ス）を入れることにより、スレーブラッチへ転送させ、
スキャンアウト信号ＳｏＤとして出力させることができ
る。

【００５９】以上説明した実施例においては、１つの半
導体基板上に形成された半導体集積回路装置を効率良く
診断するための診断単位として、２つのランダムロジッ
ク部と記憶回路部および演算回路部とに分割したが、上
記各機能ブロックをさらに小さなブロックに分割してそ
の小ブロックごとに診断できるように構成することも可
能である。通常、論理ＬＳＩの設計においては、ＬＳＩ
内部を複数の機能ブロックに分割して階層的に設計する
ことが行なわれるので、各階層での分割に従ってそれぞ
れ診断回路を構成するようにしても良い。また、診断単
位の規模は、ある分割された診断単位を診断するための
テストプログラムの作成が、他の診断単位を診断するた
めのテストプログラムを作成するプロセスに対し、独立
して行なえるような規模とされていれば良い。

【００６０】次に、本発明の診断方式を適用する場合の
ＬＳＩの設計手順の一例を図１１を用いて説明する。先
ず、診断回路を考慮しないで論理設計を行なう（ステッ
プＳ１）。このとき、既に他のＬＳＩにおいて設計、使
用されて実績のある機能ブロックの設計データが、セル
ライブラリと称される設計データを蓄積保存するための
データ登録手段にマクロセルとして登録されていれば、
それを利用することにより論理設計の効率化を図ること
ができる。論理設計が終了した後、その論理データに基
づいてコンピュータを使ってテスト容易化回路の付加す
なわち図２に示すようなスキャン機能付きバッファ回路
の追加やフリップフロップへのスキャン機能の付加によ
り図３に示すようなマスタ・スレーブ型のフリップフロ
ップへの変更を行なう（ステップＳ２）。その後、この
テスト容易化回路付き論理設計データに基づいて、一方
では回路や配線のレイアウト設計（ステップＳ３）、マ
スクデータの作成（ステップＳ４）を経てＬＳＩの製造
工程（ステップＳ５）に移行する。

【００６１】また、テスト容易化回路付き論理設計デー
タの完成した段階で、上記レイアウト設計等と並行して
論理設計データに基づいて各機能ブロック（メモリを除
く）毎に、テストパターンの自動生成（ステップＳ６）
を行ない、それをファイルに格納する。このとき、論理
設計でセルライブラリに登録されていたマクロセルを使
用していれば、既に生成されファイルに登録されている
マクロセル用のテストパターンを利用することができる
ので、それを今回のＬＳＩのテストパターンの一部とし
てファイルに格納する。ステップＳ５でのＬＳＩの製造
とステップＳ６でのテストパターンの生成が終了した
後、製造されたＬＳＩについてファイルに格納されてい
るテストパターンを使って、各機能ブロック毎にテスト
を行なう（ステップＳ７）。また、ＬＳＩがメモリを内
蔵している場合には、テスタに装備されているメモリの
テスト機能を使ってメモリ部のテストを行なう。

【００６２】以上説明したように、上記実施例は、論理
ＬＳＩ内部の回路を複数の機能ブロックに分割し、各機
能ブロックの出力部に、制御信号によってデータをラッ
チする機能と入力信号をそのまま素通りさせる機能とに
切り換えることが可能な構成のスキャン機能付きバッフ
ァ回路を設けるとともに、これらのバッファ回路をテス
ト専用バスに接続し、テストデータを直接上記バッファ
に入れたり読み出したりできるようにしたので、各機能
ブロックごとにテストパターンを作成し、また各機能ブ
ロックごとにテストを行なうことができるとともに、一
度設計した機能ブロックを他のＬＳＩに使用する場合に
は既に作成されているテストパターンを利用できるよう
になるため、テストパターンの作成およびテストに要す
る時間を従来の診断方式に比べて大幅に短縮することが
できるという効果がある。

【００６３】また、各機能ブロック内のフリップフロッ
プも上記テスト専用バスに接続してテストデータを直接
スキャンイン、スキャンアウトできるようにしたので、
論理が複雑な場合にも直接内部のフリップフロップにテ
ストデータを入れることができるため、各機能ブロック
ごとにテストすることと相俟って、テスト時間を大幅に
短縮することができるという効果がある。

【００６４】なお、上記実施例においては、機能ブロッ
クの診断をアドレススキャン方式で行なう場合とシフト
スキャン方式で行なう場合についてそれぞれ図４および
図６を参照しながら説明した。そして、これらの機能ブ
ロックの診断を行なう際、図４に於いてはテストデータ
を他の機能ブロックのスキャン機能付きバッファおよび
内部フリップフロップに入力する方法を、また図６にお
いてはテストデータをスキャン機能付きバッファに入力
する方法として１本のテスト専用バス２０上のテストデ
ータをそれぞれ異なったアドレスに割り付けられている
スキャン機能付きバッファまたはフリップフロップに１
つずつ入力する方法について説明した。この発明は、こ
れに限定されるものでなく、テスト専用バス２０は複数
のバスラインを含み、複数のスキャン機能付きバッファ
またはフリップフロップに対して実施例バスラインに対
応した同一のアドレスが割り付けられている構成とされ
ても良い。

【００６５】この場合、同一アドレスを有する複数のス
キャン機能付きバッファおよびフリップフロップに対し
て複数のバスラインからそれぞれ異なったテストデータ
が同時に供給される。そのため、診断時に上記スキャン
機能付きバッファおよびフリップフロップへのテストデ
ータ書込み時間が短縮化され、各機能ブロックの診断時
間さらには半導体集積回路装置の診断時間の短縮化が可
能となる。また、上記実施例では、記憶回路部１４の診
断を行なうための記憶回路部への書込みデータは、同一
アドレスに割り付けられた記憶回路ブロック図１４外部
のスキャン機能付きバッファを用いて複数のテスト専用
バス２０から同時に入力される構成としたが、これに限
定されるものでなく、例えばそれぞれ異なったアドレス
を有し、各々一本のテスト専用バス２０に結合されたス
キャン機能付きバスを含む構成とされても良い。

【００６６】さらに、上記実施例では、記憶回路部の診
断の際に記憶回路部へ供給するテスト制御信号Ｒ／Ｗ
を、テスト制御信号を他の機能ブロックの出力部に設け
られたスキャン機能付きバッファ回路を介してメモリへ
供給するように構成しているが、半導体集積回路装置の
外部から直接記憶回路部に入力することも可能である。
さらに、上記実施例で説明したスキャン機能付きバッフ
ァ回路やスキャン機能付きフリップフロップは一例であ
り、図１０に示されているバッファ回路のスレーブラッ
チを、マスタラッチと同様に２つのインバータによって
構成する等、種々の変形例が考えられる。以上の説明で
は主として本発明者によってなされた発明をその背景と
なった利用分野である論理ＬＳＩに適用した場合につい
て説明したが、この発明はそれに限定されるものでな
く、ディジタル回路とアナログ回路が混在したＬＳＩ等
にも利用することができる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、診断機能を備えた論理集積
回路の開発において、テストパターンの作成およびテス
トに要する時間を従来の診断方式に比べて大幅に短縮す
ることができる。

【図面の簡単な説明】

【図１】本発明を適用した論理ＬＳＩの全体の概略構成
を示すブロック図、

【図２】スキャン機能付きバッファ回路の一実施例を示
す回路構成図、

【図３】スキャン機能付きフリップフロップの一実施例
を示す回路構成図、

【図４】ランダムロジック部をアドレススキャン方式で
診断する場合のデータの流れを示す説明図、

【図５】ランダムロジック部をアドレススキャン方式で
診断する場合の各種信号のタイミングを示すタイムチャ
ート、

【図６】ランダムロジック部をシフトスキャン方式で診
断する場合のデータの流れを示す説明図、

【図７】ランダムロジック部をシフトスキャン方式で診
断する場合の各種信号のタイミングを示すタイムチャー
ト、

【図８】スキャン機能付きバッファ回路を出力部に有す
る記憶回路部を診断する場合のデータの流れを示す説明
図、

【図９】記憶回路部をテスタのパターンジェネレータを
使って診断する場合の各種信号のタイミングを示すタイ
ムチャート、

【図１０】スキャン機能付きバッファ回路の他の実施例
を示す回路構成図、

【図１１】本発明の診断方式を適用する場合のＬＳＩの
設計手順の一例を示すフローチャートである。

【符号の説明】

１１，１２機能ブロック（ランダムロジック部）１３機能ブロック（演算回路部）１４機能ブロック（記憶回路部）２０テスト専用バスＢＧ１１〜ＢＧ４２スキャン機能付きバッファ回路ＦＦ１１〜ＦＦ２２スキャン機能付きフリップフロッ
プ

───────────────────────────────────────────────────── フロントページの続き (72)発明者永井正彦神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】

【請求項１】論理ＬＳＩが複数の機能ブロックに分割
され、各機能ブロックは外部から直接テストデータが入
力可能に構成され、各機能ブロックごとのテストが可能
に構成されていることを特徴とする論理集積回路。
【請求項２】上記各機能ブロックの出力部には、制御
信号によってデータをラッチする機能と入力信号をその
まま素通りさせる機能とに切り換えることが可能な構成
のバッファ回路が設けられているとともに、これらのバ
ッファ回路はテスト専用線に接続され、テストデータを
直接上記バッファ回路に入れたり読み出したりできるよ
うに構成されていることを特徴とする請求項１記載の論
理集積回路。
【請求項３】上記各機能ブロック内のフリップフロッ
プはマスタ・スレーブ構成とされかつテスト専用線に接
続され、テストデータを直接スキャンイン、スキャンア
ウトできるように構成されていることを特徴とする請求
項１または請求項２記載の論理集積回路。
【請求項４】上記機能ブロックの一つが記憶回路であ
る場合において、該記憶回路の出力部のバッファ回路お
よび該記憶回路にテスト信号を供給する他の機能ブロッ
クの出力部のバッファ回路はテスト制御信号により同時
に選択可能に構成されていることを特徴とする請求項２
記載の論理集積回路。
【請求項５】上記スキャン機能付きバッファ回路は、
切換え制御信号によって入力信号を通過または遮断する
論理ゲートと、この論理ゲートの後段に接続されたラッ
チ回路と、このラッチ回路の帰還経路の途中に設けられ
これを遮断可能にするための第１のゲート手段と、上記
ラッチ回路の入力側にテスト用のデータを入れるための
第２のゲート手段と、上記ラッチ回路の出力端子からラ
ッチデータを取り出すための第３のゲート手段とを備え
ていることを特徴とする請求項１、請求項２または請求
項３記載の論理集積回路。