JP2628154B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】 〔概要〕 本発明は、それぞれ自己テスト回路を内蔵する複数の
集積回路ブロックがウェハー上に形成された半導体集積
回路およびその自己テスト方法にあって、各集積回路ブ
ロックが独立にテスト状態または通常状態に切り替わる
手段を有している。
これにより集積回路ブロックは自己テスト回路によっ
て個々に良品選別されることが可能であるだけでなく、
良品の集積回路ブロックが電気的に接続されてシステム
を構成する場合にも、該自己テスト回路を利用してシス
テム構成後のシステム全体の良品判定が可能となる。
このためシステムテスト用回路が不要となるので、よ
り一層の集積化が可能となる。
〔産業上の利用分野〕
本発明は半導体集積回路およびその自己テスト方法に
関するものであり、更に詳しく言えば一ウェハー上に形
成された自己テスト回路を内蔵する複数の集積回路ブロ
ックをシステム構成してなる半導体集積回路およびその
自己テスト方法に関するものである。
ウェハー・スケール集積回路（１枚のウェハ全体によ
って形成される集積回路、あるいはこれと同等のスケー
ルの集積回路を意味する。）は、従来の集積回路よりも
大規模であり、またその入出力端子数も多い（300〜100
0個）。
ところで現在市販されているICテスタの入出力端子数
の最も多いもので256個であり、またウェハ状態で動作
を確認するため必要なブローブカード（一般に針をウェ
ハのバッド等に接触する。）もウェハほどの大きさもの
になると、接触時の針の圧力の均一性の保持や針の位置
設定の精度を上げることが難しく、実際上、製作不可能
である。
またプリント板のテスターとして用いられるボードテ
スターがあり、その入出力端子数は、現在、最高1024個
であるが、コンタクトはエッジ・コネクターを介して行
うため、ウェハー・スケール集積回路のテストに用いる
ことができない。
従ってウェハー・スケール集積回路においては、自己
テスト回路を内蔵することが必要となる。
〔従来の技術〕
ウェハー・スケール集積回路は複数の集積回路ブロッ
クにより構成される。第４図は構成要素としての単一の
集積回路ブロックの構成図であり、バタフライ・プロセ
ッサ機能を有し、また自己テスト回路を内蔵している。
１はバタフライ・プロセッサであり、８ビットの入力
２本と８ビットの出力２本とを有する。２は疑似ランダ
ム・パターン発生器であり、テスト用クロック入力（TC
K）端子とクリア入力（CL）端子および16ビットのパタ
ーン・データ出力端子とを有する。３は入力切替スイッ
チであり、テストイネーブル入力（TE）により疑似ラン
ダム・パターン発生器２の出力Tiか、またはデータ入力
Ai,Biを選択してバタフライ・プロセッサ１に入力す
る。
４はバタフライ・プロセッサ１の出力のデータを入力
して圧縮データ（シグネチャ出力）を出力するデータ圧
縮器であり、クリア入力（CL）端子とテスト・イネーブ
ル入力（TE）端子とを有する。
なお第５図は16ビットの疑似ランダム・パターン発生
器２の構成を示す図であり、15個のクリア付きディレイ
ドフリップフロップ回路（F1〜F15）と１個のセット付
きディレイドフリップフロップ回路（F16）および３個
のイックスクルーシブ・オア（Ｅ−OR）回路からなって
いる。但し、図においてテストクロック入力（TCK）お
よびクリア入力（CL）等はすべて省略されている。
第６図は16ビットの入力切替えスイッチ３の構成を示
す図であり、第７図はそのうちの１ビットの入力切替え
スイッチの回路図である。
第８図は16ビットのデータ圧縮器４の構成を示す図で
あり、16個のクリア付きディレイドフリップフロップ回
路（F1〜F16）および19個のイックスクルーシブ・オア
（Ｅ−OR）回路からなっている。但しテストクロック入
力（TCK）およびクリア入力（CL）等はすべて省略され
ている。
次に第４図の集積回路ブロックの自己テストを行うと
きの動作について、第９図のタイムチャートを参照しな
がら説明する。
（１）自己テストを行う場合には、クリア入力を“H"レ
ベル，テスト・イネーブル入力を“H"レベルに設定す
る。これにより疑似ランダム・パターン発生器２は初期
設定され、例えば第５図に示すようにフリップフロップ
回路F16がセットされる他はすべてのフリップフロップ
回路F1〜F15がリセットされる。同様に第８図に示すよ
うに、データ圧縮器４も初期設定され、すべてのフリッ
プフロップ回路F1〜F16がリセットされる。また入力切
替えスイッチ３は擬事ランダム・パターン発生器２の出
力Tiを選択する。
次いでテスト用クロック入力（TCK）のクロック信号
が擬似ランダム・パターン発生器２およびデータ圧縮器
４に入力すると、これらはクロック動作を行う。すなわ
ち擬似ランダム・パターン発生器２のクロック動作によ
って発生したランダム・パターンデータはバタフライ・
プロセッサ１に逐次入力し、該バタフライ・プロセッサ
１によって演算された後にデータ圧縮器４に入力する。
このようにしてある特定数のクロックを入力した後、
データ圧縮器４から出力される圧縮データ（シグネチャ
出力）と期待値とを比較する。良品であればこれらは一
致するので、各集積回路ブロックの良否判定を行うこと
ができる。
次に良否判定によって選別された集積回路ブロックを
適宜、電気的に接続することにより、ある一つのシステ
ムを構成する。
〔発明が解決しようとする問題点〕
ところでシステム構成された半導体集積回路について
も、同様にシステムとしての良否判定を行う必要があ
る。
そこでシステム構成された半導体集積回路にも自己テ
スト回路を付加すると、第10図に示すような回路構成と
なると考えられる。
図において５〜12はそれぞれ自己テスト回路を内蔵す
るバタフライ・プロセッサ機能の集積回路ブロックであ
る。そして少なくとも5,7,9,12の集積回路ブロックが自
己テスト回路により良品であると判定され、これら４個
の良品の集積回路のブロックを電気的に接続することに
よってシステムとしての４ポイント高速フーリエ変換
（FFT）プロセッサが構成される。
14はこの高速フーリエ変換プロセッサの動作チェック
のために新たに必要とされる入力切替スイッチ付きの擬
似ランダム・パターン発生器である。但し、擬似ランダ
ム・パターン発生器14はシステムのテストのため、32ビ
ットの入力とウェハ・テスト用テストイネーブル入力
（WTE）とを必要とする。また15は高速フーリエ変換プ
ロセッサの動作チェックのために新たに必要とされる32
ビット入力のデータ圧縮器である。
このように新たにシステム・テスト用の自己テスト回
路を設けておくことにより、システム構成後のテストを
行うことが可能となる。しかしこの自己テスト回路を形
成する領域がウェハー上に特別に必要となるため、集積
度が低くなるという問題がある。
本発明はかかる問題点を解決するために創作されたも
のであり、各集積回路ブロックの内蔵する自己テスト回
路を利用してシステム・テストを行うことを可能とする
半導体集積回路およびその自己テスト方法の提供を目的
とする。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、第１図および第４図に例
示するように、論理回路、外部入力端子、テストデータ
発生器、テストイネーブル信号に基づいて前記外部入力
端子からの入力信号又は前記テストデータ発生器の出力
信号のいずれかを選択して前記論理回路に入力する入力
切替スイッチ、論理回路の出力信号を出力する外部出力
端子、及び論理回路の出力信号を圧縮して出力するデー
タ圧縮器よりなる集積回路ブロックを複数有し、各集積
回路ブロックの外部出力端子と次段の集積回路ブロック
の外部入力端子とが順次接続されてなる半導体集積回路
において、前記テストイネーブル信号を入力するテスト
イネーブル端子をそれぞれの集積回路ブロックごとに個
別に設け、前記テストイネーブル信号によって前記集積
回路ブロックを個別に制御可能とすることを特徴とす
る。
本発明の半導体集積回路の自己テスト方法は、論理回
路、外部入力端子、テストデータ発生器、テストイネー
ブル信号に基づいて前記外部入力端子からの入力信号又
は前記テストデータ発生器の出力信号のいずれかを選択
して前記論理回路に入力する入力切替スイッチ、論理回
路の出力信号を出力する外部出力端子、及び論理回路の
出力信号を圧縮して出力するデータ圧縮器よりなる集積
回路ブロックを複数有し、各集積回路ブロックの外部出
力端子と次段の集積回路ブロックの外部入力端子とが順
次接続され、それぞれの集積回路ブロックに対して個別
に前記テストイネーブル信号を入力するテストイネーブ
ル端子が設けられた半導体集積回路の自己テスト方法に
おいて、初段の集積回路ブロックのテストイネーブル端
子には、前記テストデータ発生器の出力信号を選択する
テストイネーブル信号を入力し、初段の集積回路ブロッ
ク以外の各集積回路ブロックのテストイネーブル端子に
は、前記外部入力端子からの入力信号を選択するテスト
イネーブル信号を入力することを特徴とする。
〔作用〕
本発明によれば、外部入力端子からの入力信号または
テストデータ発生器の出力信号のいずれかを選択する信
号選択用のテストイネーブル端子を個々の集積回路ブロ
ックごとに設けている。
個々の集積回路ブロックの動作試験を行う場合は、テ
ストデータ発生器の出力信号を選択する信号をテストイ
ネーブル端子に入力する。これにより、各集積回路ブロ
ックの論理回路にはテストデータ発生器の出力信号が入
力して試験が行われ、個々のデータ圧縮器からその試験
結果が出力される。
システム全体としての動作試験を行う場合、初段の集
積回路ブロックにおいてはテストデータ発生器の出力信
号を論理回路に入力し、他の集積回路ブロックにおいて
は前段の集積回路ブロックの出力信号を論理回路に入力
する。これにより、縦続接続された集積回路ブロックに
は前段から順次信号が流れてくるので、最終段の集積回
路ブロックの出力信号の正否を検査することにより、シ
ステムとしての動作試験を行うことができる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係るウェハ・スケール半
導体集積回路のブロック図である。図において、16〜24
は第10図に示す集積回路ブロックと同様の集積回路ブロ
ックである。但し、集積回路ブロック16〜24はそれぞれ
独自に通常動作状態又はテスト状態に切り替えることの
出来るテスト・イネーブル入力TE1〜TE9を備えている。
説明の便宜上、第10図の従来例と同様の配置にある集
積回路ブロック16,18,20,23が自己テスト回路によるテ
ストの結果、良品であり、そしてこれらの集積回路ブロ
ックにより同様のシステム構成を行っている。
第２図はシステム構成後の本発明の実施例に係る半導
体集積回路の更に詳しい構成を示す図である。
次に第２図に示す本発明の実施例回路の動作につい
て、第３図のタイムチャートを参照しながら説明する。
（１）まずクリア入力（CL）を“H"レベルにして、各集
積回路ブロック16,18,20,23が内蔵する擬似ランダム・
パターン発生器２およびデータ圧縮器３を初期設定す
る。
（２）次いでテストイネーブル入力TE1,TE3を“H"レベ
ルにしてシステムの先頭にある集積回路ブロック16,18
をテスト状態にするとともにテストイネーブル入力TE5,
TE8を“L"にして後続の集積回路ブロック20,23を通常動
作状態にする。
なお、ここでいう通常動作状態においてもテスト回路
は動作している。集積回路ブロック20,23の入力には、
切替え回路により集積回路ブロック16,18の出力データ
が入り、演算後、出力データは、データ圧縮器により圧
縮されている。
（３）次にテスト用クロック入力（TCK）を入力する
と、擬似ランダム・パターン発生器２およびデータ圧縮
器４が動作を開始する。このとき先頭の集積回路ブロッ
ク16,18のみがテスト状態に設定されているので、該集
積回路ブロック16,18から演算後のテストデータが出力
される。次いでこれらのテストデータは後続の集積回路
ブロック20,23に入力され、再び演算された後、該集積
回路ブロック20,23のデータ圧縮器から圧縮データTC5,T
C8が出力される。
（４）そしてある特定数のテストクロックを入力した
後、集積回路ブロック20,23のそれぞれから出力される
圧縮データ（シグネチャ出力）と期待値とを比較する。
良品であればこれらは一致する。このようにしてシステ
ムとしての良品判定を行うことが可能となる。
以上説明したように、本発明の実施例によれば各集積
回路ブロックの内蔵する自己テスト回路、すなわち擬似
ランダム・パターン発生器２とをデータ圧縮器４を用い
てシステム構成後のシステムとしての良否判定を行うこ
とができるので、システム・テスト用の特別の自己テス
ト回路が不要となる。このため半導体集積回路の集積度
の向上を図ることができる。
なお、実施例ではバタフライ・プロセッサ機能の集積
回路のブロックの場合について説明したが、これに限ら
れるものではないことは勿論である。
更にウエハ・スケールの半導体集積回路について説明
したが、ウエハの一部の領域を使用してシステムを構成
する場合にも適用可能である。
〔発明の効果〕
以上説明したように、本発明によれば各集積回路ブロ
ックごとに、テストイネーブル端子を個別に設けている
ので、各集積回路ブロックの試験だけでなく、これらの
集積回路ブロックによって構成される全体のシステムに
ついてもテストすることができる。これにより、複数の
集積回路のブロックからなる大きな集積回路であって
も、各集積回路ブロックおよびシステム全体の試験を容
易に行うことができる。
【図面の簡単な説明】
第１図は本発明の実施例に係る半導体集積回路の全体の
構成を示すブロック図、 第２図は、第１図の半導体集積回路において、良品の集
積回路ブロックを用いてシステム構成した後の半導体集
積回路の構成を示す図、 第３図は、第２図の半導体集積回路テスト動作を説明す
るためのタイムチャート、 第４図は、第２図の半導体集積回路ブロックの構成を示
す図、 第５図は集積回路ブロック内の16ビットランダム・パタ
ーン発生器の構成を示す図、 第６図は集積回路ブロック内の16ビット入力切替スイッ
チの構成を示す図、 第７図は１ビット分の入力切替スイッチの回路図、 第８図は集積回路ブロック内の16ビットデータ圧縮器の
構成を示す図、 第９図は、第４図に示す集積回路ブロックの自己テスト
動作を説明するためのタイムチャート、 第10図は従来例の方法により構成される半導体集積回路
の構成を示すブロック図である。 （符号の説明） １……バタフライ・プロセッサ、 ２……擬似ランダム・パターン発生器、 ３……入力切替スイッチ、 ４……データ圧縮器、 ５〜13……集積回路ブロック、 14……擬似ランダム・パターン発生器（32ビット）、 15……データ圧縮器（32ビット）、 16〜24……集積回路ブロック、 CL……クリア入力、 TE,TE1〜TE8……テスト・イネーブル入力、 TCK……テスト用クロック入力、 WTE……ウエハ・テスト・イネーブル入力、 TC……圧縮データ。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】論理回路、外部入力端子、テストデータ発
    生器、テストイネーブル信号に基づいて前記外部入力端
    子からの入力信号又は前記テストデータ発生器の出力信
    号のいずれかを選択して前記論理回路に入力する入力切
    替スイッチ、論理回路の出力信号を出力する外部出力端
    子、及び論理回路の出力信号を圧縮して出力するデータ
    圧縮器よりなる集積回路ブロックを複数有し、各集積回
    路ブロックの外部出力端子と次段の集積回路ブロックの
    外部入力端子とが順次接続されてなる半導体集積回路に
    おいて、 前記テストイネーブル信号を入力するテストイネーブル
    端子をそれぞれの集積回路ブロックごとに個別に設け、
    前記テストイネーブル信号によって前記集積回路ブロッ
    クを個別に制御可能とすることを特徴とする半導体集積
    回路。
  2. 【請求項２】論理回路、外部入力端子、テストデータ発
    生器、テストイネーブル信号に基づいて前記外部入力端
    子からの入力信号又は前記テストデータ発生器の出力信
    号のいずれかを選択して前記論理回路に入力する入力切
    替スイッチ、論理回路の出力信号を出力する外部出力端
    子、及び論理回路の出力信号を圧縮して出力するデータ
    圧縮器よりなる集積回路ブロックを複数有し、各集積回
    路ブロックの外部出力端子と次段の集積回路ブロックの
    外部入力端子とが順次接続され、それぞれの集積回路ブ
    ロックに対して個別に前記テストイネーブル信号を入力
    するテストイネーブル端子が設けられた半導体集積回路
    の自己テスト方法において、 初段の集積回路ブロックのテストイネーブル端子には、
    前記テストデータ発生器の出力信号を選択するテストイ
    ネーブル信号を入力し、 初段の集積回路ブロック以外の各集積回路ブロックのテ
    ストイネーブル端子には、前記外部入力端子からの入力
    信号を選択するテストイネーブル信号を入力することを
    特徴とする半導体集積回路の自己テスト方法。
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