JPS609136A - 自己試験タイプｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 な説明したＪ：うに、この発明によれば、ＬＳＩチップ
内にＬＳＩ回路の他に試験手段を組込み、この試験手段
によってＬＳＩ回路の良否をテストできるＬＳＩとした
ため、集積度が大規模になればなるほど困難であったＬ
ＳＩの良否テストが可能になり、しかもこのテスト操作
が極めて簡単にできるという効果がある。又、テストす
るに当り、被テストブロックのビット数を圧縮した形で
１８Ｉの良否テストを実行できるのでＬＳＩの内部構造
が必要以上に大規模にかつ複雑になることはなく、かか
る点でもこの発明の思想を更に集積度の高いＩＣへ適用
する可能性を聞くという効果がある。

【図面の簡単な説明】

第１図は従来のＬＳＩに対するＩＣテストの操作状態を
概略的に示す図、第２図は本発明のＬＳＩの内部の回路
構成を示ずブ［コック図、第３図は第２図に回路構成に
おける各部位でのクロック動作を示す゛タイムチャート
図である。 １・・・ＩＣウェハ　２・・・ＬＳＩ ３・・・ＩＣテスタ １０・・・被デス１へブロック（ＬＳ　１回路）１１・
・・アドレスカウンタ １２・・・アドレスデコーダ １３・・・アドレス反転回路 １４、１６・・・マルチプレクサ １５・・・メモリ　１５ａ・・・印加パターン部１５ム
・・・期待パターン部 １８・・・シフトレジスタ １９・・・カウンタ　２０・・・コンパレータ２１・・
・フェイルフラグ ３０・・・試験回路（試験手段） ３１・・・一致検出回路

Claims (1)

1. 【特許請求の範囲】 １）　ＬＳＩチップ内にＬＳＩ回路の他に試験手段を組
   込み、この試験手段によってしＳ１回路の良否をテスト
   できるようにしたことを特徴とする自己試験タイプＩｓ
   Ｉ。 ２）　試験回路は、テストされるＬＳＩ回路に印加ずぺ
   ぎパターン及びこの印加パターンに対応して前記ＬＳＩ
   回路から出力すべき期待パターンを記憶するメモリと、
   ＬＳＩ回路テスデス時における当該ＬＳＩ回路からの出
   カバターンと前記期待パターンとを比較する手段と、こ
   の比較手段からの出力に応じてＬＳＩ回路の良・不良信
   号を発生ずる手段とを備えてなることを特徴とする特許
   請求の範囲第１項記載の自己試験タイプＬＳＩ。 ３）Ｌ’３１回路テスト時においては、当該Ｌ’８１回
   路からの出カバターンを圧縮してのビット幅を圧縮し、
   この圧縮したピッ］−幅に対応する期待パターンとの比
   較をとることを特徴とする特許請求の範囲第１項又は第
   ２項弊載の自己試験タイプこの発明はＬＳＩ、特に自己
   の良否試験を行なうことのできるＬＳＩに関するもので
   ある。 （２）　技術の背景 近年、１個のチップで極めて大ぎな記憶容量を右づるＩ
   Ｃ（集積回路）が出現してぎており、このＪ：うな大記
   憶容室を有するＩＣを特にＬＳＩとかＶＩＳＩと称して
   いる。このようなＬＳＩの生産段階において、ｔＣウェ
   ハに組込まれたＬＳＩチップに対し、ウェハブロービン
   グテスト等の各種デストを行なうことは、ｒｃの集積度
   が上がれば上がるほど難しくなり又テスト要する時間も
   長くなる。そこで集積度の増大に伴ってＬＳＩのデスト
   をより一層簡潔に行ない得る技術の確立が重大事項とな
   る。 （３）　従来技術と問題点 従来にお番プるＬＳＩの試験方法を第１図に概略的に示
   す。この試験方法は、ＩＣ「クエハ１に埋設されたＬＳ
   Ｉ２に対してＬＳＩテスタ３を設置し、ＬＳＩ２の所定
   の端子（ビン）にＬＳＩテスタ３のビンを係合させ、Ｌ
   ＳＩテスタ３で種々のデスト用の印加パターンを発生さ
   せＬＳＩ２を外部からアクセスづると共に印加パターン
   をし８１２に印加し、その結果を基準となるパターンと
   比較してデスト下に（しるＬＳＩ２のアドレスに対する
   良否を判定づ゛るというものである。 しかしながら、このような従来のＬＳＩ２の試験方法に
   よれば、ＬＳＩテスタ３の測定端子をＬＳＩ２に取付り
   測定するのにかなりの時間がかかるうえ、ピン数の制約
   にＪ：ってＬＳＩ２等のデストは困難が伴う恐れがあっ
   た。そしてこのような不都合は近年にお【プる如＜ＬＳ
   Ｉ或いはその上のＶＬＳＩが大規模集積になればなるほ
   ど大きくなってきており、もはや従来のＬＳＩのテスト
   方法では間に合わなくなりつつあった。 （４）　発明の目的 この発明は上記従来の問題点に着目してなされたもので
   、その目的は、ＬＳＩに試験手段を組込ませることによ
   り、ＬＳＩに自己の試験ができるようにし、ＬＳＩのテ
   ストを簡易化づると共にテスト時間の短縮を図ることに
   ある。 （５）　発明の構成 この発明は上記目的を達成するために、まず基本的には
   、ＬＳＩチップ内に、ＬＳＩ回路の他に試験手段を組込
   み、この試験手段にＪζっでＬＳＩ回路の良否をテスト
   できるようにしたことを要旨とするものである。試験手
   段は、デストされる１−８Ｉ回路（被テストブロック）
   に印加すべきパターン及びこの印加パターンに対応して
   前記ＬＳＩ回路から出力ずべぎ期待パターンを記憶する
   メモリと、ＬＳＩ回路テスデス時にａ３ｔプる当該ＬＳ
   Ｉ回路からの出カバターンと前記期待パターンとを比較
   する手段と、この比較手段からの出力に応じてＬＳＩ回
   路の良・不良信号を発生りる手段とを備えていることを
   特徴とするものである。そして、ＬＳＩテスト時におい
   ては、所定の呼出し手段によってメモリから印加パター
   ンを呼出しこの印加パターンを被テストブロックに供給
   して被テストブロックからの出カバターンを所定の期待
   ノ＼ターン（即ち基準パターン）と比較して両者が一致
   すればその被テストブロックは正常、両者が一致しな（
   プればその被テストブロックは不良と判断さ往る。この
   ＬＳＩテスデスにおいては、ＬＳＩの内ｄ〜の回路４Ｍ
   成を複雑にしないために、ＬＳＩ回路力翫６の出カバタ
   ーンのビット幅を圧縮し、この圧縮された出カバターン
   に対応する期待パ、ターンとの比較をとることもまた本
   発明の特徴である。 以下この発明の実施例を添付の図面を参照して詳細に説
   明する。 （６）　発明の実施例 第２図及び第３図は、この発明の一実施例を示す図であ
   る。この実施例に係わるＬＳ　Ｉ　２Ｇよ、前記従来に
   お（プるＬＳＩと同様の回路構成を有するＬＳＩ回路１
   ０と、このＬＳＩ回路１０に隣接してＬＳＩ２内に配設
   され、１−８１回路１０を被テストブロック（以下ＬＳ
   Ｉ回路１０のことを被テストブロックと呼ぶ）として、
   当該被テストブロック１０にテスト用の印加パターンを
   入力しかつその出カッ＼ターンと成る期待パターンとの
   間で比較をとって被テストブロック１０の良否を判定す
   る試験手段即ち試験回路３０とを有してなる。 試験回路３０は、被テストブロック１０に印加すべきパ
   ターンを記憶する印加パターン部１５ａと被テストブロ
   ック１０から出力ずべきパターンを記憶している期待パ
   ターン部１５ｂとをもつメモリ１５と、被テストブロッ
   ク１０からの実際の出カバターンと前記期待パターンと
   を比較する一致検出手段３とを右している。メモＩＪ１
   ５には印加パターン部１５ａ１期待パターン部１５ｂに
   夫々データが書込まれたリード・オンリーメモリ（ＲＯ
   Ｍ）が使用される。 又、印加パターン部１５ａのアドレスとこれに対応する
   期待パターン部１５１）のアドレスとは互いに相補関係
   にある。メモリ１５へのアドレス情報は、アドレスカウ
   ンタ１１とアドレスデコーダ１２とにＪ：って作られる
   。アドレスデコーダ１２の出力は２系列に分岐され、一
   方はアドレス反転回路１３によって反転されるようにな
   っている１１反転されないアドレスと反転されたアドレ
   スとは切換信号Ｓによって選択作動するマルチプレクサ
   １４において選択され、メモリ１５内の印加パターン部
   １５ａと期待パターン部１５１）との間で互いに相補関
   係にあるアドレスの切換えを目的としている。 メモリ１５と被テストブロック１０との間にはマルチプ
   レクサ１６が配設され被テストブロック１０へのデータ
   を、テスト信号下の発生の有無によって、通常入力側Δ
   とメモリ１５側との間で選択して人力するようにしてい
   る。即ち、ンルチプレクサ１６はテスト信号Ｔによって
   制御され、■、が１の時はメモリ１５側を選択して被デ
   スｉ〜ブロック１０ヘデータを入力し、王が０の時は通
   常入力側Ａを選択してデータを入力する。被テストブロ
   ック１０の試験中におけるパターン出力はパラレル情報
   として−Ｈシフ１−レジスタ１８に保持されたのち、シ
   リアルデータに変換されて一致検出手段３１に入力する
   。 −数構出手段３１は、シフトレジスタ１８から出力した
   データ（パターン）を被テストブロック１０の出力本数
   に合わせた全てのビットに関して比較するコンパレータ
   で構成してもよいが、この実施例では、前記出力本数を
   圧縮したビット幅ぐ比較づる回路構成を採っている。す
   なわち、この実施例にお番ノる検出手段３１は、被テス
   トブロック１０の出力データがシリアル転送されるモー
   ド端子Ｎｏをもつカウンタ１９と、このカウンタ１９の
   出ノｊデータとメモリ１５の期待パターン部１５ｂから
   のデータとを比較する］ンバレータ２０とから構成され
   、カウンタ１９は、被テストブック１０の出力をｍビッ
   トとした場合このｍビット内における１の数をカランｉ
   −することにより斐ビットに圧縮（或いは縮退）したデ
   ータを出力するようになっている。ここで前記ｍと１ど
   の関係は、 愛＝愛００２１１１（ＩＩｌ＝２“のとき）１＝　（Ｉ
   ＬＯ（Ｊ２ｍ　）　＋１　（ＩＩＩ≠２０のとぎ〉に設
   定されている。尚、上の条件中、αは正の整数である。 これに合わせてメモリ１５においても、ビット幅が設定
   されている。即ちＲＯＭで構成されたメモリ１５の印加
   パターン部１５ａは、被テストブロック１０の入力本数
   （入ツノピッ１〜数）に合わせたビット幅（第２図では
   にビット）をもっており、一方期待パターン部は被テス
   トブロック１０の出力本数加（出力ビット・数）を圧縮
   （或いは縮退）したビット幅（第２図ではｎ１ピツ１〜
   の出力に対して斐ピッＩ〜の出力）をもっている。 こうして、−数構出回路３１のコンパレータ２０にＪ３
   いては、共に愛ピッ１−に圧縮された形での被テストブ
   ロック１０からの出カバターンと、メモリ１５からの期
   待パターンとが比較され、その結果がフェイルフラグ２
   １からデスト結果Ｃとして出力される。フェイルフラグ
   ２１はフリップフロップ回路から構成され、被テストブ
   ロック１０の圧縮された出力データがメモリ１５からの
   データと一致した時は０、一致しなかった時は１の信号
   を発し、被テストブロック１０の良否を表示する。 かかる構成において、先ずＬＳＩ２の通常の作動時には
   、テスト信号ＴはＯとなっておりマルチプレクサ１６は
   通常入力側Ａを選択し被テストブロック即ちＬＳＩ回路
   １０内に所定のデータを供給する。そしてＬＳＩ回路１
   ０は所定の作動を行なった後通常出力側Ｂヘデータを出
   力する。 一方、ＬＳＩテストは、テスト信号Ｔが１の状態になっ
   て開始される。デスト信号Ｔが１になったところで第３
   図に示すようなトリガ信号Ｑをカラン１〜イネーブル端
   子２３にかりることによって、アドレスカウンタ１１が
   り［１ツクφ１に同期してカウントを開始する。この発
   明のＬＳＩは、自己試験タイプのＬＳＩであるからφ１
   でアドレス力ウタ１１をカウントアツプしていくスタイ
   ルのアドレスカウントを行なう。このアドレスカラン１
   −により、メモリ１５に対してアドレスをアドレスデコ
   ーダ１２の部分から供給し、印加パターン部１５ａから
   指定されたアドレスに対して読み出された印加パターン
   を被テストブロック１０に供給する一方、期待パターン
   部１５ｂからは前記指定されたアドレスをアドレス変換
   して得られたアドレスに対して読出されたデータをコン
   パレータ２０へ供給する。被テストブロック１０では、
   印加パターン部１５ａからの印加パターンが供給された
   のち、所定の入）〕系列が与えられる。づ−ると、その
   出力側には、所定の出力系列が現われるから、この出力
   をデータとしてシフ１〜レジスタ１２に取込む。このシ
   フトレジスタ１２にｄ３りる取込作動は取込みタロツク
   φ１に沿って行われる。取込みクロックφ１　′は印加
   パターンがメモリ１５から呼出されてから、マルチプレ
   クサ１６、被テストブロック１０を通過してくるまで所
   定のディレー（時間遅れ）があるから、このディレ一時
   間だけφ１よりも遅れたクロックとなる。一方、シフト
   レジスタ１８に取込まれたデータは、−数構出回路３１
   のカウンタ１９にシリアル転送されるが、このシリアル
   転送は転送りロックφ２に同期して行われる。転送りロ
   ックφ２は、シフｉ・レジスタをロードするクロックφ
   １　がクロック作動された後洗のクロックが出るまでの
   間に、被テストブロックからの出力ビツト数に応じたク
   ロック発信を行なう。例えば、被テストブロック１０の
   出力ピッ１へが上に述べたようにｍビットであるときは
   、クロックφ１　の発信から次の発信までの間に、１１
   １発のクロック信号を発する。この転送りロックに同期
   してカウンタ１９のモード端子にはシフト・レジスタ１
   ８からは１ビツトづつデータがカウンタ１９に入力され
   る。カウンタ１９は、シフ］・レジスタ１８からのモー
   ドが１の場合にカラン１−アップ’　７．）　Ｊ：うに
   構成しであるから、１がくれば上記転送りロックに同期
   してカウントアツプする。 言換えれば、カウンタ１９は、被デストブロック１０の
   ｎ１ピツ１〜の出力の中で１がいくつあるかをノＪウン
   １−することになる。したがって、カウンタ１９におけ
   るカウント結果は、■から愛に圧縮された被テストブロ
   ック１０の出力としてカウンタ１９から比較回路２０に
   供給され、ここでメモリ１５の期待パターン部１５１）
   から送られてぎた斐ピッ１〜の期待パターンと比較され
   、この比較によって一致がとれていればフェイルフラグ
   ２１には結果信号ＣとしてＯが得られ、一致しなければ
   結果信＠Ｃとして１叩ちフェイル信号が出力される。尚
   フェイルフラグ２１は前記クロックφ１　′よりも更に
   所定時間だけ遅れたクロックφＩ′に同期して作動リ−
   る。こうしてＬＳＩ２の内部で自己試験が行なわれるか
   ら、１Ｃウエハ１からＬＳＩチップを切出すときは、前
   記試験において良の結果の出たＬＳＩチップのみを切出
   せばＪ：い。