JP4863547B2 - Ｂｉｓｔ回路内蔵半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にＢＩＳＴ内蔵半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模化の進展により、半導体集積回路チップは多数の外部端子を持つようになってきている。
【０００３】
このような半導体集積回路をテストするＬＳＩテスタは、高速化と多くの端子に信号を供給する必要があるため非常に高価になるという問題点があった。
【０００４】
また、チップに内蔵する回路をテストするための外部端子も必要とし、チップサイズが大きくなる、という問題点もあった。
【０００５】
このような問題点を解決するために、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ ＳｅｌｆＴｅｓｔ）回路を内蔵することが有効である。よく知られているように、ＢＩＳＴ回路は、ＬＳＩ内部にテスト回路を組み込んで自己診断を行うものであり、例えば、パターン発生器、テスト結果解析器を含み、テストパタン発生器でテストパタンを自動発生し、テスト対象回路にテストパタンを与え、テスト対象回路の応答出力をデータ圧縮器に取り込み圧縮し、予め用意しておいたシグネチャ内の符号とデータ圧縮器の出力を比較し、比較結果を出力する。
【０００６】
この種のＢＩＳＴ回路を内蔵する半導体集積回路は、例えば図１２に示されるように、複数のメモリブロック２０１、２０２に対して、メモリブロック毎に、ＢＩＳＴ回路２１１、２１２が設けられ、テスト結果を出力する構成とされている。
【０００７】
また、従来のＢＩＳＴ回路を内蔵する半導体集積回路の他の例として、図１３に示されるように、２つのＢＩＳＴ回路３１１、３１２により２つのメモリブロック３０１、３０２をテストして、メモリブロック３０１、３０２からの２つの出力データを排他的論理和回路３１０に入力して、その結果を出力結果３１１として出力する構成のものも知られている。
【０００８】
図１２に示した、従来のＢＩＳＴ回路を内蔵する半導体集積回路は、ＢＩＳＴのテスト結果を出力するピンの数が増加する、という問題点を有している。
【０００９】
図１３に示した、従来のＢＩＳＴ回路を内蔵する半導体集積回路は、２つのメモリブロックの出力データを圧縮して、１つの出力結果としているので、どのメモリブロックで不良になっているかを判断することができない、という問題点を有している。
【００１０】
なお特開２０００−２１５６９３号公報には、テスト時の観測ピンを減らし出力データレートを落として出力することが可能と同期型半導体記憶装置の構成として、入出力回路部に、複数のデータ端子に出力されるデータの一致を検出する一致検出回路を備え、テスト時に二つのラッチに同じ結果が書き込まれ、クロック信号に応じて交互に読み出されるようにした構成が開示されている。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、テスト結果観測用のピン数の増加を抑止し、ブロックの不良を特定可能とする半導体集積回路装置を提供することである。
【００１２】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、被テスト回路をテストするＢＩＳＴ（Built In Self Test）回路を備えたＢＩＳＴ回路内蔵半導体集積回路装置において、入力される判定イネーブル信号がアクティブ状態のとき、前記被テスト回路から出力される内部出力信号と前記ＢＩＳＴ回路から出力される期待値とを比較して、一致、不一致に対応した論理値の判定結果信号を出力し、前記判定イネーブル信号がインアクティブ状態のときには、予め定められた所定の論理値を出力する比較回路を、前記被テスト回路から出力される複数の前記内部出力信号のそれぞれに対応して複数備え、前記複数の比較回路から出力される複数の判定結果信号を入力しこれらの信号の所定の論理演算結果である１つの出力信号を出力する論理回路と、を備え、前記論理回路の出力が結果出力端子から装置外部に出力される。
【００１３】
本発明の方法は、ＬＳＩテスタ等の自動テスト装置（ＡＴＥ）からテスト実行のためのクロックを前記ＢＩＳＴ回路に入力し、前記結果出力ピンからの判定結果を前記自動テスト装置上で良品期待値と比較して、不良の場合には該当するクロックに対する不良ログを生成し、一つの前記判定イネーブル信号のみを真として、残りの判定イネーブル信号を偽としてＢＩＳＴに搭載される一連のテストシーケンスを実行しながら不良ログを生成した後、続いて次の前記判定イネーブル信号を真として、残りの判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成する。上記課題は、以下の説明でも明らかとされるように、特許請求の範囲の各請求項の発明によっても同様に解決される。
【００１４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、図１を参照すると、入力される判定イネーブル信号（３１）がアクティブ状態（判定許可状態を示す）のとき、被テスト回路（２０）から出力される内部出力信号（２１）とＢＩＳＴ回路（１０）から出力される期待値とを比較し、一致、不一致に対応した論理値の判定結果信号（４０）を出力し、前記判定イネーブル信号がインアクティブ状態（判定不可状態を示す）のときには、判定結果信号として、予め定められた所定の論理値を出力する比較回路（３０）を、被テスト回路から出力される複数の内部出力信号（２１）のそれぞれに対応して複数備え、複数の比較回路（３０）から出力される複数の判定結果信号（４０）を入力しこれらの信号の所定の論理演算結果である１つの出力信号を出力する論理回路（４１）と、を備え、論理回路（４１）の出力が結果出力端子（５０）から装置外部に出力される。
【００１５】
論理回路（４１）は、比較回路（３０）に入力される前記判定イネーブル信号（３１）がアクティブ状態であり、比較回路（３０）に入力される前記内部出力信号（２１）が、期待値（１１）と一致しない比較回路が少なくとも一つ存在する場合に、不良（ＦＡＩＬ）を示す論理値を出力し、それ以外の場合には正常（ＰＡＳＳ）を示す論理値を出力する。
【００１６】
本発明において、装置外部からシリアルに入力される判定イネーブル信号を入力して保持し、パラレルに出力する保持手段（図２のシフトレジスタ３２）を備え、前記保持手段（３２）から並列に出力される複数の信号が、複数の判定イネーブル信号（図２の３１1〜３１4）として、比較回路（図２の３０Ａ）に並列に入力される。
【００１７】
本発明においては、被テスト回路から出力される複数の内部出力信号と前記ＢＩＳＴ回路から出力される期待値とを比較し、複数の内部出力信号の全てが正常の場合には正常値を、１個でも不良の場合は第１の結果出力ピンには不良値を、圧縮信号として、第１の結果出力ピン（図３の５０1）に出力するとともに、各内部出力信号と対応する期待値との一致、不一致に対応した論理値の判定結果信号を出力する比較回路（図３の３０Ｂ）を備え、比較回路から出力される複数の判定結果信号を受け取り保持する複数の保持手段（図３の４２）を備え、ＢＩＳＴの一連のテストシーケンス実行のうち一回でも不良が発生すれば、前記比較回路から出力される不良の内部出力信号に対応する判定結果信号を入力とする前記保持手段（図３の４２）に不良値が書き込まれ、前記第１の結果出力ピンとは別の結果出力ピン（５０2、５０3）から出力される。
【００１８】
前記第１の結果出力ピン（図３の５０1）に不良が出力された場合、第１の結果出力ピン（図３の５０1）とは別の結果出力ピン（図３の５０2、５０3）から前記複数の保持手段（図３の４２1〜４２4）の保持値を調べることにより、複数の内部出力信号のうちのどれが不良になったかを調べることを可能としている。
【００１９】
ＢＩＳＴの一連のテストシーケンス実行中、比較回路（３０Ｂ）の比較動作が行われる毎に、比較回路（３０Ｂ）は、前記複数の保持手段（４２）の判定保持値を更新する。
【００２０】
比較回路（３０Ｂ）から、前記複数の保持手段（図４の４４）への判定結果信号の書き込みは、並列入力で行われ、前記複数の保持手段を縦続接続したシフトレジスタ（図４の４４）により、外部端子（５０）からシリアルに出力する。
【００２１】
縦続接続された前記複数の保持手段（図４のシフトレジスタ４４）からのシリアル出力と、圧縮信号（図４の４０5）との切替えて結果出力ピンに出力する切替え回路（図４の４５）を備える。
【００２２】
本発明において、外部クロック入力ピンからの外部クロックを入力し、周波数逓倍したクロック（「高速クロック」という）を生成する高速クロック発生回路（図５の７０）と、高速クロックで駆動されるＢＩＳＴ回路（図５の１０）と、被テスト回路の出力を入力とする結果出力回路（図５の６０）と、結果出力ピン（図５の５０1、５０2）と、前記ＢＩＳＴ回路が前記被テスト回路をテストし、前記結果出力回路から前記高速クロックに同期してシフトレジスタ（図５の６１）にテスト結果をシリアルに出力し、シフトレジスタ（６１）から並列出力されるテスト結果を圧縮して結果出力端子に出力する圧縮回路（８０）を備える。
【００２３】
本発明において、被テスト回路がメモリアレイよりなり、ＬＳＩテスタ又はメモリテスタ等の自動テスト装置（ＡＴＥ）を用いてテストするにあたり、不良ログを、メモリアレイのアドレスに対応して二次元表示する（図８参照）。
【００２４】
被テスト回路がメモリアレイを含み、自動テスト装置（ＡＴＥ）の不良ログ記録手段が二次元マトリックスのアドレス（Ｘ、Ｙアドレス）を有し、前記テスト実行のための各クロックに対応して、前記ＢＩＳＴ回路が選択する前記メモリアレイのアドレスに対応する不良ログ記録手段のアドレスに不良情報を記録する（図９参照）。
【００２５】
本発明において、ＢＩＳＴ回路に搭載される一連のテストシーケンスを順次実行し、不良が発生した場合にテストを停止して、前記保持手段の保持データを調べる（図１０参照）。
【００２６】
ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し、不良が発生した場合にテストを一次停止して、判定保持レジスタの保持データを調べ、判定保持レジスタの保持データを初期化して、次に、ＢＩＳＴに搭載する一連のテストシーケンスのうち、停止したテストの次のテストから再びテストを実行する（図１１参照）。
【００２７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。以下の実施例は、ＢＩＳＴ回路を内蔵するＬＳＩとしては、複数のＩＰ（Intellectual Property：ソフトコア、ハードコア、ファームコア等）を内蔵したＬＳＩ、ロジックとメモリの混載、ＢＩＳＴ機能付メモリＬＳＩなどの半導体集積回路に適用される。
【００２８】
図１は、本発明の第１の実施例の構成を示す図である。被テスト回路２０の内部データ出力２１1〜２１4は、比較回路３０1〜３０4にそれぞれ入力される。
【００２９】
内部データ出力としては、例えば被テスト回路２０から同一チップに内蔵されているＣＰＵ（不図示）へのデータ出力バス、複数の被テスト回路からのデータ出力、被テスト回路を複数のテスト領域に分割して並列テストを行う場合の各テスト領域から出力されるテスト専用のデータ出力、などである。なお内部データ出力２１1〜２１4は４本並列とされているが、本発明において、内部データ出力の本数は４本に限定されるものでないことは勿論である。
【００３０】
ＢＩＳＴ回路１０からテストの期待値１（１１1）、期待値２（１１2）が比較回路３０1〜３０4に入力される。２つの内部データ出力が同一出力値となる場合の例について、同一出力値の信号線に対する期待値信号線を一つにまとめているが、期待値信号線は、内部データ出力信号線と同じ個数であってもよい。内部データ出力１（２１1）と内部データ出力２（２１2）を入力とする比較回路３０1と３０2には、ＢＩＳＴ回路１０からテストの期待値１（１１1）が共通に入力され、内部データ出力３（２１3）と内部データ出力４（２１4）を入力とする比較回路３０3と３０4には、テストの期待値２（１１2）が共通に入力されているが、ＢＩＳＴ回路１０からテストの期待値が、個別に各比較回路に入力される構成としてもよいことは勿論である。
【００３１】
内部データ出力（「内部出力信号」ともいう）の個数に対応して、判定イネーブル信号３１1〜３１4が比較回路３０1〜３０4に入力される。判定イネーブル信号３１1〜３１4の信号値は、例えば、真は「１」であり（インアクティブ：判定をイネーブルとする）、偽は「０」である（アクティブ：判定をディセーブルとする）。
【００３２】
図１において、被テスト回路２０を動作させるために必要とされるＢＩＳＴ回路１０から被テスト回路２０へのその他の信号は、本発明の主題とは直接関係しないため、省略されている。
【００３３】
比較回路３０1〜３０4では、入力される判定イネーブル信号３１1〜３１4の値が真（「１」）の場合は、期待値と内部データ出力値が同一であるとき、比較回路３０1〜３０4の出力値４０1〜４０4を正常値とし、期待値と内部データ出力値が異なるときは、比較回路の出力値４０1〜４０4を不良値とする。例えば、比較回路３０1〜３０4の出力値４０1〜４０4の正常値は「１」であり、不良値は「０」である。
【００３４】
判定イネーブル信号３１1〜３１4が偽（「０」）の場合は、比較回路３０1〜３０4は、期待値と内部データ出力値の一致、不一致にかかわらず、出力値を正常値「１」とする。
【００３５】
比較回路３０1〜３０4の出力値４０1〜４０4のうち、全てが正常値（「１」）の場合には、結果出力ピン５０に出力正常値を出力し、比較回路３０1〜３０4の出力値のうち１個でも不良値がある場合には、結果出力ピン５０に不良値を出力する。例えば、４個の比較回路３０1〜３０4の出力４０1〜４０4を４入力ＮＡＮＤ回路４１に入力し、ＮＡＮＤ回路４０の出力を結果出力ピン５０に出力する。この場合の出力正常値は「０」であり、出力不良値は「１」である。
【００３６】
本実施例の半導体集積回路は、結果出力ピンの本数を少なくしても、被テスト回路の全ての出力を選択的に調べられる、という利点を有している。本実施例の半導体集積回路（ＢＩＳＴ回路内蔵半導体集積回路）をＤＵＴ（Device Under Test；被試験デバイス）として、ＬＳＩテスタを用いてテストする場合、後述されるように、一つの判定イネーブル信号を真として、残りの判定イネーブル信号を偽としてＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成し、続いて次の判定イネーブル信号を真として、残りの判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成する。
【００３７】
次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例の構成を示す図である。図２を参照すると、本発明の第２の実施例において、被テスト回路２０の内部データ出力２１1〜２１4と、ＢＩＳＴ回路１０の期待値信号１１が比較回路３０に入力される。
【００３８】
外部ピン３３からシリアルに入力される信号を４段のフリップフロップ構成のシフトレジスタ３２に入力し、４個の信号値（判定イネーブル信号）を保持する。
【００３９】
シフトレジスタ３２に保持されている４個の信号値を４個の判定イネーブル信号３１1〜３１4として比較回路３０Ａに入力する。比較回路３０Ａは、判定イネーブル信号３１1〜３１4とそれぞれ入力し、内部信号２１1〜２１4を期待値と比較する４個の比較回路（図１参照）と、４個の比較回路の出力の比較結果から結果出力信号を出力するＮＡＮＤ回路（図１参照）を備えて構成されている。
【００４０】
比較回路３０Ａでは、被テスト回路２０の４個の内部データ出力２１1〜２１4に対応するそれぞれの判定イネーブル信号１２1〜１２4が真（アクティブ状態）の場合に、期待値信号と出力信号を比較する。比較結果の全てが正常であれば結果出力ピン５０に正常値を出力し、１個でも不良であれば結果出力ピンに不良値を出力する。
【００４１】
本実施例では、前記第１の実施例の利点に加えて、判定イネーブル信号の入力ピン３３が１本で済むという利点を有する。
【００４２】
次に、本発明の第３の実施例について説明する。図３は、本発明の第３の実施例の構成を示す図である。図３を参照すると、本発明の第３の実施例において、ＢＩＳＴ回路１０の期待値信号１１と、被テスト回路２０の４個の内部出力信号２１1〜２１4が比較回路３０Ｂに入力される。
【００４３】
第１の結果出力ピン５０1には比較回路３０Ｂより、４個の比較結果が圧縮して出力される。圧縮方法は、４個の内部出力信号値の全てが正常の場合には結果出力ピン５０1に正常値を出力し、１個でも不良の場合は結果出力ピン５０1に不良値を出力するものであり、比較回路３０Ｂは、内部信号２１1〜２１4を期待値と比較する４個の比較回路（図１参照）と、４個の比較回路の出力の比較結果から結果出力信号を出力するＮＡＮＤ回路（図１参照）を備えて構成されている。
【００４４】
図３において、判定イネーブル信号が明示されていないが、前記第１の実施例と同様に、比較回路３０Ｂには、図１又は図２に示した構成で判定イネーブル信号が入力されるものとする。
【００４５】
４個の判定保持レジスタ４２1〜４２4には４個の内部出力信号２１1〜２１4に対応する４個の比較回路のそれぞれの判定結果４０1〜４０4がそれぞれ保持される。
【００４６】
ＢＩＳＴの一連のテストシーケンス実行のうち、一回でも不良が発生すれば内部出力信号に対応する判定保持レジスタに不良値を書き込む。
【００４７】
判定保持レジスタ４２1〜４２4の保持値は、判定保持結果出力回路４３を介して第２、第３の結果出力ピン５０2、５０3に出力することができる。本実施例では、第１の結果出力ピン５０1に不良が出力された場合、第２、第３の結果出力ピン５０2あるいは５０3から、判定保持レジスタ４１1〜４１4の保持値を調べることにより、４個の内部出力信号のうちのどれが不良になったかを、少ないピンを用いて調べることができる。
【００４８】
本発明の第４の実施例として、図３において、ＢＩＳＴの一連のテストシーケンス実行中、比較回路３０の比較動作が行われる毎に、判定保持レジスタ４１1〜４１4の判定値を更新する構成としてもよい。
【００４９】
かかる構成とした本発明の第４の実施例は、前記第３の実施例の利点に加えて、テストサイクル毎の良・不良を調べることができるという利点がある。
【００５０】
次に、本発明の第５の実施例について説明する。図４は、本発明の第５の実施例の構成を示す図である。図４を参照すると、本発明の第５の実施例において、結果出力ピン５０には、被テスト回路２０の４個の内部データ出力２１1〜２１4の期待値との比較判定結果を圧縮した出力４０5と、各比較回路における４個の判定結果４０1〜４０4を切替え回路４５を介して個別に出力することができる。
【００５１】
判定結果を個別に出力する方法は、被テスト回路２０の４個の内部出力に対して、４個の判定結果４０1〜４０4を４段のシフトレジスタ４４に並列入力して保持する。保持データは、シフトレジスタ４４からシリアルに外部出力ピン５０に読み出すことができる。切り替え回路４５で、圧縮出力４０5と個別出力４０1〜４０4のいずれかを選択して出力の切り替えを行うことにより、外部出力ピンの数を少なくすることができる。本実施例では、４個の判定結果を１個の外部出力ピンに出力することが出来るため、チップサイズを縮小することができる。
【００５２】
図５は、本発明の第６の実施例の構成を示す図である。図５を参照すると、本発明の第６の実施例において、外部クロック入力ピン７１から低い周波数のクロックを入力する。高速クロック発生回路７０で周波数を逓倍した高い周波数のクロック（「高速クロック」という）を生成する。高速クロック発生回路７０としては、位相の異なる２つの外部クロックの排他的論理和を発生する回路などがある（この場合、２逓倍する）。
【００５３】
高速クロックをＢＩＳＴ回路１０に入力し、ＢＩＳＴ回路１０は被テスト回路２０を高速のクロックによりテストする（被テスト回路２０の動作周波数は高速クロックで規定される）。
【００５４】
結果出力回路６０は、被テスト回路２０のテスト結果を受け取り、テスト結果を高速クロックに同期して出力する。テスト結果は、シフトレジスタ６１に入力され、第２の結果出力ピン５０2には、個々の判定結果がシリアルに出力される。
【００５５】
シフトレジスタ６１の並列出力（高速クロック周波数が外部クロックを２逓倍した周波数である場合、シフトレジスタ６１の段数は例えば２段で構成される）は、圧縮回路８０に入力され、圧縮回路８０では、複数の高速クロックのテスト結果を圧縮して、低い周波数で第１の結果出力ピン５０1に出力する。結果出力回路６０から出力する高速のテスト結果はシフトレジスタ６１に順次保持される。シフトレジスタ６１の入力端（結果出力回路６０）から遠端側では、過去の高速クロックにおけるテスト結果が保持されている。
【００５６】
これらのシフトレジスタ６１の保持値を並列に入力する圧縮回路８０で圧縮する際、低速クロック毎に、圧縮値を、更新する。
【００５７】
本実施例では、安価な低速のＬＳＩテスタを用いて被テスト回路２０を高速にテストすることができる、という利点がある。
【００５８】
図６は、本発明の第７の実施例を説明するためのフローチャート図である。図６を参照して、図１に示した第１の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法について説明する。
【００５９】
ＬＳＩテスタは、テスト実行のためのクロックをＢＩＳＴ回路１０に入力し、結果出力ピン５０からの判定結果をＬＳＩテスタのコンパレータにて良品期待値と比較して、不良の場合には該当するクロックに対する不良ログを生成する手段を有している。
【００６０】
ＬＳＩテスタの不良ログを取得する状態にして、判定イネーブル信号（図１の３１1〜３１4）のｅ番目のみ真としその他を偽とし、テストを実行するにあたり（ステップＳ３、Ｓ４）、ｅを１から最大値までのそれぞれについて、ＢＩＳＴに搭載する一連のテストシーケンスを実行し（ステップＳ２〜Ｓ５、Ｓ６）、不良ログを終了する。
【００６１】
本実施例では、少ない外部出力ピンを用いて内部データ出力の全てのテスト結果を不良ログに取得できる利点がある。
【００６２】
図７は、本発明の第８の実施例を説明するためのフローチャート図である。図７は、前記第３の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法について示している。前述した第３の実施例では、判定イネーブル信号が明示されていないが、前記第１の実施例と同様に、比較回路３０に入力される判定イネーブル信号があるものとする。
【００６３】
全ての判定イネーブル信号を真として、ＢＩＳＴに搭載する一連のテストを実行する（ステップＳ１０、Ｓ１１）。
【００６４】
テスト結果は４個の内部データ出力のうち１個でも不良があれば、結果出力ピン１に不良として圧縮されて出力される。
【００６５】
次に、不良があった場合は（ステップＳ１２のＹＥＳ分岐）、判定保持レジスタ４２1〜４２4を調べる。
【００６６】
不良値が保持されている判定保持レジスタ４２の番号に対応する内部データ出力のみ、選択的に判定イネーブル信号を真として、ＢＩＳＴに搭載する一連のテストを実行する。
【００６７】
図７では、不良保持値は、内部データ出力の番号に対応してH(1)〜H(4)である。判定保持レジスタ４２1〜４２4の番号（添え字）に対応する番号をｅとする。ｅを１から最大値までの間で、H(e)が正常値であれば、ｅ＝ｅ＋１とする。
【００６８】
H(e)が不良値であれば（ステップＳ１５のＹＥＳ分岐）、ｅ番目の判定イネーブル信号のみ真として、他の判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストを実行する（ステップＳ１６、Ｓ１７）。これをｅが最大値となるまで繰り返す（ステップＳ１８）。
【００６９】
本実施例では、不良が存在する内部データ出力に対する部分のみ選択的にテストできるのでテスト時間を短縮できる利点がある。
【００７０】
図８は、本発明の第９の実施例を説明するための図である。図８を参照すると、被テスト回路が内蔵メモリアレイである場合に、第７の実施例における不良ログを、変換部１１０により内蔵メモリアレイと同様の二次元アレイ状に変換して、不良表示部１２０に表示する。
【００７１】
アレイ上の同一アドレスに対して複数回のテストを行った場合は、同一アドレスのテスト結果に一回でも不良があれば、不良表示部１２０の対応するアドレス部には不良を表示する。本実施例では、内蔵メモリアレイに対応した二次元の不良表示ができるという利点がある。
【００７２】
図９は、本発明の第１０の実施例を説明するための図である。図９を参照すると、不良記録部１３０あるいは不良表示部１２０の二次元のマトリックスの座標を指定するＸレジスタ１０３とＹレジスタ１０４を有している。
【００７３】
テストクロック番号のそれぞれに対して、Ｘレジスタ１０３とＹレジスタ１０４の値を割り当てる。レジスタの値は、各クロックに対して数値で与えても良いし、演算式で与えても良い。演算式で与える場合は、レジスタの値を指定するための設定が少なくですむ。
【００７４】
あるテストクロックにおけるテスト結果が不良である場合は、Ｘレジスタ１０３とＹレジスタ１０４の値に対応する不良記録部１３０に不良情報を記録し、不良表示部１３１に不良を表示する。
【００７５】
本実施例では、不良ログのサイズがテストサイズに依存せず、メモリアレイのサイズで良く、内蔵メモリアレイに対応した二次元の不良表示ができるという利点がある。
【００７６】
図１０は、本発明の第１１の実施例を説明するためのフローチャート図である。図１０を参照すると、前記した第４の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法において、ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し、不良が発生した場合にテストを停止して、判定保持レジスタ４２の保持データを調べる（ステップＳ２４）。
【００７７】
本実施例では、テスト実行時には結果出力のための処理を必要とせず、テストすべき本来のスピードでテストを実行でき、不良が発生した場合は、内部データ出力のどれが不良になったかを調べることが可能となる。
【００７８】
図１１は、本発明の第１２の実施例のフローチャートを示す図である。図１１を参照すると、この実施例のテスト方法は、前期第４の実施例のＢＩＳＴ回路内蔵半導体集積回路をテストする方法において、ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し（ステップＳ３２、Ｓ３３）、不良が発生した場合にテストを一次停止して、判定保持レジスタ４２の保持データを調べる（ステップＳ３４）。
【００７９】
次に、ＢＩＳＴに搭載する一連のテストシーケンスのうち、停止したテストの次のテストから再びテストを実行する（ステップＳ３５、Ｓ３６、Ｓ３２）。
【００８０】
本実施例では、個々のテストはテストすべき本来のスピードでテストを実行でき、不良が発生した場合は、内部データ出力のどれが不良になったかを調べることができ、全テストについての不良を調べることができる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、下記記載の効果を奏する。
【００８２】
本発明の第１の効果は、複数の内部出力信号を有する被テスト回路の判定結果を出力する結果出力ピンの数を縮減する構成とし、少ない外部ピンを用いて内部の被テスト回路をテストすることができる、ということである。
【００８３】
本発明の第２の効果は、複数の内部出力信号を有する被テスト回路を少ない外部ピンを用いて、個々の内部出力信号の良、不良を調べることができる、ということである。
【００８４】
本発明の第３の効果は、低速クロックを逓倍した高速クロックで被テスト回路、ＢＩＳＴ回路を駆動し、結果出力を低速クロックサイクルで出力される構成としたため、安価な低速のテスタを用いて、高速に被テスト回路をテストすることができる、ということである。
【００８５】
本発明の第４の効果は、被テスト回路がメモリ装置である場合、メモリアレイに対応した二次元の不良ログを生成し、二次元表示等することで、不良解析を容易化する、ということである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第５の実施例の構成を示す図である。
【図５】本発明の第６の実施例の構成を示す図である。
【図６】本発明の第７の実施例の動作を説明するためのフローチャートである。
【図７】本発明の第８の実施例の動作を説明するためのフローチャートである。
【図８】本発明の第９の実施例を説明するための図である。
【図９】本発明の第１０の実施例を説明するための図である。
【図１０】本発明の第１１の実施例の動作を説明するためのフローチャートである。
【図１１】本発明の第１２の実施例の動作を説明するためのフローチャートである。
【図１２】従来のＢＩＳＴ回路の備えた半導体記憶装置の構成を示す図である。
【図１３】従来のＢＩＳＴ回路の備えた半導体記憶装置の構成を示す図である。
【符号の説明】
１０ ＢＩＳＴ回路
１１、１１1、１１2 期待値
２０ 被テスト回路
２１1〜２１4 内部データ出力
３０、３０1〜３０4 比較回路
３１1〜３１4 判定イネーブル信号
３２ シフトレジスタ
３３ ピン
４０ 判定結果出力
４０1〜４０4 判定結果出力
４０5 圧縮出力
４１ ＮＡＮＤ回路
４２1 〜４２4 判定保持レジスタ
４３ 判定保持結果出力
４４ シフトレジスタ
４５ 切替回路
５０ 結果出力ピン
６０ 結果出力回路
７０ 高速クロック発生回路
８０ 圧縮回路
１０１ テストクロック番号
１０２ 不良ログ（テスト結果）
１０３ Ｘレジスタ
１０４ Ｙレジスタ
１１０ 変換部
１２０ 不良表示部
１３０ 不良記憶部
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にＢＩＳＴ内蔵半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模化の進展により、半導体集積回路チップは多数の外部端子を持つようになってきている。
【０００３】
このような半導体集積回路をテストするＬＳＩテスタは、高速化と多くの端子に信号を供給する必要があるため非常に高価になるという問題点があった。
【０００４】
また、チップに内蔵する回路をテストするための外部端子も必要とし、チップサイズが大きくなる、という問題点もあった。
【０００５】
このような問題点を解決するために、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ ＳｅｌｆＴｅｓｔ）回路を内蔵することが有効である。よく知られているように、ＢＩＳＴ回路は、ＬＳＩ内部にテスト回路を組み込んで自己診断を行うものであり、例えば、パターン発生器、テスト結果解析器を含み、テストパタン発生器でテストパタンを自動発生し、テスト対象回路にテストパタンを与え、テスト対象回路の応答出力をデータ圧縮器に取り込み圧縮し、予め用意しておいたシグネチャ内の符号とデータ圧縮器の出力を比較し、比較結果を出力する。
【０００６】
この種のＢＩＳＴ回路を内蔵する半導体集積回路は、例えば図１２に示されるように、複数のメモリブロック２０１、２０２に対して、メモリブロック毎に、ＢＩＳＴ回路２１１、２１２が設けられ、テスト結果を出力する構成とされている。
【０００７】
また、従来のＢＩＳＴ回路を内蔵する半導体集積回路の他の例として、図１３に示されるように、２つのＢＩＳＴ回路３１１、３１２により２つのメモリブロック３０１、３０２をテストして、メモリブロック３０１、３０２からの２つの出力データを排他的論理和回路３１０に入力して、その結果を出力結果３１１として出力する構成のものも知られている。
【０００８】
図１２に示した、従来のＢＩＳＴ回路を内蔵する半導体集積回路は、ＢＩＳＴのテスト結果を出力するピンの数が増加する、という問題点を有している。
【０００９】
図１３に示した、従来のＢＩＳＴ回路を内蔵する半導体集積回路は、２つのメモリブロックの出力データを圧縮して、１つの出力結果としているので、どのメモリブロックで不良になっているかを判断することができない、という問題点を有している。
【００１０】
なお特開２０００−２１５６９３号公報には、テスト時の観測ピンを減らし出力データレートを落として出力することが可能と同期型半導体記憶装置の構成として、入出力回路部に、複数のデータ端子に出力されるデータの一致を検出する一致検出回路を備え、テスト時に二つのラッチに同じ結果が書き込まれ、クロック信号に応じて交互に読み出されるようにした構成が開示されている。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、テスト結果観測用のピン数の増加を抑止し、ブロックの不良を特定可能とする半導体集積回路装置を提供することである。
【００１２】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、被テスト回路をテストするＢＩＳＴ（Built In Self Test）回路を備えたＢＩＳＴ回路内蔵半導体集積回路装置において、入力される判定イネーブル信号がアクティブ状態のとき、前記被テスト回路から出力される内部出力信号と前記ＢＩＳＴ回路から出力される期待値とを比較して、一致、不一致に対応した論理値の判定結果信号を出力し、前記判定イネーブル信号がインアクティブ状態のときには、予め定められた所定の論理値を出力する比較回路を、前記被テスト回路から出力される複数の前記内部出力信号のそれぞれに対応して複数備え、前記複数の比較回路から出力される複数の判定結果信号を入力しこれらの信号の所定の論理演算結果である１つの出力信号を出力する論理回路と、を備え、前記論理回路の出力が結果出力端子から装置外部に出力される。
【００１３】
本発明の方法は、ＬＳＩテスタ等の自動テスト装置（ＡＴＥ）からテスト実行のためのクロックを前記ＢＩＳＴ回路に入力し、前記結果出力ピンからの判定結果を前記自動テスト装置上で良品期待値と比較して、不良の場合には該当するクロックに対する不良ログを生成し、一つの前記判定イネーブル信号のみを真として、残りの判定イネーブル信号を偽としてＢＩＳＴに搭載される一連のテストシーケンスを実行しながら不良ログを生成した後、続いて次の前記判定イネーブル信号を真として、残りの判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成する。上記課題は、以下の説明でも明らかとされるように、特許請求の範囲の各請求項の発明によっても同様に解決される。
【００１４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、図１を参照すると、入力される判定イネーブル信号（３１）がアクティブ状態（判定許可状態を示す）のとき、被テスト回路（２０）から出力される内部出力信号（２１）とＢＩＳＴ回路（１０）から出力される期待値とを比較し、一致、不一致に対応した論理値の判定結果信号（４０）を出力し、前記判定イネーブル信号がインアクティブ状態（判定不可状態を示す）のときには、判定結果信号として、予め定められた所定の論理値を出力する比較回路（３０）を、被テスト回路から出力される複数の内部出力信号（２１）のそれぞれに対応して複数備え、複数の比較回路（３０）から出力される複数の判定結果信号（４０）を入力しこれらの信号の所定の論理演算結果である１つの出力信号を出力する論理回路（４１）と、を備え、論理回路（４１）の出力が結果出力端子（５０）から装置外部に出力される。
【００１５】
論理回路（４１）は、比較回路（３０）に入力される前記判定イネーブル信号（３１）がアクティブ状態であり、比較回路（３０）に入力される前記内部出力信号（２１）が、期待値（１１）と一致しない比較回路が少なくとも一つ存在する場合に、不良（ＦＡＩＬ）を示す論理値を出力し、それ以外の場合には正常（ＰＡＳＳ）を示す論理値を出力する。
【００１６】
本発明において、装置外部からシリアルに入力される判定イネーブル信号を入力して保持し、パラレルに出力する保持手段（図２のシフトレジスタ３２）を備え、前記保持手段（３２）から並列に出力される複数の信号が、複数の判定イネーブル信号（図２の３１1〜３１4）として、比較回路（図２の３０Ａ）に並列に入力される。
【００１７】
本発明においては、被テスト回路から出力される複数の内部出力信号と前記ＢＩＳＴ回路から出力される期待値とを比較し、複数の内部出力信号の全てが正常の場合には正常値を、１個でも不良の場合は第１の結果出力ピンには不良値を、圧縮信号として、第１の結果出力ピン（図３の５０1）に出力するとともに、各内部出力信号と対応する期待値との一致、不一致に対応した論理値の判定結果信号を出力する比較回路（図３の３０Ｂ）を備え、比較回路から出力される複数の判定結果信号を受け取り保持する複数の保持手段（図３の４２）を備え、ＢＩＳＴの一連のテストシーケンス実行のうち一回でも不良が発生すれば、前記比較回路から出力される不良の内部出力信号に対応する判定結果信号を入力とする前記保持手段（図３の４２）に不良値が書き込まれ、前記第１の結果出力ピンとは別の結果出力ピン（５０2、５０3）から出力される。
【００１８】
前記第１の結果出力ピン（図３の５０1）に不良が出力された場合、第１の結果出力ピン（図３の５０1）とは別の結果出力ピン（図３の５０2、５０3）から前記複数の保持手段（図３の４２1〜４２4）の保持値を調べることにより、複数の内部出力信号のうちのどれが不良になったかを調べることを可能としている。
【００１９】
ＢＩＳＴの一連のテストシーケンス実行中、比較回路（３０Ｂ）の比較動作が行われる毎に、比較回路（３０Ｂ）は、前記複数の保持手段（４２）の判定保持値を更新する。
【００２０】
比較回路（３０Ｂ）から、前記複数の保持手段（図４の４４）への判定結果信号の書き込みは、並列入力で行われ、前記複数の保持手段を縦続接続したシフトレジスタ（図４の４４）により、外部端子（５０）からシリアルに出力する。
【００２１】
縦続接続された前記複数の保持手段（図４のシフトレジスタ４４）からのシリアル出力と、圧縮信号（図４の４０5）との切替えて結果出力ピンに出力する切替え回路（図４の４５）を備える。
【００２２】
本発明において、外部クロック入力ピンからの外部クロックを入力し、周波数逓倍したクロック（「高速クロック」という）を生成する高速クロック発生回路（図５の７０）と、高速クロックで駆動されるＢＩＳＴ回路（図５の１０）と、被テスト回路の出力を入力とする結果出力回路（図５の６０）と、結果出力ピン（図５の５０1、５０2）と、前記ＢＩＳＴ回路が前記被テスト回路をテストし、前記結果出力回路から前記高速クロックに同期してシフトレジスタ（図５の６１）にテスト結果をシリアルに出力し、シフトレジスタ（６１）から並列出力されるテスト結果を圧縮して結果出力端子に出力する圧縮回路（８０）を備える。
【００２３】
本発明において、被テスト回路がメモリアレイよりなり、ＬＳＩテスタ又はメモリテスタ等の自動テスト装置（ＡＴＥ）を用いてテストするにあたり、不良ログを、メモリアレイのアドレスに対応して二次元表示する（図８参照）。
【００２４】
被テスト回路がメモリアレイを含み、自動テスト装置（ＡＴＥ）の不良ログ記録手段が二次元マトリックスのアドレス（Ｘ、Ｙアドレス）を有し、前記テスト実行のための各クロックに対応して、前記ＢＩＳＴ回路が選択する前記メモリアレイのアドレスに対応する不良ログ記録手段のアドレスに不良情報を記録する（図９参照）。
【００２５】
本発明において、ＢＩＳＴ回路に搭載される一連のテストシーケンスを順次実行し、不良が発生した場合にテストを停止して、前記保持手段の保持データを調べる（図１０参照）。
【００２６】
ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し、不良が発生した場合にテストを一次停止して、判定保持レジスタの保持データを調べ、判定保持レジスタの保持データを初期化して、次に、ＢＩＳＴに搭載する一連のテストシーケンスのうち、停止したテストの次のテストから再びテストを実行する（図１１参照）。
【００２７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。以下の実施例は、ＢＩＳＴ回路を内蔵するＬＳＩとしては、複数のＩＰ（Intellectual Property：ソフトコア、ハードコア、ファームコア等）を内蔵したＬＳＩ、ロジックとメモリの混載、ＢＩＳＴ機能付メモリＬＳＩなどの半導体集積回路に適用される。
【００２８】
図１は、本発明の第１の実施例の構成を示す図である。被テスト回路２０の内部データ出力２１1〜２１4は、比較回路３０1〜３０4にそれぞれ入力される。
【００２９】
内部データ出力としては、例えば被テスト回路２０から同一チップに内蔵されているＣＰＵ（不図示）へのデータ出力バス、複数の被テスト回路からのデータ出力、被テスト回路を複数のテスト領域に分割して並列テストを行う場合の各テスト領域から出力されるテスト専用のデータ出力、などである。なお内部データ出力２１1〜２１4は４本並列とされているが、本発明において、内部データ出力の本数は４本に限定されるものでないことは勿論である。
【００３０】
ＢＩＳＴ回路１０からテストの期待値１（１１1）、期待値２（１１2）が比較回路３０1〜３０4に入力される。２つの内部データ出力が同一出力値となる場合の例について、同一出力値の信号線に対する期待値信号線を一つにまとめているが、期待値信号線は、内部データ出力信号線と同じ個数であってもよい。内部データ出力１（２１1）と内部データ出力２（２１2）を入力とする比較回路３０1と３０2には、ＢＩＳＴ回路１０からテストの期待値１（１１1）が共通に入力され、内部データ出力３（２１3）と内部データ出力４（２１4）を入力とする比較回路３０3と３０4には、テストの期待値２（１１2）が共通に入力されているが、ＢＩＳＴ回路１０からテストの期待値が、個別に各比較回路に入力される構成としてもよいことは勿論である。
【００３１】
内部データ出力（「内部出力信号」ともいう）の個数に対応して、判定イネーブル信号３１1〜３１4が比較回路３０1〜３０4に入力される。判定イネーブル信号３１1〜３１4の信号値は、例えば、真は「１」であり（インアクティブ：判定をイネーブルとする）、偽は「０」である（アクティブ：判定をディセーブルとする）。
【００３２】
図１において、被テスト回路２０を動作させるために必要とされるＢＩＳＴ回路１０から被テスト回路２０へのその他の信号は、本発明の主題とは直接関係しないため、省略されている。
【００３３】
比較回路３０1〜３０4では、入力される判定イネーブル信号３１1〜３１4の値が真（「１」）の場合は、期待値と内部データ出力値が同一であるとき、比較回路３０1〜３０4の出力値４０1〜４０4を正常値とし、期待値と内部データ出力値が異なるときは、比較回路の出力値４０1〜４０4を不良値とする。例えば、比較回路３０1〜３０4の出力値４０1〜４０4の正常値は「１」であり、不良値は「０」である。
【００３４】
判定イネーブル信号３１1〜３１4が偽（「０」）の場合は、比較回路３０1〜３０4は、期待値と内部データ出力値の一致、不一致にかかわらず、出力値を正常値「１」とする。
【００３５】
比較回路３０1〜３０4の出力値４０1〜４０4のうち、全てが正常値（「１」）の場合には、結果出力ピン５０に出力正常値を出力し、比較回路３０1〜３０4の出力値のうち１個でも不良値がある場合には、結果出力ピン５０に不良値を出力する。例えば、４個の比較回路３０1〜３０4の出力４０1〜４０4を４入力ＮＡＮＤ回路４１に入力し、ＮＡＮＤ回路４０の出力を結果出力ピン５０に出力する。この場合の出力正常値は「０」であり、出力不良値は「１」である。
【００３６】
本実施例の半導体集積回路は、結果出力ピンの本数を少なくしても、被テスト回路の全ての出力を選択的に調べられる、という利点を有している。本実施例の半導体集積回路（ＢＩＳＴ回路内蔵半導体集積回路）をＤＵＴ（Device Under Test；被試験デバイス）として、ＬＳＩテスタを用いてテストする場合、後述されるように、一つの判定イネーブル信号を真として、残りの判定イネーブル信号を偽としてＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成し、続いて次の判定イネーブル信号を真として、残りの判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストシーケンスを実行しながら不良ログを生成する。
【００３７】
次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例の構成を示す図である。図２を参照すると、本発明の第２の実施例において、被テスト回路２０の内部データ出力２１1〜２１4と、ＢＩＳＴ回路１０の期待値信号１１が比較回路３０に入力される。
【００３８】
外部ピン３３からシリアルに入力される信号を４段のフリップフロップ構成のシフトレジスタ３２に入力し、４個の信号値（判定イネーブル信号）を保持する。
【００３９】
シフトレジスタ３２に保持されている４個の信号値を４個の判定イネーブル信号３１1〜３１4として比較回路３０Ａに入力する。比較回路３０Ａは、判定イネーブル信号３１1〜３１4とそれぞれ入力し、内部信号２１1〜２１4を期待値と比較する４個の比較回路（図１参照）と、４個の比較回路の出力の比較結果から結果出力信号を出力するＮＡＮＤ回路（図１参照）を備えて構成されている。
【００４０】
比較回路３０Ａでは、被テスト回路２０の４個の内部データ出力２１1〜２１4に対応するそれぞれの判定イネーブル信号１２1〜１２4が真（アクティブ状態）の場合に、期待値信号と出力信号を比較する。比較結果の全てが正常であれば結果出力ピン５０に正常値を出力し、１個でも不良であれば結果出力ピンに不良値を出力する。
【００４１】
本実施例では、前記第１の実施例の利点に加えて、判定イネーブル信号の入力ピン３３が１本で済むという利点を有する。
【００４２】
次に、本発明の第３の実施例について説明する。図３は、本発明の第３の実施例の構成を示す図である。図３を参照すると、本発明の第３の実施例において、ＢＩＳＴ回路１０の期待値信号１１と、被テスト回路２０の４個の内部出力信号２１1〜２１4が比較回路３０Ｂに入力される。
【００４３】
第１の結果出力ピン５０1には比較回路３０Ｂより、４個の比較結果が圧縮して出力される。圧縮方法は、４個の内部出力信号値の全てが正常の場合には結果出力ピン５０1に正常値を出力し、１個でも不良の場合は結果出力ピン５０1に不良値を出力するものであり、比較回路３０Ｂは、内部信号２１1〜２１4を期待値と比較する４個の比較回路（図１参照）と、４個の比較回路の出力の比較結果から結果出力信号を出力するＮＡＮＤ回路（図１参照）を備えて構成されている。
【００４４】
図３において、判定イネーブル信号が明示されていないが、前記第１の実施例と同様に、比較回路３０Ｂには、図１又は図２に示した構成で判定イネーブル信号が入力されるものとする。
【００４５】
４個の判定保持レジスタ４２1〜４２4には４個の内部出力信号２１1〜２１4に対応する４個の比較回路のそれぞれの判定結果４０1〜４０4がそれぞれ保持される。
【００４６】
ＢＩＳＴの一連のテストシーケンス実行のうち、一回でも不良が発生すれば内部出力信号に対応する判定保持レジスタに不良値を書き込む。
【００４７】
判定保持レジスタ４２1〜４２4の保持値は、判定保持結果出力回路４３を介して第２、第３の結果出力ピン５０2、５０3に出力することができる。本実施例では、第１の結果出力ピン５０1に不良が出力された場合、第２、第３の結果出力ピン５０2あるいは５０3から、判定保持レジスタ４１1〜４１4の保持値を調べることにより、４個の内部出力信号のうちのどれが不良になったかを、少ないピンを用いて調べることができる。
【００４８】
本発明の第４の実施例として、図３において、ＢＩＳＴの一連のテストシーケンス実行中、比較回路３０の比較動作が行われる毎に、判定保持レジスタ４１1〜４１4の判定値を更新する構成としてもよい。
【００４９】
かかる構成とした本発明の第４の実施例は、前記第３の実施例の利点に加えて、テストサイクル毎の良・不良を調べることができるという利点がある。
【００５０】
次に、本発明の第５の実施例について説明する。図４は、本発明の第５の実施例の構成を示す図である。図４を参照すると、本発明の第５の実施例において、結果出力ピン５０には、被テスト回路２０の４個の内部データ出力２１1〜２１4の期待値との比較判定結果を圧縮した出力４０5と、各比較回路における４個の判定結果４０1〜４０4を切替え回路４５を介して個別に出力することができる。
【００５１】
判定結果を個別に出力する方法は、被テスト回路２０の４個の内部出力に対して、４個の判定結果４０1〜４０4を４段のシフトレジスタ４４に並列入力して保持する。保持データは、シフトレジスタ４４からシリアルに外部出力ピン５０に読み出すことができる。切り替え回路４５で、圧縮出力４０5と個別出力４０1〜４０4のいずれかを選択して出力の切り替えを行うことにより、外部出力ピンの数を少なくすることができる。本実施例では、４個の判定結果を１個の外部出力ピンに出力することが出来るため、チップサイズを縮小することができる。
【００５２】
図５は、本発明の第６の実施例の構成を示す図である。図５を参照すると、本発明の第６の実施例において、外部クロック入力ピン７１から低い周波数のクロックを入力する。高速クロック発生回路７０で周波数を逓倍した高い周波数のクロック（「高速クロック」という）を生成する。高速クロック発生回路７０としては、位相の異なる２つの外部クロックの排他的論理和を発生する回路などがある（この場合、２逓倍する）。
【００５３】
高速クロックをＢＩＳＴ回路１０に入力し、ＢＩＳＴ回路１０は被テスト回路２０を高速のクロックによりテストする（被テスト回路２０の動作周波数は高速クロックで規定される）。
【００５４】
結果出力回路６０は、被テスト回路２０のテスト結果を受け取り、テスト結果を高速クロックに同期して出力する。テスト結果は、シフトレジスタ６１に入力され、第２の結果出力ピン５０2には、個々の判定結果がシリアルに出力される。
【００５５】
シフトレジスタ６１の並列出力（高速クロック周波数が外部クロックを２逓倍した周波数である場合、シフトレジスタ６１の段数は例えば２段で構成される）は、圧縮回路８０に入力され、圧縮回路８０では、複数の高速クロックのテスト結果を圧縮して、低い周波数で第１の結果出力ピン５０1に出力する。結果出力回路６０から出力する高速のテスト結果はシフトレジスタ６１に順次保持される。シフトレジスタ６１の入力端（結果出力回路６０）から遠端側では、過去の高速クロックにおけるテスト結果が保持されている。
【００５６】
これらのシフトレジスタ６１の保持値を並列に入力する圧縮回路８０で圧縮する際、低速クロック毎に、圧縮値を、更新する。
【００５７】
本実施例では、安価な低速のＬＳＩテスタを用いて被テスト回路２０を高速にテストすることができる、という利点がある。
【００５８】
図６は、本発明の第７の実施例を説明するためのフローチャート図である。図６を参照して、図１に示した第１の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法について説明する。
【００５９】
ＬＳＩテスタは、テスト実行のためのクロックをＢＩＳＴ回路１０に入力し、結果出力ピン５０からの判定結果をＬＳＩテスタのコンパレータにて良品期待値と比較して、不良の場合には該当するクロックに対する不良ログを生成する手段を有している。
【００６０】
ＬＳＩテスタの不良ログを取得する状態にして、判定イネーブル信号（図１の３１1〜３１4）のｅ番目のみ真としその他を偽とし、テストを実行するにあたり（ステップＳ３、Ｓ４）、ｅを１から最大値までのそれぞれについて、ＢＩＳＴに搭載する一連のテストシーケンスを実行し（ステップＳ２〜Ｓ５、Ｓ６）、不良ログを終了する。
【００６１】
本実施例では、少ない外部出力ピンを用いて内部データ出力の全てのテスト結果を不良ログに取得できる利点がある。
【００６２】
図７は、本発明の第８の実施例を説明するためのフローチャート図である。図７は、前記第３の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法について示している。前述した第３の実施例では、判定イネーブル信号が明示されていないが、前記第１の実施例と同様に、比較回路３０に入力される判定イネーブル信号があるものとする。
【００６３】
全ての判定イネーブル信号を真として、ＢＩＳＴに搭載する一連のテストを実行する（ステップＳ１０、Ｓ１１）。
【００６４】
テスト結果は４個の内部データ出力のうち１個でも不良があれば、結果出力ピン１に不良として圧縮されて出力される。
【００６５】
次に、不良があった場合は（ステップＳ１２のＹＥＳ分岐）、判定保持レジスタ４２1〜４２4を調べる。
【００６６】
不良値が保持されている判定保持レジスタ４２の番号に対応する内部データ出力のみ、選択的に判定イネーブル信号を真として、ＢＩＳＴに搭載する一連のテストを実行する。
【００６７】
図７では、不良保持値は、内部データ出力の番号に対応してH(1)〜H(4)である。判定保持レジスタ４２1〜４２4の番号（添え字）に対応する番号をｅとする。ｅを１から最大値までの間で、H(e)が正常値であれば、ｅ＝ｅ＋１とする。
【００６８】
H(e)が不良値であれば（ステップＳ１５のＹＥＳ分岐）、ｅ番目の判定イネーブル信号のみ真として、他の判定イネーブル信号を偽として、ＢＩＳＴに搭載する一連のテストを実行する（ステップＳ１６、Ｓ１７）。これをｅが最大値となるまで繰り返す（ステップＳ１８）。
【００６９】
本実施例では、不良が存在する内部データ出力に対する部分のみ選択的にテストできるのでテスト時間を短縮できる利点がある。
【００７０】
図８は、本発明の第９の実施例を説明するための図である。図８を参照すると、被テスト回路が内蔵メモリアレイである場合に、第７の実施例における不良ログを、変換部１１０により内蔵メモリアレイと同様の二次元アレイ状に変換して、不良表示部１２０に表示する。
【００７１】
アレイ上の同一アドレスに対して複数回のテストを行った場合は、同一アドレスのテスト結果に一回でも不良があれば、不良表示部１２０の対応するアドレス部には不良を表示する。本実施例では、内蔵メモリアレイに対応した二次元の不良表示ができるという利点がある。
【００７２】
図９は、本発明の第１０の実施例を説明するための図である。図９を参照すると、不良記録部１３０あるいは不良表示部１２０の二次元のマトリックスの座標を指定するＸレジスタ１０３とＹレジスタ１０４を有している。
【００７３】
テストクロック番号のそれぞれに対して、Ｘレジスタ１０３とＹレジスタ１０４の値を割り当てる。レジスタの値は、各クロックに対して数値で与えても良いし、演算式で与えても良い。演算式で与える場合は、レジスタの値を指定するための設定が少なくですむ。
【００７４】
あるテストクロックにおけるテスト結果が不良である場合は、Ｘレジスタ１０３とＹレジスタ１０４の値に対応する不良記録部１３０に不良情報を記録し、不良表示部１３１に不良を表示する。
【００７５】
本実施例では、不良ログのサイズがテストサイズに依存せず、メモリアレイのサイズで良く、内蔵メモリアレイに対応した二次元の不良表示ができるという利点がある。
【００７６】
図１０は、本発明の第１１の実施例を説明するためのフローチャート図である。図１０を参照すると、前記した第４の実施例の構成のＢＩＳＴ回路内蔵半導体集積回路をテストする方法において、ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し、不良が発生した場合にテストを停止して、判定保持レジスタ４２の保持データを調べる（ステップＳ２４）。
【００７７】
本実施例では、テスト実行時には結果出力のための処理を必要とせず、テストすべき本来のスピードでテストを実行でき、不良が発生した場合は、内部データ出力のどれが不良になったかを調べることが可能となる。
【００７８】
図１１は、本発明の第１２の実施例のフローチャートを示す図である。図１１を参照すると、この実施例のテスト方法は、前期第４の実施例のＢＩＳＴ回路内蔵半導体集積回路をテストする方法において、ＢＩＳＴに搭載する一連のテストシーケンスを不良判定しながら順次実行し（ステップＳ３２、Ｓ３３）、不良が発生した場合にテストを一次停止して、判定保持レジスタ４２の保持データを調べる（ステップＳ３４）。
【００７９】
次に、ＢＩＳＴに搭載する一連のテストシーケンスのうち、停止したテストの次のテストから再びテストを実行する（ステップＳ３５、Ｓ３６、Ｓ３２）。
【００８０】
本実施例では、個々のテストはテストすべき本来のスピードでテストを実行でき、不良が発生した場合は、内部データ出力のどれが不良になったかを調べることができ、全テストについての不良を調べることができる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、下記記載の効果を奏する。
【００８２】
本発明の第１の効果は、複数の内部出力信号を有する被テスト回路の判定結果を出力する結果出力ピンの数を縮減する構成とし、少ない外部ピンを用いて内部の被テスト回路をテストすることができる、ということである。
【００８３】
本発明の第２の効果は、複数の内部出力信号を有する被テスト回路を少ない外部ピンを用いて、個々の内部出力信号の良、不良を調べることができる、ということである。
【００８４】
本発明の第３の効果は、低速クロックを逓倍した高速クロックで被テスト回路、ＢＩＳＴ回路を駆動し、結果出力を低速クロックサイクルで出力される構成としたため、安価な低速のテスタを用いて、高速に被テスト回路をテストすることができる、ということである。
【００８５】
本発明の第４の効果は、被テスト回路がメモリ装置である場合、メモリアレイに対応した二次元の不良ログを生成し、二次元表示等することで、不良解析を容易化する、ということである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第５の実施例の構成を示す図である。
【図５】本発明の第６の実施例の構成を示す図である。
【図６】本発明の第７の実施例の動作を説明するためのフローチャートである。
【図７】本発明の第８の実施例の動作を説明するためのフローチャートである。
【図８】本発明の第９の実施例を説明するための図である。
【図９】本発明の第１０の実施例を説明するための図である。
【図１０】本発明の第１１の実施例の動作を説明するためのフローチャートである。
【図１１】本発明の第１２の実施例の動作を説明するためのフローチャートである。
【図１２】従来のＢＩＳＴ回路の備えた半導体記憶装置の構成を示す図である。
【図１３】従来のＢＩＳＴ回路の備えた半導体記憶装置の構成を示す図である。
【符号の説明】
１０ ＢＩＳＴ回路
１１、１１1、１１2 期待値
２０ 被テスト回路
２１1〜２１4 内部データ出力
３０、３０1〜３０4 比較回路
３１1〜３１4 判定イネーブル信号
３２ シフトレジスタ
３３ ピン
４０ 判定結果出力
４０1〜４０4 判定結果出力
４０5 圧縮出力
４１ ＮＡＮＤ回路
４２1 〜４２4 判定保持レジスタ
４３ 判定保持結果出力
４４ シフトレジスタ
４５ 切替回路
５０ 結果出力ピン
６０ 結果出力回路
７０ 高速クロック発生回路
８０ 圧縮回路
１０１ テストクロック番号
１０２ 不良ログ（テスト結果）
１０３ Ｘレジスタ
１０４ Ｙレジスタ
１１０ 変換部
１２０ 不良表示部
１３０ 不良記憶部
Claims (5)
- 被テスト回路をテストするＢＩＳＴ（Built In Self Test）回路を備えたＢＩＳＴ回路内蔵半導体集積回路装置において、
前記被テスト回路から出力される複数の内部出力信号と前記ＢＩＳＴ回路から出力される期待値とを比較し、複数の内部出力信号の全てが正常の場合には正常値とし、１個でも不良の場合には不良値を表す圧縮信号を出力するとともに、各内部出力信号と対応する期待値との一致、不一致に対応した論理値の判定結果信号を出力する比較回路を備え、
前記圧縮信号は、第１の結果出力端子から装置外部に出力され、
前記比較回路から出力される複数の判定結果信号を受け取り保持する複数の保持手段を備え、
ＢＩＳＴの一連のテストシーケンス実行のうち一回でも不良が発生すれば、前記比較回路から出力される、不良の内部出力信号に対応する判定結果信号を入力とする前記保持手段に、不良値が書き込まれ、前記第１の結果出力端子とは別の結果出力端子から、前記保持手段に保持される不良値が出力される、ことを特徴とするＢＩＳＴ回路内蔵半導体集積回路装置。 - 前記比較回路から、前記複数の保持手段への判定結果信号の書き込みは、パラレルに行われ、前記複数の保持手段を縦続接続し、前記複数の保持手段に保持される保持データを外部端子からシリアルに出力する、ことを特徴とする請求項１記載のＢＩＳＴ回路内蔵半導体集積回路装置。
- 縦続接続された前記複数の保持手段の出力端からのシリアル出力と、圧縮信号との切替えて結果出力端子に出力する切替え回路を備えている、ことを特徴とする請求項２記載のＢＩＳＴ回路内蔵半導体集積回路装置。
- 被テスト回路をテストするＢＩＳＴ（Built In Self Test）回路を備えたＢＩＳＴ回路内蔵半導体集積回路装置において、
外部クロック入力端子からの外部クロックを入力し、前記外部クロックの周波数を逓倍したクロック（「高速クロック」という）を生成する高速クロック発生回路を備え、
前記ＢＩＳＴ回路は、前記高速クロック発生回路から出力される前記高速クロックで前記被テスト回路を駆動してテストし、
前記被テスト回路の出力を入力とする結果出力回路と、
縦続接続された複数の保持手段と、を備え、
前記結果出力回路からの出力は、前記高速クロックに同期して、前記複数の保持手段にシリアルに入力され縦続接続された前記複数の保持手段の出力端から、前記複数の保持手段に保持されるテスト結果が第１の結果出力端子からシリアルに出力され、
前記複数の保持手段から並列に出力されるテスト結果を入力して圧縮し前記高速クロックの周波数よりも低周波数で第２の結果出力端子に出力する圧縮回路を備えている、ことを特徴とするＢＩＳＴ回路内蔵半導体集積回路装置。 - 前記ＢＩＳＴ回路は、同一の値が出力される内部出力信号を比較する複数の比較回路に対して期待値を共通に供給する、ことを特徴とする請求項１記載のＢＩＳＴ回路内蔵半導体集積回路装置。
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