JP2001195894A - 外付け半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】従来の半導体メモリ試験装置において、同時試
験個数を２倍以上にすることができ、また、試験可能な
データビット数以上のメモリの試験を可能にする半導体
メモリ試験装置に接続する外付け半導体メモリ試験装置
を提供する。 【解決手段】半導体メモリ試験装置６にデータ保持回路
（Ｆ／Ｆ１１〜１４）と切換回路（ＭＵＸ２１〜２４）
とを備えた外付け半導体メモリ試験装置５を接続して、
被試験デバイス（ＭＵＴ１〜４）の試験を行う。この
時、出力端子数ＬのＭＵＴの各出力端子を入力端子数及
び出力端子数が各々少なくともＬのＦ／Ｆの各入力端子
に接続し、Ｆ／Ｆの各出力端子を入力端子数が少なくと
もＬで出力端子数ＭのＭＵＸの各入力端子に接続し、Ｍ
ＵＸの各出力端子を入力端子数Ｎのコンパレータ８の各
入力端子に接続し、各端子数は、Ｌ＞Ｎ≧Ｍ＞１の関係
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体集積回路、特にマスク
ＲＯＭメモリの各種試験をするための試験装置に関す
る。

【０００２】

【従来の技術】従来から半導体試験装置であるＬＳＩテ
スタやメモリテスタにおいては、出荷前などの試験時間
を短縮して生産効率を上げるために、同時に複数のデバ
イスの試験を行っている。現在、ウェハテストでは１６
〜３２個の同時試験、ウェハのパッケージ後テストでは
６４〜１２８個の同時試験が一般的に行われている。

【０００３】ウェハやパッケージの試験は、従来、図７
に示すような構成の試験装置（テスタ）で行っていた。
従来のテスタは、被試験デバイスの各端子毎に用意され
た計測回路であるピンエレクトロニクスの数を、同時に
試験を行う被試験デバイスの個数分搭載していた。これ
により、テスタの価格は被試験デバイスの端子数と共に
上昇していた。

【０００４】例えば、入出力端子数（以下、Ｉ／Ｏピン
と称する。）が１６本構成の被試験メモリ（以下、ＭＵ
Ｔと称する。）を、８個同時に試験する場合、１２８本
（＝１６本×８個）のＩ／Ｏピンが必要となる。また、
このＭＵＴを１６個同時に試験するためには、２５６本
（＝１６本×１６個）のＩ／Ｏピンが必要となる。した
がって、Ｉ／Ｏピンが１６本構成のＭＵＴを８個同時に
試験できるテスタでは、Ｉ／Ｏピンが１６本構成のＭＵ
Ｔを１６個同時に試験することは、不可能である。

【０００５】また、×１ビット、または×４ビット構成
のＤＲＡＭ用に開発された従来のメモリテスタでは、×
４ビット以下の構成のＤＲＡＭを４個〜８個を同時に試
験する機能を有する。このメモリテスタでは、３２本
（＝４本（４ビット）×８個）の入力端子数を有するた
め、×８ビット構成のメモリを試験する場合、同時に試
験を行える個数は４個（＝３２本／８本（８ビット））
が限度となる。また、×１６ビット構成のメモリを試験
する場合、同時に試験を行える個数は２個（＝３２本／
１６本（１６ビット））が限度となる。さらに、×３２
ビット構成のメモリを試験する場合は１個のみであり、
それ以上の複数ビット出力のメモリは上記メモリテスタ
で試験を行うことは不可能であった。

【０００６】近年、新たに生産される半導体メモリの容
量は増加する一方である。そのため、メモリ容量の増加
によるテスト時間の増加を短縮するためには、同時に試
験するＭＵＴの数量をさらに増加して対応していく必要
がある。しかしながら、ＭＵＴの試験個数を増加して効
率を上げていくためには、テスタへの投資が必要であ
る。つまり、同時に試験を行うことができる個数が従来
より多いテスタを新規に増設するか、従来のテスタに対
して、ＭＵＴとテスタを接続するためのプローバやピン
エレクトロニクスを増設する必要がある。

【０００７】しかし、上記のようにテスタに投資を行う
ためには、多額の費用が必要である。また、上記のよう
にテスタに投資を行ったとしても、マスクＲＯＭのよう
に低価格で少量多品種生産のメモリの場合、投資の回収
効率が悪い。

【０００８】そこで、このような問題を解決するための
技術が、提案されている。例えば、特開昭６４−１５６
７７号公報に開示された技術では、ＲＯＭの第１出力デ
ータを切り換え回路を介して第１のラッチ回路に保持
し、更にＲＯＭの第２出力データを切り換え回路を介し
て第２のラッチ回路に保持する。そして、出力指示信号
を第１及び第２のラッチ回路に入力し、第１及び第２の
ラッチ回路からデータの出力を行い、第１及び第２のラ
ッチ回路からの出力データはテスタに入力されることと
なる。このようにすることで、汎用テスタの比較信号列
の列数を１／２、１／３と小さくすることができ、小容
量の比較信号列しか収納できない汎用テスタによって、
大容量のＲＯＭを内蔵する集積回路をテストすることが
できる。

【０００９】また、特開平６−２８８９２号公報に開示
された技術では、被試験デバイスから出力されるデータ
を、データ順次出力回路にパラレルに入力する。そし
て、このデータは、出力指示信号が入力されることでシ
リアル出力が可能となり、データ順次出力回路から出力
されるシリアルデータは、テスタに入力されることとな
る。よって、多数の入出力ポートＩ／Ｏを有する被テス
トメモリＩＣを同時に複数テストでき、テスト効率がよ
いという効果を有する。

【００１０】さらに、特開平７−８４００９号公報に開
示された技術では、被試験デバイスの各ピンにフリップ
フロップ内蔵のテスト用回路を設け、被試験デバイスか
ら出力されるデータをフリップフロップに入力し、その
後、モードの切り替えを行いフリップフロップ内蔵のテ
スト用回路をシフトレジスタとして動作させ、シリアル
にデータの入出力を行う。これにより、半導体集積回路
のピン数に関わらずバウンダリスキャンパス構成に必要
なピン数だけで半導体集積回路にバウンダリスキャンパ
スを作り込むことなしに、歩留り、チップ面積拡大、コ
スト高の問題なしに、半導体集積回路の試験を実現でき
る。

【００１１】加えて、特開平７−１８２８９７号公報に
は、一度に多数のメモリセルをテストできるようにした
多重ビットテスト回路に関する技術が開示されており、
簡単な回路構成を付加しただけで必要に応じて適宜、同
時テスト可能なビット数を変更することが可能となる。

【００１２】また、特開平１０−１６０８０５号公報に
は、被試験デバイスの入出力端子に一方の端子を接続
し、他方の端子をテスタに接続する記憶回路が、シフト
動作のためのシフト動作用記憶回路と、シフト動作時に
被試験デバイスヘの出力状態を保持するための出力保持
用記憶回路からなる構成が開示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、特開昭
６４−１５６７７号公報に開示された集積回路では、被
試験デバイスから出力されるデータをテスタのコンパレ
ータに入力するまでに、２つのラッチ回路のどちらかに
出力データを振り分ける動作が必要になる。更に、出力
指示信号がアクティブになることでラッチ回路からデー
タを出力する構成である。このため、被試験デバイスの
サイクルタイムの仕様値内でテストを行うことが困難で
ある。

【００１４】また、特開平６−２８８９２号公報に開示
された半導体メモリＩＣ試験装置では、被試験デバイス
の出力データを保持する機構がないため、出力データが
何らかの影響により変化した場合、テストは正常に行わ
れない。また、被試験デバイスから出力される多ビット
出力データは、データ順次出力回路を介して１ビット分
の出力データがテスタに入力されるが、データ順次出力
回路では、トリガ信号が供給されて初めてテスタに出力
データの出力を開始する。そのため、被試験デバイスの
サイクルタイムの仕様値内でテストを行うことが困難で
ある。

【００１５】さらに、特開平７−８４００９号公報に開
示された半導体集積回路の試験装置では、被試験デバイ
スの出力データをフリップフロップで保持する工程と、
シフトレジスタモードに切り換える工程と、前段フリッ
プフロップのデータを後段フリップフロップに転送する
工程と、が必要である。更に、後段フリップフロップで
データを確定する必要があるため、テスト終了までに時
間がかかるという問題を有する。

【００１６】加えて、特開平７−１８２８９７号公報に
開示された半導体メモリ装置の多重ビットテスト回路で
は、ＤＲＡＭ、ＳＲＡＭ等のＲＡＭについて有効である
がランダムなデータの読み出しを行う必要のあるマスク
ＲＯＭには適用できない。また、テスト回路を内蔵する
ことによりチップ面積が増加するため、マスクＲＯＭの
ような低価格デバイスでは、実施するとデバイスの価格
上昇につながる。

【００１７】また、特開平１０−１６０８０５に開示さ
れた外部スキャンパス回路では、被試験テバイスの出力
データをシフト動作用記憶回路で保持する工程、シフト
レジスタモードに切り換える工程、前段シフト動作用記
憶回路のデータを後段シフト動作用記憶回路に転送する
工程が必要であり、更に、後段シフト動作用記憶回路で
データを確定させる必要があるため、テスト終了までに
時間がかかるという問題を有する。

【００１８】本発明は上記の問題を鑑みてなされたもの
で、複数ビット出力メモリの複数個同時試験に対応して
いない従来のテスタにおいても、高価なピンエレクトロ
ニクスの数を増やすことなく同時試験個数を２倍以上に
することができ、また、テスタの試験可能なデータビッ
ト数以上のメモリの試験を可能にする半導体メモリ試験
装置に接続する外付け半導体メモリ試験装置を提供する
ものである。

【００１９】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００２０】(1) 被試験デバイスの出力端子を接続する
入力端子数Ｎのコンパレータを備えた半導体メモリ試験
装置によって、出力端子数Ｌ（Ｌ＞Ｎ）の被試験デバイ
スを試験するための外付け半導体メモリ試験装置であっ
て、入力端子数及び出力端子数が各々少なくともＬのデ
ータ保持回路と、入力端子数が少なくともＬで出力端子
数Ｍの切換回路と、を備え、各端子数はＬ＞Ｎ≧Ｍ＞１
の関係を有し、該被試験デバイスの各出力端子を該デー
タ保持回路の各入力端子にそれぞれ接続し、該データ保
持回路の各出力端子を該切換回路の各入力端子にそれぞ
れ接続し、該切換回路の各出力端子を該半導体メモリ試
験装置のコンパレータの各入力端子にそれぞれ接続した
ことを特徴とする。

【００２１】この構成においては、コンパレータを備え
た半導体メモリ試験装置にデータ保持回路と切換回路と
を備えた外付け半導体メモリ試験装置を接続して、被試
験デバイスの試験を行い、出力端子数がＬの被試験デバ
イスの各出力端子を入力端子数が少なくともＬで出力端
子数が少なくともＬのデータ保持回路の各入力端子に接
続し、データ保持回路の各出力端子を、入力端子数が少
なくともＬで出力端子数Ｍの切換回路の各入力端子に接
続し、切換回路の各出力端子を入力端子数Ｎのコンパレ
ータの各入力端子に接続し、各端子数は、Ｌ＞Ｎ≧Ｍ＞
１の関係を有する。したがって、半導体メモリ試験装置
のコンパレータの入力端子数Ｎよりも多い出力端子数Ｌ
を有する被試験デバイスを、半導体メモリ試験装置に高
価なピンエレクトロニクスを増設したり、入力端子数Ｌ
のコンパレータを備えた半導体メモリ試験装置を新たに
増設することなく、簡単な構成の外付け半導体メモリ試
験装置を接続することで、容易且つ安価に試験が行え
る。

【００２２】(2) 被試験デバイスの出力端子を接続する
入力端子数Ｎのコンパレータを備えた半導体メモリ試験
装置によって、出力端子数Ｌ（Ｌ＞Ｎ）の被試験デバイ
スを試験するための外付け半導体メモリ試験装置であっ
て、入力端子合計数及び出力端子合計数が各々少なくと
もＬである複数のデータ保持回路と、入力端子数が少な
くともＬで出力端子数Ｍの切換回路と、を備え、各端子
数はＬ＞Ｎ≧Ｍ＞１の関係を有し、該被試験デバイスの
各出力端子を該複数のデータ保持回路の各入力端子にそ
れぞれ接続し、該複数のデータ保持回路の各出力端子を
該切換回路の各入力端子にそれぞれ接続し、該切換回路
の各出力端子を該半導体メモリ試験装置のコンパレータ
の各入力端子にそれぞれ接続したことを特徴とする。

【００２３】この構成においては、コンパレータを備え
た半導体メモリ試験装置に、複数のデータ保持回路と、
切換回路と、を備えた外付け半導体メモリ試験装置を接
続して、被試験デバイスの試験を行い、出力端子数Ｌの
被試験デバイスの出力端子を入力端子合計数が少なくと
もＬで出力端子合計数が少なくともＬの複数のデータ保
持回路の各入力端子に接続し、複数のデータ保持回路の
各出力端子を、入力端子数が少なくともＬで出力端子数
Ｍの切換回路の入力端子に接続し、切換回路の出力端子
を入力端子数Ｎのコンパレータの入力端子に接続し、各
端子数は、Ｌ＞Ｎ≧Ｍ＞１の関係を有する。したがっ
て、半導体メモリ試験装置に外付け半導体メモリ試験装
置を接続することで、コンパレータの入力端子数Ｎより
も多い出力端子数Ｌを有する被試験デバイスの試験が容
易に行え、新たに半導体メモリ試験装置やピンエレクト
ロニクスを増設することなく、外付け半導体メモリ試験
装置を追加するだけで、安価に従来の試験装置を活用す
ることができる。

【００２４】(3) 前記半導体メモリ試験装置は、テスト
信号を入力された前記被試験デバイスの出力したデータ
を前記データ保持回路に保持させるための第１制御信号
を、前記データ保持回路に出力することを特徴とする。

【００２５】この構成においては、外付け半導体メモリ
試験装置のデータ保持回路に被試験デバイスの出力した
データを保持させるための第１の制御信号は、半導体メ
モリ試験装置から出力される。したがって、外付け半導
体メモリ試験装置のデータ保持タイミングを半導体メモ
リ試験装置で制御することができ、確実にデータ保持回
路に被試験デバイスが出力したデータが保持される。

【００２６】(4) 前記半導体メモリ試験装置は、前記第
１制御信号出力後に、次のテスト信号を前記被試験デバ
イスに出力することを特徴とする。

【００２７】この構成においては、半導体メモリ試験装
置からデータ保持回路にテスト信号を入力された前記被
試験デバイスの出力したデータを保持させるための第１
の制御信号を出力後に、被試験デバイスに次のテストデ
ータを出力する。したがって、被試験デバイスが出力し
たデータをデータ保持回路は確実に保持してから、次の
データが被試験デバイスから出力される。

【００２８】(5) 前記半導体メモリ試験装置は、前記デ
ータ保持回路でデータを保持後に、前記切換回路に入力
されたデータを前記切換回路から順次切り換えて出力さ
せるための第２制御信号を、前記切換回路に出力するこ
とを特徴とする。

【００２９】この構成においては、外付け半導体メモリ
試験装置の切換回路に入力されたデータ保持回路からの
出力データを順次切り換えて出力させるための第２の制
御信号は、データ保持回路でデータを保持後に半導体メ
モリ試験装置から出力される。したがって、外付け半導
体メモリ試験装置のデータ切換タイミングを半導体メモ
リ試験装置で制御することができ、確実に半導体メモリ
試験装置のコンパレータに切換回路からデータが入力さ
れる。

【００３０】(6) 前記半導体メモリ試験装置は、前記デ
ータ保持回路でデータを保持後に次の前記第１制御信号
を出力するまでの期間内に、前記切換回路に入力された
データを前記切換回路から順次切り換えて出力させるた
めの第２制御信号を前記切換回路に出力することを特徴
とする。

【００３１】この構成においては、半導体メモリ試験装
置から外付け半導体メモリ試験装置の切換回路に入力さ
れた、データを順次切り換えて出力させるための第２制
御信号は、データ保持回路でデータを保持後に次の第１
制御信号を半導体メモリ試験装置から出力するまでの期
間内に、切換回路に出力される。したがって、データ保
持回路に次の第１制御信号が出力されて次の保持データ
が保持されるまでの期間内に、切換回路に第２制御信号
が入力されてデータが順次切り換えて出力されるので、
切換回路からは、次のデータと混合することなく確実に
データが切り換えて出力される。

【００３２】(7) 前記データ保持回路と前記切換回路と
を複数備えたことを特徴とする。

【００３３】この構成においては、外付け半導体メモリ
試験装置は、被試験デバイスから出力されたデータを保
持するためのデータ保持回路と、データ保持回路から出
力されたデータを順次切り換えて出力するための切換回
路と、を複数備えている。したがって、複数の被試験デ
バイスを同時に試験することができる。また、半導体メ
モリ試験装置で試験を行うことができるビット構成以上
の被試験デバイスを試験することが可能となる。

【００３４】(8) 被試験デバイスの出力端子を接続する
入力端子数Ｎのコンパレータを備えた試験装置に外付け
半導体メモリ試験装置を接続して、出力端子数Ｌ（Ｌ＞
Ｎ）の被試験デバイスを試験するための試験方法であっ
て、該被試験デバイスの各出力端子を該データ保持回路
の各入力端子にそれぞれ接続し、該被試験デバイスの各
出力端子から出力されたデータを、入力端子数及び出力
端子数が少なくともＬの外付け半導体メモリ試験装置の
データ保持回路で保持し、該データ保持回路が保持した
出力データを入力端子数が少なくともＬで出力端子数Ｍ
であり、Ｌ＞Ｎ≧Ｍ＞１の関係を有する外付け半導体メ
モリ試験装置の切換回路に入力し、該切換回路に入力し
た出力データを順次切り換えて試験装置のコンパレータ
に入力したことを特徴とする。

【００３５】この構成においては、出力端子数Ｌの被試
験デバイスから出力されたデータを、入力端子数が少な
くともＬで出力端子数が少なくともＬの外付け半導体メ
モリ試験装置のデータ保持回路に入力して保持し、該デ
ータ保持回路が保持した出力データを入力端子数が少な
くともＬで出力端子数Ｍであり、Ｌ＞Ｎ≧Ｍ＞１の関係
を有する外付け半導体メモリ試験装置の切換回路に入力
し、該切換回路に入力した出力データを順次切り換えて
試験装置の入力端子数Ｎ（Ｌ＞Ｎ）のコンパレータに入
力して、被試験デバイスの試験を行う。したがって、こ
の方法によって半導体メモリ試験装置のコンパレータに
おける入力端子数より多い出力端子数の被試験デバイス
を半導体メモリ試験装置に外付け半導体メモリ試験装置
を接続して、容易に試験を行うことができる。

【００３６】(9) 被試験デバイスの出力端子を接続する
入力端子数Ｎのコンパレータを備えた試験装置に外付け
半導体メモリ試験装置を接続して、出力端子数Ｌ（Ｌ＞
Ｎ）の被試験デバイスを試験するための試験方法であっ
て、該被試験デバイスの出力データを入力端子合計数及
び出力端子合計数が各々少なくともＬの外付け半導体メ
モリ試験装置の複数のデータ保持回路で保持し、該複数
のデータ保持回路が保持した出力データを入力端子数が
少なくともＬで出力端子数Ｍであり、Ｌ＞Ｎ≧Ｍ＞１の
関係を有する外付け装置の切換回路に入力し、該切換回
路に入力した出力データを順次切り換えて試験装置のコ
ンパレータに入力することを特徴とする。

【００３７】この構成においては、出力端子数Ｌの被試
験デバイスから出力されたデータを、入力端子合計数が
少なくともＬで出力端子合計数が少なくともＬの外付け
半導体メモリ試験装置の複数のデータ保持回路で保持
し、該データ保持回路が保持した出力データを入力端子
数Ｌで出力端子数Ｍであり、Ｌ＞Ｎ≧Ｍ＞１の関係を有
する外付け半導体メモリ試験装置の切換回路に入力し、
該切換回路に入力した出力データを順次切り換えて試験
装置の入力端子数Ｎ（Ｌ＞Ｎ）のコンパレータに入力し
て、被試験デバイスの試験を行う。したがって、この方
法によって半導体メモリ試験装置のコンパレータにおけ
る入力端子数より多い出力端子数の被試験デバイスの出
力端子を、外付け半導体メモリ試験装置の複数のデータ
保持回路に分割して接続して、確実に試験を行うことが
できる。

【００３８】

【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態に係る外付け半導体メモリ試験装置の構成を図１
を用いて説明する。図１は、本発明の第１実施形態に係
る外付け半導体メモリ試験装置と半導体メモリ試験装置
とによってＭＵＴの試験を行う構成を示すブロック図で
ある。

【００３９】図１では、×１６ビット出力のＭＵＴを同
時に２個試験可能な半導体メモリ試験装置６において、
外付け半導体メモリ試験装置５を接続することによっ
て、ＭＵＴの同時試験数を４個に増加させる場合を示
す。

【００４０】ＭＵＴ１〜４は、出力端子数１６個（×１
６ビット）のマスクＲＯＭである。また、ＭＵＴ１〜４
は、所定の数量の入力端子を備えている。

【００４１】外付け半導体メモリ試験装置５は、フリッ
プフロップ（以下、Ｆ／Ｆと称する。）１１〜１４と、
マルチプレクサ（以下、ＭＵＸと称する。）２１〜２４
と、を備えている。

【００４２】Ｆ／Ｆ１１〜１４は、入力されたデータを
保持するための１６ビットのデータ保持回路であり、入
力端子数と出力端子数とがそれぞれ１６個で、データを
保持（ラッチ）するための制御信号入力端子を備える。
ＭＵＴ１を試験する際には、Ｆ／Ｆ１１の各入力端子
に、ＭＵＴ１の各出力端子をそれぞれ接続する。また、
同様にＦ／Ｆ１２〜１４の各入力端子に、ＭＵＴ２〜４
の各出力端子をそれぞれ接続する。

【００４３】ＭＵＸ２１〜２４は、入力されたデータを
順次切り換えて出力する切換回路であり、入力端子数が
１６個で出力端子数が８個であり、Ｆ／Ｆ１１の各出力
端子が、ＭＵＸ２１の各入力端子にそれぞれ接続されて
いる。また、同様にＦ／Ｆ１２〜１４の各出力端子は、
ＭＵＸ２２〜２４の各入力端子にそれぞれ接続されてい
る。

【００４４】半導体メモリ試験装置６は、ピンエレクト
ロニクス部としてドライバ７とコンパレータ８とを備え
る。ドライバ７は、所定の数量の信号出力端子を有して
いる。そして、ＭＵＴ１〜４のアドレスを指定するため
のアドレス信号（以下、Ａｄｄ信号と称する。）、デバ
イスを選択してデータ出力を可能にするコントローラ信
号（以下、Ｃｏｎｔ信号と称する。）、Ｆ／Ｆ１１〜１
４に入力されたデータを保持させるための第１制御信号
であるクロック信号（以下、Ｃｌｏｃｋ信号と称す
る。）、及びＭＵＸ２１〜２４に入力されたデータを順
次切り換えて出力させるための第２制御信号であるセレ
クト信号（以下、Ｓｅｌｅｃｔ信号と称する。）が、所
定のタイミングでドライバ７から出力される。

【００４５】また、ＭＵＴ１〜４の試験を行う際に、外
付け半導体メモリ試験装置５のＭＵＸ２１〜２４の各出
力端子を、コンパレータ８の各入力端子に接続する。こ
こで、半導体メモリ試験装置６においては、前記のよう
に×１６ビット出力のＭＵＴを同時に２個試験可能であ
るため、コンパレータ８は、入力端子を３２個備えてい
る。

【００４６】なお、×１６ビット出力のＭＵＴを同時に
２個試験可能な半導体メモリ試験装置６のドライバ７に
おいて、ＭＵＴへのＡｄｄ信号及びＣｏｎｔ信号の出力
端子を複数備えているので、ＭＵＴの同時試験数を４個
に増加させても、問題なくＭＵＴ１〜４に各信号を入力
することができる。

【００４７】また、Ｆ／Ｆ１１〜１４は、ＭＵＴ１〜４
の有する各出力端子数以上の各入力端子数及び各出力端
子数を有していてもよい。さらに、ＭＵＸ２１〜２４
は、ＭＵＴ１〜４の有する各出力端子数以上の各入力端
子数及び各出力端子数を有していてもよい。加えて、コ
ンパレータ８は、ＭＵＸ２１〜２４の有する各出力端子
合計数以上で、且つＭＵＴ１〜４の各出力端子の合計数
未満の入力端子数を有していてもよい。

【００４８】つまり、ＭＵＴ１〜４の各出力端子数がＬ
で、Ｆ／Ｆ１１〜１４の入力端子数及び出力端子数が各
々少なくともＬで、ＭＵＸ２１〜２４の各入力端子数が
少なくともＬで各出力端子数がＭであり、各端子数はＬ
＞Ｎ≧Ｍ＞１の関係を有していればよい。この場合、Ｍ
ＵＴ１〜４の出力端子に接続されない端子、及びＭＵＸ
２１〜２４に接続されないコンパレータ８の入力端子
は、接地しておくとよい。

【００４９】次に、ＭＵＴ１〜４の試験を行う際の各回
路の動作を説明する。なお、ＭＵＴ１〜４に接続された
回路は４回路とも同じ動作をするため、ＭＵＴ１、Ｆ／
Ｆ１１、ＭＵＸ２１の回路動作についてのみ説明する。
なお、ＭＵＴ１〜４は同時に試験を行うため、Ｆ／Ｆ１
１〜１４にＣｌｏｃｋ信号を入力する際は、Ｆ／Ｆ１１
〜１４に同時に入力する。また、ＭＵＸ２１〜２４にＳ
ｅｌｅｃｔ信号を入力する際は、ＭＵＸ２１〜２４に同
時に入力する。

【００５０】図２は、ＭＵＴを試験するための信号入力
タイミングを示すタイミングチャートである。波形１は
Ａｄｄ信号及びＣｏｎｔ信号であり、半導体メモリ試験
装置６の２サイクル（Ｔ１サイクル及びＴ２サイクル）
で１アドレス用の信号を半導体メモリ試験装置６から出
力する。ここで、ＭＵＴ１のサイクルタイムの仕様値が
Ｔ１であり、ＭＵＸ２１の切換時間がＴ２（Ｔ１＞Ｔ
２）である。

【００５１】まず、半導体メモリ試験装置６のドライバ
７から、ＭＵＴ１のアドレスｎのデータを読み出すため
のＡｄｄ信号及びＣｏｎｔ信号が、ＭＵＴ１の各入力端
子に入力される。ＭＵＴ１はアクセスタイム経過後、波
形２に示す１６ビットのデータＤ０〜１５をＦ／Ｆ１１
に出力する。そして、Ｆ／Ｆ１１にデータＤ０〜１５が
入力されると、タイミングＡ点でドライバ７からＣｌｏ
ｃｋの立上げ信号がＦ／Ｆ１１に出力され、Ｔ２サイク
ルが終了するまでＣｌｏｃｋ信号は出力される。Ｃｌｏ
ｃｋの立上げ信号がＦ／Ｆ１１に出力されたタイミング
で、Ｆ／Ｆ１１にラッチされた波形３に示す１６ビット
のデータＤ０〜１５は、ＭＵＸ２１に入力される。

【００５２】ＭＵＸ２１に入力されたＭＵＴ１の１６ビ
ットのデータＤ０〜１５は、半導体メモリ試験装置６の
ドライバ７からのＳｅｌｅｃｔ信号によりＤ０〜Ｄ７の
８ビットのデータと、Ｄ８〜Ｄ１５の８ビットのデータ
と、に時分割される。また、半導体メモリ試験装置６が
コンパレータ８に入力された信号の良否判定を行うため
のタイミング信号であるストローブ信号（以下、ＳＴＲ
Ｂ信号と称する。）は、Ｔ１とＴ２のサイクルでそれぞ
れ１回ずつ出力される。

【００５３】つまり、Ｓｅｌｅｃｔ信号がＬｏの期間
は、Ｄ０〜Ｄ７の８ビットのデータがＭＵＸ２１から出
力されて、半導体メモリ試験装置６のコンパレータ８に
入力される。そして、半導体メモリ試験装置６はＳＴＲ
Ｂ信号を出力して、ＭＵＴ１のサイクルタイムの仕様値
内でＤ０〜Ｄ７の８ビットのデータについて良否判定を
行う。

【００５４】また、ドライバ７からのＳｅｌｅｃｔ信号
がＨｉに切り換わると、Ｄ８〜Ｄ１５の８ビットのデー
タがＭＵＸ２１から出力されて、半導体メモリ試験装置
６のコンパレータ８に入力される。そして、半導体メモ
リ試験装置６はＳＴＲＢ信号を出力して、Ｄ８〜Ｄ１５
の８ビットのデータについて良否判定を行う。

【００５５】上記のように２回の判定結果をＭＵＴ１の
アドレスｎにおける判定結果とする。そして、半導体メ
モリ試験装置６のドライバ７からＭＵＴ１のアドレスｎ
＋１のデータを読み出すためのＡｄｄ信号及びＣｏｎｔ
信号が入力され、ＭＵＴ１のアドレスｎ＋１においても
同様に試験が行われる。

【００５６】上記のように、外付け半導体メモリ試験装
置５を半導体メモリ試験装置６に接続して試験を行うこ
とで、Ｔ１サイクルでＤ０〜Ｄ７の８ビット、Ｔ２サイ
クルでＤ８〜Ｄ１５の８ビットを判定することができ、
ＭＵＴ１のサイクルタイムの仕様値内でＤ０〜Ｄ７のデ
ータのテストを行うことが可能である。また、Ｆ／Ｆ１
１にはデータＤ０〜Ｄ１５が保持されているため、Ｓｅ
ｌｅｃｔ信号をＭＵＸ２１に入力して、ＭＵＸ２１の出
力を切り換えるだけで、Ｄ８〜Ｄ１５のデータの試験を
行うことが可能であり、テスト終了までに必要とする時
間を最小限にすることができる。

【００５７】また、従来の半導体メモリ試験装置の有す
る機能を用いて試験を行うことができる。さらに、同時
に試験を行う際に使用するＭＵＴを移動するためのハン
ドラや、ＭＵＴに電気信号を送受するために半導体メモ
リ試験装置と接続するための装置であるプローバなどの
コントロールを行うための機能は、半導体メモリ試験装
置の標準機能をそのまま使うことができる。

【００５８】次に、本発明の第１実施形態に係る外付け
半導体メモリ試験装置へ入力する信号の別の入力タイミ
ングについて、図３を用いて説明する。図３は、ＭＵＴ
を試験するための図２とは別の信号入力タイミングを示
すタイミングチャートである。

【００５９】図２に示したように、半導体メモリ試験装
置６のドライバ７からＭＵＴ１のアドレスｎのデータを
読み出すために、Ａｄｄ信号及びＣｏｎｔ信号を入力す
る。そして、ＭＵＴ１のアクセスタイムにおけるＦ／Ｆ
１１にデータが入力されるタイミングＡ点で、ドライバ
７からＣｌｏｃｋの立上げ信号をＦ／Ｆ１１に出力した
後に、Ｔ２サイクルが終了する際にＣｌｏｃｋ信号をを
立下げるようにした。この場合、ＭＵＴの１アドレスを
試験するために、Ｔ１サイクルとＴ２サイクルのサイク
ルが必要となる。

【００６０】一方、図３に示すように、Ｃｌｏｃｋ信号
を立上げ後に直ぐにこの信号を立ち下げるようにするこ
とで、データをＦ／Ｆ１１に保持することが可能であ
る。また、データ保持後にＭＵＴ１からの出力データが
何らかの影響によりＨｉからＬｏまたはＬｏからＨｉに
変化したとしても、Ｆ／Ｆ１１は確定したデータを保持
し続けるため、試験を正常に行うことが可能となる。

【００６１】このため、確定したデータがＦ／Ｆ１１で
保持された後に，次のアドレスを選択するためのＡｄｄ
信号を、ＭＵＴ１に入力することが可能である。したが
って、図３に示したように、ＭＵＴ１の１アドレスを試
験するための時間はＴ１サイクルのみであるため、より
高速に複数の被試験デバイスの試験を行うことが可能と
なる。

【００６２】なお、図１に示した外付け半導体メモリ試
験装置においては、ＭＵＴ１〜４の４個のＭＵＴの試験
を行う構成を図示したが、ＭＵＴに接続するＦ／Ｆ及び
ＭＵＸの回路構成を一組として、この回路構成を複数設
けることによって、さらに複数のＭＵＴの試験を行うこ
とができる。

【００６３】〔第２実施形態〕次に、本発明の第２実施
形態に係る外付け半導体メモリ試験装置の構成及び動作
を図４を用いて説明する。図４は、本発明の第２実施形
態に係る外付け半導体メモリ試験装置と半導体メモリ試
験装置とによってＭＵＴの試験を行う構成を示すブロッ
ク図である。

【００６４】図４では、×１６ビット出力のＭＵＴの試
験機能を備えた半導体メモリ試験装置３６において、外
付け半導体メモリ試験装置３５を接続することによっ
て、×３２ビット出力のＭＵＴの試験を行う場合を示
す。

【００６５】ＭＵＴ３１は、出力端子数３２個（×３２
ビット）のマスクＲＯＭである。また、ＭＵＴ３１は、
所定の数量の入力端子を備えている。

【００６６】外付け半導体メモリ試験装置３５は、Ｆ／
Ｆ４１、４２と、ＭＵＸ５１と、を備えている。

【００６７】Ｆ／Ｆ４１〜４２は、入力されたデータを
保持するための１６ビットのデータ保持回路であり、入
力端子数と出力端子数とがそれぞれ１６個で、データを
保持（ラッチ）するための制御信号入力端子を備える。
ＭＵＴ３１を試験する際には、Ｆ／Ｆ４１の各入力端子
に、ＭＵＴ１の各出力端子のうち１６個をそれぞれ接続
する。また、同様にＦ／Ｆ４２の各入力端子に、ＭＵＴ
３１の残りの１６個の出力端子を接続する。

【００６８】ＭＵＸ５１は、入力されたデータを順次切
り換えて出力する切換回路であり、入力端子数が３２個
で出力端子数が１６個であり、Ｆ／Ｆ４１の各出力端子
が、ＭＵＸ５１の１６個の入力端子にそれぞれ接続され
ている。また、同様にＦ／Ｆ４２の各出力端子は、ＭＵ
Ｘ５１の残りの１６個の入力端子にそれぞれ接続されて
いる。

【００６９】半導体メモリ試験装置３６は、ピンエレク
トロニクス部としてドライバ３７とコンパレータ３８と
を備える。ドライバ３７は、所定の数量の信号出力端子
を有している。そして、ＭＵＴのアドレスを指定するた
めのＡｄｄ信号、デバイスを選択してデータ出力を可能
にするＣｏｎｔ信号、Ｆ／Ｆ４１、４２に入力されたデ
ータを保持させるための第１制御信号であるＣｌｏｃｋ
信号、及びＭＵＸ５１に入力されたデータを順次切り換
えて出力させるための第２制御信号であるＳｅｌｅｃｔ
信号が、所定のタイミングでドライバ３７から出力され
る。

【００７０】また、ＭＵＴ３１の試験を行う際に、外付
け半導体メモリ試験装置３５のＭＵＸ５１の各出力端子
を、コンパレータ３８の各入力端子に接続する。ここ
で、半導体メモリ試験装置３６においては、前記のよう
に×１６ビット出力のＭＵＴの試験機能を備えているた
め、コンパレータ３８は、入力端子を１６個備えてい
る。

【００７１】なお、×１６ビット出力のＭＵＴの試験機
能を備えた半導体メモリ試験装置３６のドライバ３７に
おいて、ＭＵＴへのＡｄｄ信号及びＣｏｎｔ信号の出力
端子を複数備えているので、×３２ビット出力のＭＵＴ
の試験を行う場合でも、問題なくＭＵＴ３１に各信号を
入力することができる。

【００７２】また、Ｆ／Ｆ４１、４２は、ＭＵＴ３１の
有する出力端子数以上の各入力端子数及び各出力端子数
を有していてもよい。さらに、ＭＵＸ５１は、ＭＵＴ３
１の有する出力端子数以上の入力端子数及び出力端子数
を有していてもよい。加えて、コンパレータ３８は、Ｍ
ＵＸ５１の有する出力端子合計数以上で、且つＭＵＴ３
１の出力端子の合計数未満の入力端子数を有していても
よい。

【００７３】つまり、ＭＵＴ３１の出力端子数がＬで、
Ｆ／Ｆ４１、４２の入力端子合計数及び出力端子合計数
が各々少なくともＬで、ＭＵＸ５１の入力端子数が少な
くともＬで出力端子数がＭであり、各端子数はＬ＞Ｎ≧
Ｍ＞１の関係を有していればよい。この場合、ＭＵＴ３
１の出力端子に接続されない端子、及びＭＵＸ５１に接
続されないコンパレータ３８の入力端子は、接地してお
くとよい。

【００７４】次に、ＭＵＴ３１の試験を行う際の各回路
の動作を説明する。図５は、ＭＵＴを試験するための信
号入力タイミングを示すタイミングチャートである。波
形１１はＡｄｄ信号及びＣｏｎｔ信号であり、半導体メ
モリ試験装置３６の２サイクル（Ｔ１サイクル及びＴ２
サイクル）で１アドレス用の信号を半導体メモリ試験装
置３６から出力する。ここで、ＭＵＴ３１のサイクルタ
イムの仕様値がＴ１であり、ＭＵＸ５１の切換時間がＴ
２（Ｔ１＞Ｔ２）である。

【００７５】まず、半導体メモリ試験装置３６のドライ
バ３７からＭＵＴ３１のアドレスｎのデータを読み出す
ためのＡｄｄ信号及びＣｏｎｔ信号が、ＭＵＴ３１の入
力端子に入力される。ＭＵＴ３１はアクセスタイム経過
後、波形１２に示す３２ビットのデータＤ０〜３１をＦ
／Ｆ４１、４２に出力する。そして、Ｆ／Ｆ４１、４２
にデータＤ０〜３１が入力されると、タイミングＡ点で
ドライバ３７からＣｌｏｃｋの立上げ信号がＦ／Ｆ４
１、４２に同時に出力され、Ｔ２サイクルが終了するま
でＣｌｏｃｋ信号は出力される。このＣｌｏｃｋの立上
げ信号が、Ｆ／Ｆ４１に出力されたタイミングでＦ／Ｆ
４１にラッチされた波形１３に示す１６ビットのデータ
Ｄ０〜１５は、ＭＵＸ５１に入力される。また、Ｃｌｏ
ｃｋの立上げ信号が、Ｆ／Ｆ４２に出力されたタイミン
グでＦ／Ｆ４２にラッチされた波形１４に示す１６ビッ
トのデータＤ１６〜３１は、ＭＵＸ５１に入力される。

【００７６】ＭＵＸ５１に入力されたＭＵＴ３１の３２
ビットのデータＤ０〜３１は、半導体メモリ試験装置３
６のドライバ３７からのＳｅｌｅｃｔ信号によりＤ０〜
Ｄ１５の１６ビットのデータと、Ｄ８〜Ｄ１５の８ビッ
トのデータと、に時分割される。また、半導体メモリ試
験装置３６がコンパレータ３８に入力された信号の良否
判定を行うためのタイミング信号であるＳＴＲＢ信号
は、Ｔ１とＴ２のサイクルでそれぞれ１回ずつ出力され
る。

【００７７】つまり、Ｓｅｌｅｃｔ信号がＬｏの期間
は、Ｄ０〜Ｄ１５の１６ビットのデータがＭＵＸ５１か
ら出力されて、半導体メモリ試験装置３６のコンパレー
タ８に入力される。そして、半導体メモリ試験装置３６
はＳＴＲＢ信号を出力して、ＭＵＴ１のサイクルタイム
の仕様値内でＤ０〜Ｄ１５の１６ビットのデータについ
て良否判定を行う。

【００７８】また、ドライバ３７からのＳｅｌｅｃｔ信
号がＨｉに切り換わると、Ｄ１６〜Ｄ３１の１６ビット
のデータがＭＵＸ５１から出力されて、半導体メモリ試
験装置３６のコンパレータ３８に入力される。そして、
半導体メモリ試験装置３６はＳＴＲＢ信号を出力して、
Ｄ１６〜Ｄ３１の８ビットのデータについて良否判定を
行う。

【００７９】上記のように２回の判定結果をＭＵＴ３１
のアドレスｎにおける判定結果とする。そして、半導体
メモリ試験装置３６のドライバ３７からＭＵＴ３１のア
ドレスｎ＋１のデータを読み出すためのＡｄｄ信号及び
Ｃｏｎｔ信号が入力され、ＭＵＴ３１のアドレスｎ＋１
においても同様に試験が行われる。

【００８０】上記のように、外付け半導体メモリ試験装
置３５を半導体メモリ試験装置３６に接続して試験を行
うことで、Ｔ１サイクルでＤ０〜Ｄ１５の１６ビット、
Ｔ２サイクルでＤ１６〜Ｄ３１の１６ビットを判定する
ことができ、ＭＵＴ３１のサイクルタイムの仕様値内で
Ｄ０〜Ｄ１５のデータのテストを行うことが可能であ
る。また、フリップフロップ４１、４２にはデータＤ０
〜Ｄ３１が保持されているため、Ｓｅｌｅｃｔ信号をＭ
ＵＸ２１に入力して、ＭＵＸ２１の出力を切り換えるだ
けで、Ｄ１６〜Ｄ３１のデータの試験を行うことが可能
であり、テスト終了までに必要とする時間を最小限にす
ることができる。

【００８１】また、従来の半導体メモリ試験装置の有す
る機能を用いて試験を行うことができる。さらに、同時
に試験を行う際に使用するＭＵＴを移動するためのハン
ドラや、ＭＵＴに電気信号を送受するために半導体メモ
リ試験装置と接続するための装置であるプローバなどの
コントロールも、半導体メモリ試験装置の標準機能をそ
のまま使うことができる。

【００８２】次に、本発明の第２実施形態に係る外付け
半導体メモリ試験装置へ入力する信号の別の入力タイミ
ングについて、図６を用いて説明する。図６は、ＭＵＴ
を試験するための図５とは別の信号入力タイミングを示
すタイミングチャートである。

【００８３】図５に示したように、半導体メモリ試験装
置３６のドライバ３７からＭＵＴ３１のアドレスｎのデ
ータを読み出すためのＡｄｄ信号及びＣｏｎｔ信号を入
力して、ＭＵＴ３１のアクセスタイムにおけるＦ／Ｆ４
１、４２にデータが入力されるタイミングＡ点で、ドラ
イバ３７からＣｌｏｃｋの立上げ信号をＦ／Ｆ４１、４
２に出力した後に、Ｔ２サイクルが終了する際にＣｌｏ
ｃｋ信号を立下げるようにした。この場合、ＭＵＴ３１
の１アドレスを試験するために、Ｔ１サイクルとＴ２サ
イクルのサイクルが必要となる。

【００８４】一方、図６に示すように、Ｃｌｏｃｋ信号
を立上げ後に直ぐにこの信号を立ち下げるようにするこ
とで、確定したデータをＦ／Ｆ４１、４２に保持するこ
とが可能であるとともに、データ保持後にＭＵＴ３１か
らの出力データが何らかの影響により、ＨｉからＬｏま
たはＬｏからＨｉに変化したとしても、Ｆ／Ｆ４１、４
２は確定したデータを保持し続けるため、試験を正常に
行うことが可能となる。

【００８５】このため、データがＦ／Ｆ４１、４２で保
持された後に，次のアドレスを選択するためのＡｄｄ信
号を、ＭＵＴ３１に入力することが可能である。したが
って、図６に示したように、ＭＵＴ３１の１アドレスを
試験するための時間はＴ１サイクルのみであるため、よ
り高速に複数の被試験デバイスの試験を行うことが可能
となる。

【００８６】なお、図４に示した外付け半導体メモリ試
験装置においては、１個のＭＵＴの試験を行う構成を図
示したが、ＭＵＴに接続する２つのＦ／Ｆ及びＭＵＸの
回路構成を一組として、この回路構成を複数設けること
によって、さらに複数のＭＵＴの試験を行うことができ
る。また、×６４ビット構成や×１２８ビット構成のＭ
ＵＴを試験することが可能となる。

【００８７】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００８８】(1) コンパレータを備えた半導体メモリ試
験装置にデータ保持回路と切換回路とを備えた外付け半
導体メモリ試験装置を接続して、被試験デバイスの試験
を行い、出力端子数がＬの被試験デバイスの各出力端子
を入力端子数が少なくともＬで出力端子数が少なくとも
Ｌのデータ保持回路の各入力端子に接続し、データ保持
回路の各出力端子を、入力端子数が少なくともＬで出力
端子数Ｍの切換回路の各入力端子に接続し、切換回路の
各出力端子を入力端子数Ｎのコンパレータの各入力端子
に接続し、各端子数は、Ｌ＞Ｎ≧Ｍ＞１の関係を有する
ので、半導体メモリ試験装置のコンパレータの入力端子
数Ｎよりも多い出力端子数Ｌを有する被試験デバイス
を、半導体メモリ試験装置に高価なピンエレクトロニク
スを増設したり、入力端子数Ｌのコンパレータを備えた
半導体メモリ試験装置を新たに増設することなく、簡単
な構成の外付け半導体メモリ試験装置を接続すること
で、容易且つ安価に試験を行うことができる。

【００８９】(2) コンパレータを備えた半導体メモリ試
験装置に、複数のデータ保持回路と、切換回路と、を備
えた外付け半導体メモリ試験装置を接続して、被試験デ
バイスの試験を行い、出力端子数Ｌの被試験デバイスの
出力端子を入力端子合計数が少なくともＬで出力端子合
計数が少なくともＬの複数のデータ保持回路の各入力端
子に接続し、複数のデータ保持回路の各出力端子を、入
力端子数が少なくともＬで出力端子数Ｍの切換回路の入
力端子に接続し、切換回路の出力端子を入力端子数Ｎの
コンパレータの入力端子に接続し、各端子数は、Ｌ＞Ｎ
≧Ｍ＞１の関係を有するので、半導体メモリ試験装置に
外付け半導体メモリ試験装置を接続することで、コンパ
レータの入力端子数Ｎよりも多い出力端子数Ｌを有する
被試験デバイスの試験が容易に行え、新たに半導体メモ
リ試験装置やピンエレクトロニクスを増設することな
く、外付け半導体メモリ試験装置を追加するだけで、安
価に従来の試験装置を活用することができる。

【００９０】(3) 外付け半導体メモリ試験装置のデータ
保持回路に被試験デバイスの出力したデータを保持させ
るための第１の制御信号を、半導体メモリ試験装置から
出力させることによって、外付け半導体メモリ試験装置
のデータ保持タイミングを半導体メモリ試験装置で制御
することができ、確実にデータ保持回路に被試験デバイ
スが出力したデータを保持することができる。

【００９１】(4) 半導体メモリ試験装置からデータ保持
回路にテスト信号を入力された前記被試験デバイスの出
力したデータを保持させるための第１の制御信号を出力
後に、被試験デバイスに次のテストデータを出力するこ
とにより、被試験デバイスが出力したデータをデータ保
持回路は確実に保持してから、次のデータを被試験デバ
イスに出力することができる。

【００９２】(5) 外付け半導体メモリ試験装置の切換回
路に入力されたデータ保持回路からの出力データを順次
切り換えて出力させるための第２の制御信号は、データ
保持回路でデータを保持後に半導体メモリ試験装置から
出力されるため、外付け半導体メモリ試験装置のデータ
切換タイミングを半導体メモリ試験装置で制御すること
ができ、確実に半導体メモリ試験装置のコンパレータに
切換回路からデータを入力することができる。

【００９３】(6) 半導体メモリ試験装置から外付け半導
体メモリ試験装置の切換回路に入力された、データを順
次切り換えて出力させるための第２制御信号は、データ
保持回路でデータを保持後に次の第１制御信号を半導体
メモリ試験装置から出力するまでの期間内に、切換回路
に出力されるので、データ保持回路に次の第１制御信号
が出力されて次の保持データが保持されるまでの期間内
に、切換回路に第２制御信号が入力されてデータが順次
切り換えて出力され、切換回路からは、次のデータと混
合することなく確実にデータが切り換えて出力すること
ができる。

【００９４】(7) 外付け半導体メモリ試験装置は、被試
験デバイスから出力されたデータを保持するためのデー
タ保持回路と、データ保持回路から出力されたデータを
順次切り換えて出力するための切換回路と、を複数備え
ることによって、複数の被試験デバイスを同時に試験す
ることができる。また、半導体メモリ試験装置で試験を
行うことができるビット構成以上の被試験デバイスを試
験できる。

【００９５】(8) 出力端子数Ｌの被試験デバイスから出
力されたデータを、入力端子数が少なくともＬで出力端
子数が少なくともＬの外付け半導体メモリ試験装置のデ
ータ保持回路に入力して保持し、該データ保持回路が保
持した出力データを入力端子数が少なくともＬで出力端
子数Ｍであり、Ｌ＞Ｎ≧Ｍ＞１の関係を有する外付け半
導体メモリ試験装置の切換回路に入力し、該切換回路に
入力した出力データを順次切り換えて試験装置の入力端
子数Ｎ（Ｌ＞Ｎ）のコンパレータに入力して、被試験デ
バイスの試験を行うので、この方法によって半導体メモ
リ試験装置のコンパレータにおける入力端子数より多い
出力端子数の被試験デバイスを半導体メモリ試験装置に
外付け半導体メモリ試験装置を接続して、容易に試験を
行うことができる。

【００９６】(9) 出力端子数Ｌの被試験デバイスから出
力されたデータを、入力端子合計数が少なくともＬで出
力端子合計数が少なくともＬの外付け半導体メモリ試験
装置の複数のデータ保持回路で保持し、該データ保持回
路が保持した出力データを入力端子数Ｌで出力端子数Ｍ
であり、Ｌ＞Ｎ≧Ｍ＞１の関係を有する外付け半導体メ
モリ試験装置の切換回路に入力し、該切換回路に入力し
た出力データを順次切り換えて試験装置の入力端子数Ｎ
（Ｌ＞Ｎ）のコンパレータに入力して、被試験デバイス
の試験を行うので、この方法によって半導体メモリ試験
装置のコンパレータにおける入力端子数より多い出力端
子数の被試験デバイスの出力端子を、外付け半導体メモ
リ試験装置の複数のデータ保持回路に分割して接続し
て、確実に試験を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る外付け半導体メモ
リ試験装置と半導体メモリ試験装置とによってＭＵＴ
（被試験メモリ）の試験を行う構成を示すブロック図で
ある。

【図２】ＭＵＴを試験するための信号入力タイミングを
示すタイミングチャートである。

【図３】ＭＵＴを試験するための図２とは別の信号入力
タイミングを示すタイミングチャートである。

【図４】本発明の第２実施形態に係る外付け半導体メモ
リ試験装置と半導体メモリ試験装置とによってＭＵＴの
試験を行う構成を示すブロック図である。

【図５】ＭＵＴを試験するための信号入力タイミングを
示すタイミングチャートである。

【図６】ＭＵＴを試験するための図５とは別の信号入力
タイミングを示すタイミングチャートである。

【図７】従来の半導体メモリ試験装置の構成を示すブロ
ック図である。

【符号の説明】

１〜４−被試験デバイス（ＭＵＴ） ５−外付け半導体メモリ試験装置 ６−半導体メモリ試験装置 ８−コンパレータ １１〜１４−データ保持回路（フリップフロップまたは
Ｆ／Ｆ） ２１〜２４−切換回路（マルチプレクサまたはＭＵＸ）

Claims (9)

【特許請求の範囲】
1. 【請求項１】 被試験デバイスの出力端子を接続する入
   力端子数Ｎのコンパレータを備えた半導体メモリ試験装
   置によって、出力端子数Ｌ（Ｌ＞Ｎ）の被試験デバイス
   を試験するための外付け半導体メモリ試験装置であっ
   て、 入力端子数及び出力端子数が各々少なくともＬのデータ
   保持回路と、入力端子数が少なくともＬで出力端子数Ｍ
   の切換回路と、を備え、各端子数はＬ＞Ｎ≧Ｍ＞１の関
   係を有し、 該被試験デバイスの各出力端子を該データ保持回路の各
   入力端子にそれぞれ接続し、該データ保持回路の各出力
   端子を該切換回路の各入力端子にそれぞれ接続し、該切
   換回路の各出力端子を該半導体メモリ試験装置のコンパ
   レータの各入力端子にそれぞれ接続したことを特徴とす
   る外付け半導体メモリ試験装置。
2. 【請求項２】 被試験デバイスの出力端子を接続する入
   力端子数Ｎのコンパレータを備えた半導体メモリ試験装
   置によって、出力端子数Ｌ（Ｌ＞Ｎ）の被試験デバイス
   を試験するための外付け半導体メモリ試験装置であっ
   て、 入力端子合計数及び出力端子合計数が各々少なくともＬ
   である複数のデータ保持回路と、入力端子数が少なくと
   もＬで出力端子数Ｍの切換回路と、を備え、各端子数は
   Ｌ＞Ｎ≧Ｍ＞１の関係を有し、 該被試験デバイスの各出力端子を該複数のデータ保持回
   路の各入力端子にそれぞれ接続し、該複数のデータ保持
   回路の各出力端子を該切換回路の各入力端子にそれぞれ
   接続し、該切換回路の各出力端子を該半導体メモリ試験
   装置のコンパレータの各入力端子にそれぞれ接続したこ
   とを特徴とする外付け半導体メモリ試験装置。
3. 【請求項３】 前記半導体メモリ試験装置は、テスト信
   号を入力された前記被試験デバイスの出力したデータを
   前記データ保持回路に保持させるための第１制御信号
   を、前記データ保持回路に出力することを特徴とする請
   求項１または２に記載の外付け半導体メモリ試験装置。
4. 【請求項４】 前記半導体メモリ試験装置は、前記第１
   制御信号出力後に、次のテスト信号を前記被試験デバイ
   スに出力することを特徴とする請求項３に記載の外付け
   半導体メモリ試験装置。
5. 【請求項５】 前記半導体メモリ試験装置は、前記デー
   タ保持回路でデータを保持後に、前記切換回路に入力さ
   れたデータを前記切換回路から順次切り換えて出力させ
   るための第２制御信号を、前記切換回路に出力すること
   を特徴とする請求項１乃至４のいずれかに記載の外付け
   半導体メモリ試験装置。
6. 【請求項６】 前記半導体メモリ試験装置は、前記デー
   タ保持回路でデータを保持後に次の前記第１制御信号を
   出力するまでの期間内に、前記切換回路に入力されたデ
   ータを前記切換回路から順次切り換えて出力させるため
   の第２制御信号を前記切換回路に出力することを特徴と
   する請求項３または４に記載の外付け半導体メモリ試験
   装置。
7. 【請求項７】 前記データ保持回路と前記切換回路とを
   複数備えたことを特徴とする請求項１乃至６のいずれか
   に記載の外付け半導体メモリ試験装置。
8. 【請求項８】 被試験デバイスの出力端子を接続する入
   力端子数Ｎのコンパレータを備えた試験装置に外付け半
   導体メモリ試験装置を接続して、出力端子数Ｌ（Ｌ＞
   Ｎ）の被試験デバイスを試験するための試験方法であっ
   て、 該被試験デバイスの各出力端子を該データ保持回路の各
   入力端子にそれぞれ接続し、該被試験デバイスの各出力
   端子から出力されたデータを、入力端子数及び出力端子
   数が少なくともＬの外付け半導体メモリ試験装置のデー
   タ保持回路で保持し、該データ保持回路が保持した出力
   データを入力端子数が少なくともＬで出力端子数Ｍであ
   り、Ｌ＞Ｎ≧Ｍ＞１の関係を有する外付け半導体メモリ
   試験装置の切換回路に入力し、該切換回路に入力した出
   力データを順次切り換えて試験装置のコンパレータに入
   力したことを特徴とする試験方法。
9. 【請求項９】 被試験デバイスの出力端子を接続する入
   力端子数Ｎのコンパレータを備えた試験装置に外付け半
   導体メモリ試験装置を接続して、出力端子数Ｌ（Ｌ＞
   Ｎ）の被試験デバイスを試験するための試験方法であっ
   て、 該被試験デバイスの出力データを入力端子合計数及び出
   力端子合計数が各々少なくともＬの外付け半導体メモリ
   試験装置の複数のデータ保持回路で保持し、該複数のデ
   ータ保持回路が保持した出力データを入力端子数が少な
   くともＬで出力端子数Ｍであり、Ｌ＞Ｎ≧Ｍ＞１の関係
   を有する外付け装置の切換回路に入力し、該切換回路に
   入力した出力データを順次切り換えて試験装置のコンパ
   レータに入力することを特徴とする試験方法。