JP2004233161A - 集積回路試験装置及び方法、並びに集積回路試験用プログラム - Google Patents

Abstract

【課題】集積回路上の論理回路部を実速度で、且つ経済的に機能試験すること。
【解決手段】集積回路１２には、メモリ部１２１０や論理回路部１２１１が内蔵されているが、スキャン・テスト時には、そのメモリ部１２１０をスキャン・テスト用メモリとして、集積回路１２外部に設けられた、外部ホストシステムとしてのパーソナルコンピュータ１１からは、テスト判定データを含むスキャン・テストデータがそのメモリ部１２１０にロードされた後、論理回路部１２１１にシフトインされるようにして、論理回路部１２１１がスキャン・テストされるようにした。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、被試験デバイスとしての集積回路、特にシステムＬＳＩを被試験デバイスとして、その集積回路に内蔵されている記憶部をスキャン・テスト用記憶部としても用いることで、集積回路内部で自己スキャンによる試験が行われるようにした集積回路試験装置及び方法、並びに集積回路試験用プログラムに関する。
【０００２】
【従来の技術】
集積回路、特にＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）ＬＳＩ、所謂、システムＬＳＩ上の論理回路部に対しては、そのゲート規模増大により、年々、その機能試験を行うことは困難となっているのが実情である。その解決策として、ＤＦＴ（Ｄｅｓｉｇｎｆｏｒ Ｔｅｓｔ ）手法が提案されており、スキャン（Ｓｃａｎ）手法による構造化テストが広く採用されているのが現状である。
【０００３】
ここで、従来技術に係る機能試験方法の一例での概要を図１０に示す。図示のように、例えば、被試験デバイスとしてのシステムＬＳＩ１０１には、メモリ部１０１１や論理回路部１０１２等が高密度実装されているが、その論理回路部１０１２での機能が試験されるに際しては、高価なＬＳＩテスタ（ロジックテスタ）１０２がシステムＬＳＩ１０１外部に必要となっている。ＬＳＩテスタ１０２内部に用意されているスキャン・メモリ１０２１からは、スキャン・テストデータが読み出された上、論理回路部１０１２内のスキャン・パス上をスキャン・シフト動作された後、システム動作が実行され、その後、再度、スキャン・シフト動作が行われるようにして、論理回路部１０１２からシフトアウトされるテスト動作結果としての内部状態は、ＬＳＩテスタ１０２に取込まれた上、テスト判定データとを比較判定されることで、その論理回路部１０１２での機能が試験されている。
【０００４】
因みに、特許文献１では、集積回路内部に設けられた制御／データ信号生成手段によりメモリ回路を動作させて、適切なストレスが印加された状態でのバーンインテストが可能とされている。また、特許文献２では、集積回路中に組み込まれているパターン発生器で発生された試験パターンは、パターン修正器で修正された上、複数のシフトレジスタに入力されていることから、シフトレジスタであるスキャンパス数を増やし、スキャンパス段数が少なくされることにより、集積回路の試験時間が大幅に短縮化されている。
【０００５】
【特許文献１】
特開２００２―２８９０００号公報
【特許文献２】
特開２００２―２３６１４４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、これまでにあっては、被試験デバイスとしての、例えばシステムＬＳＩ上の論理回路部での機能が試験される上で、ＬＳＩテスタにはスキャン専用メモリが必要とされていることから、機能試験を経済的に行うことは困難であったり、実速度での機能試験を行うことは困難となっている。より具体的に説明すれば、スキャン専用メモリとして大容量のものが必要とされているが、高価で高速なメモリ素子が使用される場合には、実速度での機能試験は可能となるも、その反面、機能試験を経済的に行うことは困難となり、また、それとは逆に、安価で低速なメモリ素子が使用される場合は、機能試験を経済的に行うことは可能となるも、その反面、実速度での機能試験は不可能とされていたものである。
【０００７】
本発明の目的は、集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験装置を提供することにある。
本発明の他の目的は、集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験方法を提供することにある。
本発明の更なる他の目的は、集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験用プログラムを提供することにある。
【０００８】
【課題を解決するための手段】
本発明の集積回路試験装置は、被試験デバイスとしての集積回路内に組み込まれた状態で、その集積回路に内蔵されている記憶部をスキャン・テスト用記憶部として用いることで、その集積回路上の論理回路部が機能試験されるようにしたものである。
【０００９】
より具体的には、その集積回路試験装置は、集積回路に内蔵されている記憶部を始めとして、この記憶部周辺に設けられたマルチプレクサやデマルチプレクサや比較判定回路、それらマルチプレクサやデマルチプレクサを制御するスキャン・テスト制御手段等から構成された上、そのスキャン・テスト制御手段による制御下に、集積回路外部からのスキャン・テストデータはその記憶部にロードされる等、スキャン・テスト制御手段によって、論理回路部に対する機能試験に必要とされる一連の処理の順次実行が制御されている。
【００１０】
以上のように、論理回路部での機能が試験されるに際し、スキャン専用メモリを不要として、その代わりに、集積回路に内蔵されている記憶部がスキャン・テスト用記憶部として用いられるようにしたものであり、しかも、その集積回路内には、スキャン・テスト制御手段やマルチプレクサやデマルチプレクサ等が僅かに追加されるだけで、実速度で、且つ経済的なスキャン・テストが集積回路内部で実現可能となっている。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態を図１から図９により説明するが、その具体的説明に先立って、一般的なスキャン・テストの概要を簡単ながら説明すれば、以下のようである。
即ち、通常、論理回路に対するテスト容易化設計（Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ ）としては、スキャン・テスト手法が採用されている。このスキャン・テスト手法では、論理回路内に含まれているフリップフロップ（Ｆ／Ｆ）各々は、テスト動作時だけシリアル接続されることで、それらフリップフロップ全体は、所謂、シフトレジスタとして構成される。スキャン・テスト時には、想定故障が観測され得るように、内部状態は固定され、設定回数分だけシステム動作させ、その結果を外部出力ピン、およびシフトレジスタ構成のフリップフロップから内部状態を読み出して、想定故障の有無が検出されている。
【００１２】
その動作手順は、以下のようである。
▲１▼論理回路の初期化。
▲２▼その論理回路をスキャン・テストモード状態においた状態で、想定故障を検出し得るテストデータを論理回路外部からシフトレジスタにシフトイン。
▲３▼論理回路をシステム動作モード状態においた状態で、システム動作クロックを必要回数分に亘って入力。
▲４▼システム動作クロックの入力を停止させて論理回路の動作を固定し、外部出力ピンの状態を判定。
▲５▼論理回路をスキャン・テストモード状態においた状態で、システム動作後のフリップフロップ状態をシフトアウト。シフトアウトされた内部状態を観測し、想定故障の有無を判定。
▲６▼残りの想定故障の数分だけ、▲１▼〜▲５▼の動作の繰返し。
【００１３】
さて、本発明について具体的に説明すれば、先ず本発明に係る集積回路の一例での要部概要構成を図１に示す。図示のように、本発明に係る集積回路１２には、メモリ部（記憶部）１２１０や論理回路部１２１１が内蔵されているが、スキャン・テスト時には、そのメモリ部１２１０をスキャン・テスト用メモリとして用いることで、集積回路１２外部に設けられた、外部ホストシステムとしてのパーソナルコンピュータ（ＰＣ）１１による制御支援下に、その集積回路１２上の論理回路部１２１１が機能試験されるようにしたものである。
【００１４】
即ち、その機能試験が実現されるべく、メモリ部１２１０周辺には、アドレス選択出力用マルチプレクサ１２０５や、書込みデータ選択出力用マルチプレクサ１２０３，１２０６、読出しデータ振分け選択出力用デマルチプレクサ１２０７が新たに付加されている他、クロック選択出力用マルチプレクサ１２０４が新たに付加されており、これらマルチプレクサ１２０３〜１２０６や、デマルチプレクサ１２０７各々での選択出力は、これまた、新たに附加されたスキャン・テスト制御回路１２０１により制御されている。
【００１５】
更に、システム動作実行後のスキャン・シフト動作時に、論理回路部１２１１から読み出されるテスト動作結果としての内部状態は、メモリ部１２１０から読み出されるテスト判定データ（期待値データ）と比較判定されるべく、比較判定回路１２０９が新たに付加されている。更にまた、メモリ部１２１０からデマルチプレクサ１２０７を介し読み出されるスキャン・テストデータ（テスト判定データを含む）は、必要に応じて、データ伸長回路１２０８で復号化伸長された上、スキャン・テストデータ自体は論理回路部１２１１に、また、テスト判定データは比較判定回路１２０９に、それぞれ入力される。後述のように、ＰＣ１１からのスキャン・テストデータ（テスト判定データを含む）はメモリ部１２１０にロード（記憶）された後、そのメモリ部１２１０から読み出されているが、その際、メモリ部１２１０が有効活用されるべく、ＰＣ１１からのスキャン・テストデータが予め符号化圧縮されている場合には、そのスキャン・テストデータはデータ伸長部１２０８で復号化伸長される必要がある。
【００１６】
ここで、先ず非スキャン・テストモード状態、即ち、通常状態での動作について説明すれば、スキャン・テスト制御回路１２０１による制御下に、マルチプレクサ１２０６は、論理回路部１２１１からのデータ出力をメモリ部１２１０に選択出力する状態に、また、デマルチプレクサ１２０７は、メモリ部１２１０からの読出しデータを論理回路部１２１１に振分け選択出力する状態に、更に、マルチプレクサ１２０５は、論理回路部１２１１からの書込み／読出しアドレスをメモリ部１２１０に選択出力する状態に、それぞれ設定される。更にまた、スキャン・テスト制御回路１２０１により、スキャン・イネーブル端子（ＳＥ）を介し論理回路部１２１１は、常時、非アクティブ状態に設定される。因みに、集積回路１２全体は内部クロック信号により動作しているが、本例では、その内部クロック信号はスキャン・テスト制御回路１２０１で発生されている。
【００１７】
一方、スキャン・テストモード状態、即ち、非通常状態での動作について説明すれば、スキャン・テスト制御回路１２０１による制御下に、マルチプレクサ１２０６は、マルチプレクサ１２０３から選択出力されるスキャン・テストデータをメモリ部１２１０に選択出力する状態に、また、デマルチプレクサ１２０７は、メモリ部１２１０から読み出されるスキャン・テストデータをデータ伸長回路１２０８に振分け選択出力する状態に、更に、マルチプレクサ１２０５は、スキャン・テスト制御回路１２０１からの書込み／読出しアドレスをメモリ部１２１０に選択出力する状態に、それぞれ設定される。更にまた、スキャン・テスト制御回路１２０１により、スキャン・イネーブル端子（ＳＥ）を介し論理回路部１２１１はアクティブ状態や非アクティブ状態に適宜設定されており、また、論理回路部１２１１へのクロック信号としては、ＰＣ１１から外部クロック入力端子１２１３を介し供給される外部クロック信号や、スキャン・テスト制御回路１２０１からの内部クロック信号が必要に応じて適宜選択されるべく、マルチプレクサ１２０４がスキャン・テスト制御回路１２０１により制御されている。
【００１８】
さて、スキャン・テストに際しては、スキャン・テスト制御回路１２０１はＰＣ１１からＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ ：テスト用情報入出力端子群）１２０２、または外部入力ピン（不図示）を介し制御可能とされている。因みに、ＪＴＡＧはボード間の結線テストを行う規格とされているが、現在では、ＩＰコア間のテストにも採用されている。
【００１９】
以上のようにして、ＰＣ１１により制御された状態で、先ずスキャン・テスト制御回路１２０１からメモリ部１２１０に対しては書込みアドレスが発生されつつ、ＰＣ１１からの、想定故障数分だけのスキャン・テストデータ（テスト判定データを含む）がメモリ部１２１０に順次、ロードされるが、この場合でのスキャン・テストデータの転送経路を太実線として図２に示す。図示のように、ＰＣ１１からの、シリアルデータ形式のスキャン・テストデータはスキャン・データ入力端子１２１２を介し集積回路１２内に入力された後、マルチプレクサ１２０３，１２０６を介し書込みデータとしてメモリ部１２１０に所定アドレス順に記憶される。尤も、スキャン・テストデータはパラレルデータ形式であってもよく、パラレルデータ形式である場合での転送経路については、後述するところである。
【００２０】
以上のようにして、スキャン・テストデータのメモリ部１２１０へのロードが終了すれば、次には、スキャン・テストが実行される。先ずスキャン・テストはメモリ部１２１０から読み出された上、論理回路部１２１１に入力されるが、この際でのスキャン・テストデータの転送経路を太実線として図３に示す。具体的には、スキャン・テスト制御回路１２０１によって、スキャン・イネーブル端子（ＳＥ）を介し論理回路部１２１１はアクティブ状態（スキャン・シフトモード）におかれた状態で、論理回路部１２１１には内部クロック信号がシフトクロックとして入力されつつ、また、スキャン・テスト制御回路１２０１からメモリ部１２１０に対しては読出しアドレスが発生されつつ、メモリ部１２１０からは、先ず最初の想定故障対応のスキャン・テストデータが読み出される。このスキャン・テストデータが符号化圧縮されている場合には、スキャン・テストデータはデータ伸長回路１２０８で復号化伸長された上、スキャン入力端子（ＳＩ）を介し論理回路部１２１１内にシフトインされることで、論理回路部１２１１の内部状態が設定される。
【００２１】
論理回路部１２１１へのスキャン・テストデータのシフトイン動作が終了すれば、スキャン・テスト制御回路１２０１により、スキャン・イネーブル端子（ＳＥ）を介し論理回路部１２１１は非アクティブ状態（システム動作モード）に設定された状態で、システム動作が実行される。この際には、図４に示すように、ＰＣ１１からの外部クロック信号がマルチプレクサ１２０４を介し論理回路部１２１１に入力されるが、スキャン・テスト制御回路１２０１により、動作に必要なクロック数分だけ、外部クロック信号が論理回路部１２１１にシステム動作クロックとして入力されることで、システム動作が実行されている。
【００２２】
以上のようにして、システム動作が実行された後は、論理回路部１２１１はアクティブ状態（スキャン・シフトモード）におかれた状態で、論理回路部１２１１には内部クロック信号がシフトクロックとして入力され、また、スキャン・テスト制御回路１２０１からメモリ部１２１０に対しては読出しアドレスが発生される。これにより、図５に示すように、メモリ部１２１０からは、最初の想定故障対応のテスト判定データが読み出された上、データ伸長回路１２０８を介し比較判定回路１２０９に入力される一方、論理回路部１２１１のスキャン出力端子（ＳＯ）からはテスト動作結果としての内部状態がシフトアウトされた上、比較判定回路１２０９に入力される。比較判定回路１２０９では、それらテスト判定データ、内部状態が一致するか否かが判定されることで、最初の想定故障に対する比較判定結果が得られる。因みに、図５には示されていないが、メモリ部１２１０からの、最初の想定故障対応のテスト判定データの読出しに際しては、次想定故障対応のスキャン・テストデータも同時にメモリ部１２１０から読み出された上、データ伸長回路１２０８、スキャン入力端子（ＳＩ）を介し論理回路部１２１１内にシフトインされるようになっている。
【００２３】
論理回路部１２１１内にシフトインされた、次想定故障対応のスキャン・テストデータに対しても、最初の想定故障対応のスキャン・テストデータと同様な処理が施されることで、次想定故障に対する比較判定結果が得られているものであり、最後の想定故障に対する比較判定結果が得られるまでは、同様な処理が繰返し行われることになる。
【００２４】
したがって、比較判定回路１２０９からは、想定故障対応の比較判定結果が順次、得られることになるが、比較判定結果は、その都度、図６に示すように、スキャン・テスト制御回路１２０１に一旦、取込まれた上、ＪＴＡＧ１２０２，または比較判定結果出力端子（図示せず）を介しＰＣ１１に出力されており、ＰＣ１１では、その比較判定結果が可視表示されることで、スキャン・テスト結果が知れているものである。尤も、想定故障各々に対する比較判定結果が比較判定回路１２０９内に収集記憶される場合には、最後の想定故障に対する比較判定結果が得られた時点で、それら比較判定結果が一括してＰＣ１１に転送されるようにしてもよい。
【００２５】
ここで、遅ればせながら、スキャン・テストデータのデータ形式について説明すれば、論理回路部１２１１内における全Ｆ／Ｆは、１つのシフトレジスタ（スキャン・チェイン）として構成される場合と、複数のシフトレジスタとして構成される場合とがある。１つのシフトレジスタとして構成される場合、論理回路部１２１１には、１つのスキャン入力端子（ＳＩ）およびスキャン出力端子（ＳＯ）が具備されるだけで必要十分とされるが、複数のシフトレジスタとして構成される場合には、シフトレジスタ各々に応じたスキャン入力端子（ＳＩ）およびスキャン出力端子（ＳＯ）が具備される必要がある。
【００２６】
１つのシフトレジスタとして構成される場合、既述の図２に示すように、スキャン・テストデータはシリアルデータとしてロードされるが、複数のシフトレジスタとして構成される場合には、スキャン・テストデータはパラレルデータとしてロードされるようになっている。尤も、パラレルデータであっても、少数ビットパラレルデータである場合には、２つ以上のスキャン・データ入力端子１２１２を介しロードされてもよく、例えば２ビットパラレルデータである場合での転送経路を図７に示す。しかしながら、多ビットパラレルデータである場合には、ＪＴＡＧ１２０２を介しロードされる。図８に示すように、スキャン・テスト制御回路１２０１に一旦、取込まれた上、スキャン・テスト制御回路１２０１からシリアルデータとして変換出力されつつ、マルチプレクサ１２０３，１２０６を介しメモリ部１２１０にロードされるようになっている。
【００２７】
最後に、スキャン・テスト制御回路１２０１で実行される集積回路試験用プログラムについて説明すれば、図９にその一例での処理フロー概要を示す。図示のように、先ず想定故障各々に対応する、テスト判定データを含むスキャン・テストデータがメモリ部に順次、ロードされる（スキャン・テストデータロード処理９１）。その後、そのメモリ部より最初の想定故障対応のスキャン・テストデータが読み出された上、被試験対象としての論理回路部内部にスキャン・シフトインされる（スキャン・テストデータシフト動作処理９２）。更に、その後は、システム動作が実行される（システム動作実行処理９３）。このシステム動作実行後には、再びスキャン・シフト動作が行われることで、論理回路部からシフトアウトされるテスト動作結果としての内部状態は、メモリ部から読み出されるテスト判定データとハードウェア的に比較判定された上、最初の想定故障に対する比較判定結果が収集記憶される（比較判定処理９４）。
【００２８】
その後、スキャン・テストが行われていない想定故障の存否が判定されるが、スキャン・テストが行われていない想定故障が存在する限りにおいては、処理はスキャン・テストデータシフト動作処理９２に戻された上、次想定故障以降について同様な処理が繰返し行われる（未テスト想定故障存否判定処理９５）。また、もしも、スキャン・テストが行われていない想定故障が存在しないと判定された場合には、それまでに収集記憶されている比較判定結果は一括して外部に転送されるようになっている（比較判定結果外部転送処理９６）。尤も、比較判定結果は、それが得られる度に、外部に転送されるようにしてもよい。
【００２９】
集積回路試験用プログラムの処理概要は以上のようである。しかしながら、既述のように、実際には、メモリ部１２１０からの、最初の想定故障対応のテスト判定データの読出しに際しては、次想定故障対応のスキャン・テストデータも同時にメモリ部１２１０から読み出された上、論理回路部１２１１内にシフトインされていることから、未テスト想定故障存否判定処理９５で、スキャン・テストが行われていない想定故障が存在すると判定された場合、処理の戻り先はシステム動作実行処理９３となる。
【００３０】
一般に、論理回路の機能テストには、通常、特殊な外部装置、即ち、高価なロジックテスタ（数千万円〜数億円）が使用されているが、本発明の実施上、外部に安価なＰＣ（数十万円程度）とＪＴＡＧとのインタフェースオプションが用意されるだけで、その機能テストを行うことが可能となっている。
【００３１】
以上のように、特殊な外部装置を不要として、論理回路部へのスキャン・テストが可能とされており、また、内部回路だけでテストし得ることから、実動作周波数でのテストが容易に行えることになる。更に、ＪＴＡＧ経由のスキャン・テスト実現により、基板実装後でのスキャン・テストも可能となっている。更にまた、外部からのスキャン・テストデータのロードには、安価なＰＣベースのＪＴＡＧテスト・ソフトウェアが使用可能となっている。
【００３２】
実に、本発明に係る集積回路自体は、既存のスキャン／ロジック設計環境で設計可能とされており、メモリ部を外部に出した構成を採れば、ＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ ：所望のチップを複数積層し、内部で３次元的に接続したもの）やＭＣＭ（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ：１つの配列基盤に複数個の半導体のベアチップを表面実装したもの）にも適用可能となっている。
【００３３】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００３４】
【発明の効果】
集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験装置が提供される。
集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験方法が提供される。
集積回路上の論理回路部が実速度で、且つ経済的に機能試験され得る集積回路試験用プログラムが提供される。
【図面の簡単な説明】
【図１】本発明に係る集積回路の一例での要部概要構成を示す図である。
【図２】集積回路外部からのスキャン・テストデータ（シリアルデータ形式）の、集積回路上のメモリ部への転送経路を示す図である。
【図３】スキャン・テストがメモリ部から読み出された上、論理回路部に入力される際の転送経路を示す図である。
【図４】システム動作が実行される際での、外部クロック信号の論理回路部への転送経路を示す図である。
【図５】メモリ部からのテスト判定データの比較判定回路への転送経路と、論理回路部からのテスト動作結果としての内部状態の比較判定回路への転送経路とを示す図である。
【図６】比較判定回路からの比較判定結果のＰＣへの転送経路を示す図である。
【図７】集積回路外部からのスキャン・テストデータ（２ビットパラレルデータ形式）の、集積回路上のメモリ部への転送経路を示す図である。
【図８】集積回路外部からのスキャン・テストデータ（多ビットパラレルデータ形式）の、集積回路上のメモリ部への転送経路を示す図である。
【図９】集積回路試験用プログラムの一例での処理フロー概要を示す図である
【図１０】従来技術に係る機能試験方法の一例での概要を示す図である。
【符号の説明】
１１…パーソナルコンピュータ（ＰＣ）、１２…集積回路、１２０１…スキャン・テスト制御回路、１２０３〜１２０６…マルチプレクサ、１２０７…デマルチプレクサ、１２１０…メモリ部、１２１１…論理回路部

Claims (6)

1. 被試験デバイスとしての集積回路内に組み込まれてなる集積回路試験装置であって、
   集積回路に内蔵されている記憶部をスキャン・テスト用記憶部として用いてなる集積回路試験装置。
2. 請求項１記載の集積回路試験装置において、
   披試験デバイス外部からの、テスト判定データを含むスキャン・テストデータを上記記憶部にロードするスキャン・テストデータロードステップと、
   該記憶部よりスキャン・テストデータを読み出した上、被試験対象としての論理回路部内部にスキャン・シフト動作させるスキャン・テストデータシフト動作ステップと、
   該スキャン・テストデータシフト動作ステップ後に、システム動作を実行させるシステム動作実行ステップと、
   該システム動作実行ステップ後に、再びスキャン・シフト動作させることで、上記論理回路部からシフトアウトされるテスト動作結果としての内部状態と、上記記憶部から読み出されるテスト判定データとを比較判定する比較判定ステップと、
   該比較判定ステップでの比較判定結果を被試験デバイス外部に出力する比較判定結果出力ステップと
   の実行を制御するスキャン・テスト制御手段が具備されてなる集積回路試験装置。
3. 請求項２記載の集積回路試験装置において、
   上記記憶部の周辺には、
   該記憶部にスキャン・テストデータを選択出力するマルチプレクサと、
   該記憶部から読み出されるスキャン・テストデータを上記論理回路部に振分け選択出力するデマルチプレクサと、
   上記スキャン・テストデータのロード時には、スキャン・テスト制御手段からの書込みアドレスを、該スキャン・テストデータの読出し時には、スキャン・テスト制御手段からの読出しアドレスを、上記記憶部にそれぞれ選択出力するマルチプレクサと、
   上記論理回路部からシフトアウトされるテスト動作結果としての内部状態と、上記記憶部から読み出されるテスト判定データとを比較判定する比較判定回路とが設けられてなる集積回路試験装置。
4. 被試験デバイスとしての集積回路内での自己スキャンによる集積回路試験方法であって、
   集積回路に内蔵されている記憶部をスキャン・テスト用記憶部として用い、該集積回路が試験される集積回路試験方法。
5. 請求項４記載の集積回路試験方法において、
   披試験デバイス外部からの、テスト判定データを含むスキャン・テストデータを上記記憶部にロードするスキャン・テストデータロードステップと、
   該記憶部よりスキャン・テストデータを読み出した上、被試験対象としての論理回路部内部にスキャン・シフト動作させるスキャン・テストデータシフト動作ステップと、
   該スキャン・テストデータシフト動作ステップ後に、システム動作を実行させるシステム動作実行ステップと、
   該システム動作実行ステップ後に、再びスキャン・シフト動作させることで、上記論理回路部からシフトアウトされるテスト動作結果としての内部状態と、上記記憶部から読み出されるテスト判定データとを比較判定する比較判定ステップと、
   該比較判定ステップでの比較判定結果を被試験デバイス外部に出力する比較判定結果出力ステップとを含む集積回路試験方法。
6. 被試験デバイスとしての集積回路に内蔵されている記憶部をスキャン・テスト用記憶部として用い、該集積回路が試験される際に集積回路試験装置で実行される集積回路試験用プログラムであって、
   披試験デバイス外部からの、テスト判定データを含むスキャン・テストデータを上記記憶部にロードするスキャン・テストデータロードステップと、
   該記憶部よりスキャン・テストデータを読み出した上、被試験対象としての論理回路部内部にスキャン・シフト動作させるスキャン・テストデータシフト動作ステップと、
   該スキャン・テストデータシフト動作ステップ後に、システム動作を実行させるシステム動作実行ステップと、
   該システム動作実行ステップ後に、再びスキャン・シフト動作させることで、上記論理回路部からシフトアウトされるテスト動作結果としての内部状態を、上記記憶部から読み出されるテスト判定データと比較判定させる比較判定ステップと、
   該比較判定ステップでの比較判定結果を被試験デバイス外部に出力する比較判定結果出力ステップとを含む集積回路試験用プログラム。

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