JP3964179B2 - Lsiスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フルスキャン設計されたLSIに対してスキャンテストなどを行うためのLSIスキャンテスト装置、LSIスキャンテストシステム、LSIスキャンテスト方法、及びLSIテストパターン作成方法に関する。
【0002】
【従来の技術】
近年、半導体プロセスの微細化の進行に伴い、ロジックLSIは回路が大規模化しており、例えば、200万〜300万ゲートにも及ぶロジックLSIが設計されるようになっている。このようなロジックLSIを出荷時にテストしようとすると、テストパターンの量やテスト時間が膨大となるため、テストコストが増大する。そこで、ロジックLSIのテストコストを縮小するために、テスト容易化設計が一般的に採用されている。
【0003】
テスト容易化設計の手法として代表的なものに、フルスキャン設計がある。フルスキャン設計では、回路内部のフリップフロップをスキャン機能付きのスキャンフリップフロップに置き換えて、外部ピンから内部のフリップフロップを直接制御・観測できる経路であるスキャンチェーンを、各スキャン機能付きフリップフロップをシリアルに接続したシフトレジスタで構成する。また、テスト時に、順序回路をすべて組み合わせ回路として取り扱えるように構成する。このように構成することで、ロジックLSIのテストが非常に容易となる。
【0004】
図13は、フルスキャン設計を採用したロジックLSIの概略構成図である。図13に示したように、ロジックLSI5は内部に、組み合わせ回路51〜55と、スキャンフリップフロップ61〜67,スキャンフリップフロップ71〜77,スキャンフリップフロップ81〜87,スキャンフリップフロップ91〜97と、を備えた構成である。また、スキャンイン端子31〜34、スキャンアウト端子35〜38、信号入力端子41〜43、及び信号出力端子44〜46を備えている。さらに、各スキャンフリップフロップは、7段のシフトレジスタ構成のスキャンチェーンを構成している。すなわち、スキャンイン端子31には、スキャンフリップフロップ61の入力端子が接続され、スキャンチェーン56を構成するスキャンフリップフロップ61〜67は、それぞれ入力端子と出力端子とがシリアル接続されて、フリップフロップ67の出力端子がスキャンアウト端子35に接続されている。同様に、スキャンチェーン57を構成するスキャンフリップフロップ71〜77は、スキャンイン端子32及びスキャンアウト端子36に接続されている。また、スキャンチェーン58を構成するスキャンフリップフロップ81〜87は、スキャンイン端子33及びスキャンアウト端子37に接続されている。さらに、スキャンチェーン59を構成するスキャンフリップフロップ91〜97は、スキャンイン端子34及びスキャンアウト端子38に接続されている。このように、ロジックLSI5では、7段のシフトレジスタ構成である4組のスキャンチェーン56〜59を備えている。なお、スキャンフリップフロップの段数やチェーンの本数は、ロジックLSIの回路構成や回路規模に応じて当然変化する。
【0005】
組み合わせ回路51は、入力端子41〜43、及びスキャンフリップフロップ61〜67に接続されている。また、組み合わせ回路52は、スキャンフリップフロップ61〜67,スキャンフリップフロップ71〜77に接続されている。さらに、組み合わせ回路53は、スキャンフリップフロップ71〜77,スキャンフリップフロップ81〜87に接続されている。加えて、組み合わせ回路54は、スキャンフリップフロップ81〜87,スキャンフリップフロップ91〜97に接続されている。また、組み合わせ回路55は、スキャンフリップフロップ91〜97、及び出力端子44〜46に接続されている。
【0006】
以上の構成により、各スキャンチェーンのシフト動作を利用して任意の値を設定・読み出して、各スキャンフリップフロップのテストを行う。また、組み合わせ回路51〜55のテストもスキャンチェーンを利用して行う。これは、入力端子からのみデータを入力してテストを行う方法では、膨大なテストパターンデータを入力したとしても、組み合わせ回路を完全にテストすることができないためである。つまり、上記のようにスキャンチェーンを利用して組み合わせ回路をテストする場合は、組み合わせ回路を構成するロジック回路の途中からデータを入力することが可能なため、組み合わせ回路を完全にテストすることができるからである。
【0007】
フルスキャン設計されたロジックLSIのテストパターンは、自動テストパターン生成手段であるATPG(Automatic Test Pattern Generator)により、自動生成されるのが一般的である。図14は、自動生成されたテストパターンの一例である。本テストパターンは、ロジックLSIテスタで実行されるものであり、横方向はテスタのチャンネル番号であり、縦方向はテストステップを表している。また、ロジックLSIテスタのチャンネルは、LSI用のテストソケットなどを通じて被測定LSIの端子に接続される。
【0008】
図13に示したロジックLSI5をロジックLSIテスタでテストする場合は、以下のように接続する。すなわち、ロジックLSIテスタのCH4をスキャンイン端子31に、CH5をスキャンイン端子32に、CH6をスキャンイン端子33に、CH7をスキャンイン端子34に、それぞれ接続する。また、ロジックLSIテスタのCH8をスキャンアウト端子35に、CH9をスキャンアウト端子36に、CH10をスキャンアウト端子37に、CH11をスキャンアウト端子38に、それぞれ接続する。さらに、ロジックLSIテスタのCH1〜CH3,CH12〜CH21は、入力端子41〜43、出力端子44〜46、及び図外の入出力端子に接続する。
【0009】
ロジックLSIテスタでは、各テストステップを規定時間毎に順次進めていき、各テスタチャンネルから信号値“0”,“1”を出力する。また、テスタチャンネルを介して被測定LSIが出力した値を読み取り、期待値の“H”又は“L”と比較して、良品判定を行う。なお、期待値が“X”となっている場合は、期待値と比較しないことを意味する。また、スキャンテストパターンの特徴としてテストステップは、シフト動作及びキャプチャ動作からなる。シフト動作はN回であり、スキャンテストパターンでのNの値は固定値である。図14の例では、Nの値は7回である。一般的には、Nの値は数百〜数千となる。また、キャプチャ動作は図14の例では1回であるが、一般的には1〜3の値となる。スキャンテストパターンは、シフト動作とキャプチャ動作とを交互に繰り返すものとなる。図14の例では、繰り返し回数を2回のみ示しているが、実際の繰り返し回数は数千回である。
【0010】
図14に示したテストパターンを用いてロジックLSI5をテストする手順は、以下のようになる。まず、テストステップの最初から7ステップまでで各スキャンチェーン56〜59においてシフト動作を実施し、各スキャンフリップフロップに所定の値をセットする。次に、組み合わせ回路51〜55を1回動作させるキャプチャ動作を1ステップ行う。続いて、次の7ステップで、スキャンフリップフロップにセットした値を取り出し、期待値と比較判定するとともに、各スキャンフリップフロップに所定の値をセットする。そして、同様に組み合わせ回路51〜55を1回動作させるキャプチャ動作を1ステップ行う。これ以降のテストパターンは、上記の動作と同様に7ステップのシフト動作と、1ステップのキャプチャ動作と、を交互に繰り返す。以上の動作により、ロジックLSIに対して故障検出効果の高いテストが実施できる。
【0011】
【解決しようとする課題】
しかしながら、フルスキャンテストでは、シフト動作を行ってスキャンフリップフロップへの状態設定と設定値の読み出しとを行うため、テストパターンの種類が非常に多くなってしまうという問題がある。テストパターンの数量は、回路規模の増大に比例して増えていくため、ロジックLSIの回路規模が大きいと、ロジックLSIテスタのテストパターンメモリを大量に消費してしまう。また、場合によっては、テストパターンメモリに収納することが不可能なサイズとなってしまうこともある。例えば、テストパターンメモリの記憶容量が250CH×2メガステップまでに対応したものであるとする。そして、大規模な回路構成のロジックLSIをテストするために必要なテストパターンの容量が250CH×10メガステップであると、このテストパターンメモリでは、すべてのテストパターンを記憶することができない。
【0012】
このような場合、テストパターンメモリの容量が不足するため、テストパターンを分割して複数回テストすることで、テストパターンメモリの記憶容量を増加させることなく、従来のロジックLSIテスタでロジックLSIのテストを行うことができる。しかし、この場合テストパターンの入れ替え作業や被測定LSIの入れ替え作業が発生するため、テストコストが増大する。例えば、上記のようにテストパターンが250CH×2メガステップから250CH×10メガステップへ増加した場合、テストパターンを5つに分割することで、すべてのテストパターンを実施することができる。しかし、この場合、1つの被検査LSIをテストする毎に5回テストパターンを入れ替えるか、又は、被検査LSIの1ロットに対して同じテストパターンでテストを行うという工程を5回繰り返すか、のいずれかを選択しなければならない。よって、ロジックLSIのテストは非常に煩雑となる。
【0013】
また、ロジックLSIのテストパターンメモリの容量を増加させるという方法が考えられる。しかしながら、この方法はロジックLSIテスタの制御回路などを変更する必要があるため、採用は困難である。
【0014】
さらに、従来のロジックLSIテスタを使用せずに、新規にロジックLSIテスタを導入するという方法もある。しかしながら、この方法は、初期投資として莫大な費用が発生するとともに、従来のロジックLSIテスタは活用できないという問題がある。
【0015】
そこで、本発明は上記の問題を解決するために成したものであり、その目的は、大規模な回路構成の被検査LSIを、従来のロジックLSIテスタを活用して、低コストで検査することが可能なLSIスキャンテスト装置、LSIスキャンテストシステム、LSIスキャンテスト方法、及びLSIテストパターン作成方法を提供することにある。
【0016】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0017】
(1)スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIを、自動テストパターン生成手段により生成されたテストパターンを用いてロジックLSIテスタとともにテストするためのLSIスキャンテスト装置であって、
前記自動テストパターン生成手段がテストパターンを生成して、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割したテストパターンのうち、前記第1テストパターンを記憶した記憶手段と、
前記スキャンイン信号を出力するスキャンイン信号出力手段と、
前記スキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号を前記ロジックLSIテスタに出力する期待値比較手段と、を備え、
上記各手段は、前記ロジックLSIテスタから出力された制御信号に同期して動作することを特徴とする。
【0018】
この構成において、LSIスキャンテスト装置は、ロジックLSIテスタとともにフルスキャン設計のLSIをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックLSIテスタに出力する。したがって、従来のロジックLSIテスタに加えてLSIスキャン装置を使用することで、従来よりも大規模な回路構成のLSIをテストすることが可能となる。また、ロジックLSIテスタが持つチャンネル数よりも多い端子数を持つLSIをテストすることが可能となる。
【0019】
(2)スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIをテストするためのLSIスキャンテストシステムであって、
テストパターンを自動生成して、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して出力する自動テストパターン生成手段と、
請求項1に記載のLSIスキャンテスト装置と、
前記第2テストパターンを記憶したテスタ記憶手段と、前記入力テスト信号を出力するテスト信号出力手段と、前記出力テスト信号と当該出力テスト信号の期待値とを比較した比較結果と、前記LSIスキャンテスト装置から出力された判定信号と、に基づいて前記LSIの良否判定を行う良否判定手段と、を備えたロジックLSIテスタと、
で構成されたことを特徴とする。
【0020】
この構成において、LSIスキャンテストシステムでは、フルスキャン設計のLSIをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第1テストパターンと第2テストパターンに分割し、(1)のLSIスキャンテスト装置が、第1テストパターンに基づくスキャンイン信号を前記LSIに出力して、前記LSIから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックLSIテスタに出力し、ロジックLSIテスタが、第2テストパターンに基づく入力テスト信号を前記LSIに出力して、前記LSIから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記LSIの良否判定を行う。したがって、ロジックLSIテスタがテスト対象のLSIよりも回路規模が小さなLSIにしか対応していない場合でも、LSIスキャンテスト装置とともにLSIスキャンテストシステムを構成することで、従来のロジックLSIテスタを用いて対応外の大規模な回路構成のLSIをテストすることが可能となる。
【0021】
(3)前記ロジックLSIテスタのテスタ記憶手段は、前記第2テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を記憶したことを特徴とする。
【0022】
この構成において、第2テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックLSIテスタのテスタ記憶手段は記憶している。したがって、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【0023】
(4)スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIを、(2)のLSIスキャンテストシステムでテストするLSIスキャンテスト方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して、
前記第1テストパターンを前記LSIスキャンテスト装置の記憶手段に記憶させ、前記第2テストパターンを前記ロジックLSIテスタのテスタ記憶手段に記憶させ、
前記ロジックLSIテスタから前記LSIスキャンテスト装置に制御信号を出力して、前記LSIスキャンテスト装置から出力されるスキャンイン信号及び前記ロジックLSIテスタから出力される入力テスト信号を同期させて、前記LSIをテストすることを特徴とする。
【0024】
この構成において、LSIのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第1テストパターン及び第2テストパターンに分割してロジックLSIテスタ及びLSIスキャンテスト装置に記憶させる。そして、ロジックLSIテスタからLSIスキャンテスト装置に制御信号を出力して、LSIスキャンテスト装置から出力されるスキャンイン信号及びロジックLSIテスタから出力される入力テスト信号を同期させて、前記LSIに入力させてテストを行う。したがって、既存のロジックLSIテスタを用いて、大規模な回路構成LSIを低コストでテストすることが可能となる。
【0025】
(5)スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIをテストするためのLSIテストパターン作成方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して、
前記第2テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換することを特徴とする。
【0026】
この構成において、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第1テストパターン及び第2テストパターンに分割して、さらに、第2テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換する。したがって、自動生成されたスキャンテストパターンを大幅に削減することが可能となる。
【0027】
【発明の実施の形態】
図1は、本発明の実施形態に係るLSIスキャンテストシステムの概略構成を示したブロック図である。LSIスキャンテストシステム1は、ロジックLSIテスタ2、及びLSIスキャンテスト装置であるスキャンメモリボード3を備え、この構成により被測定LSI5をテストする。また、ロジックLSIテスタ2及びスキャンメモリボード3へは、メモリデータ書き込み装置4でテストパターンを書き込む。ロジックLSIテスタ2は、テスタ記憶手段であるテストパターンメモリ22、テスタ制御手段である制御回路23、テスト信号出力手段である信号出力回路24、及び良否判定手段である良否判定回路25を備えている。スキャンメモリボード3は、記憶手段であるメモリ素子10、制御手段である制御回路11、スキャンイン信号出力手段である信号出力回路12、及び期待値比較手段である期待値比較回路13を備えている。
【0028】
ロジックLSIテスタ2は、被測定LSI5をテストするための装置である。すなわち、テストパターンメモリ22で、スキャンテスト用信号以外の信号情報として、LSIのテスト時に、被測定LSI5の信号入力端子から入力させる入力テスト信号20と、被測定LSI5の信号出力端子から出力される出力テスト信号19の期待値と、のテストパターンを記憶している。また、テストパターンメモリ22の記憶内容に基づいて、信号出力回路24から入力テスト信号20を被測定LSI5に出力する。さらに、良否判定回路25で、被測定LSI5から出力された出力テスト信号19及びこの出力テスト信号19の期待値を比較する。そして、この比較結果と、スキャンメモリボード3から出力された判定信号であるパス/フェイル信号16と、に基づいて被検査LSI5の良否判定を行う。加えて、ロジックLSIテスタ2の各部は、制御回路23によって制御される。
【0029】
スキャンメモリボード3は、被測定LSI5のスキャンテストを行うための装置である。すなわち、メモリ素子10で、スキャンテスト用信号情報として、LSIのテスト時に、被測定LSI5のスキャンイン端子から入力させるスキャンイン信号と、被測定LSI5のスキャンアウト端子から出力されるスキャンアウト信号の期待値と、のテストパターンを記憶している。また、ロジックLSIテスタ2から出力された制御信号である制御クロック信号14及びリセット信号15に応じて、被測定LSI5に対して信号出力回路12からスキャンイン信号17を出力する。また、被測定LSI5から出力されたスキャンアウト信号18と、スキャンアウト信号18の期待値と、を期待値比較回路13で比較して、その比較結果であるパス/フェイル信号16をロジックLSIテスタ2に対して出力する。さらに、スキャンメモリボード3の各部は、制御回路11によって制御される。
【0030】
メモリデータ書き込み装置4は、被測定LSI5のスキャンテストパターンを、ロジックLSIテスタ2のテストパターンメモリ22と、スキャンメモリボード3のメモリ素子10と、に対して書き込むための装置である。
【0031】
次に、本発明のLSIスキャンテストシステムで使用するテストパターン及びテストデータの作成方法について説明する。図2は、LSIスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。本発明では、図14に示したようなオリジナルのテストパターンを、スキャンチェーン用のパターンとスキャンチェーン用以外のパターンとに分離し、スキャンメモリボード3とロジックLSIテスタ2とから被測定LSI5に入力する。この処理は、メモリデータ書き込み装置4で行われる。
【0032】
以下、詳細に説明する。図3は、スキャン以外のパターンを示した図である。図4は、スキャン信号のパターンを示した図である。図2に示したオリジナルスキャンパターンD1の内容は、図14に示したスキャン情報とその他の情報とが一緒に登録されたものであり、通常ロジックLSIテスタ2のみを使用して被測定LSI5をテストするのに用いられる。また、このオリジナルスキャンパターンD1は、自動テストパターン生成手段であるATPGにより自動生成されたテストパターンである。このオリジナルスキャンパターンD1に対して、処理S1,処理S2を行って、スキャンイン信号及びスキャンアウト信号の期待値である第1テストパターンと、スキャンイン以外の入力テスト信号及び出力テスト信号の期待値である第2テストパターンと、に分割する作業を行う。その結果、第2テストパターンであるスキャン以外のパターンD2の内容は図3に示したパターンとなる。また、第1テストパターンであるスキャン信号パターンD5は図4に示したパターンとなる。
【0033】
この操作により、オリジナルスキャンパターンD1からスキャンイン信号・スキャンアウト信号の期待値が除かれたスキャンイン以外のパターンD2が作成され、本テストパターンは最終的にロジックLSIテスタ2で使用されるものとなる。
【0034】
次に、スキャン以外のパターンD2に対して処理S3,処理S4を行う。スキャン以外のパターンD2のシフト動作に注目すると、パターンの変化が全くないという特徴がある。そこで、処理S3では、ロジックLSIテスタ2での繰り返し命令を圧縮する。図5は、スキャン以外のテストパターンを圧縮したパターンを示す図である。すなわち、図5に示したように、第2テストパターンであるスキャン以外のパターンD2を、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値のテストパターンと、のデータに変換する。これにより、同じテストパターンが連続する場合は、シフト動作時のテストパターンを1回分にすることができる。つまり、本処理により、テストパターンのサイズを小さくすることができ、ロジックLSIテスタ2のテストパターンメモリ22の使用量を大幅に削減することができるテストパターンが作成される。
【0035】
その後、処理S4として、スキャンメモリボード3との同期をとって、スキャンイン信号及び入力テスト信号のタイミングを合わせるために、初期設定パターンと、スキャンメモリボード3に出力する制御クロック信号14及びリセット信号15と、スキャンメモリボード3が出力するパス/フェイル信号16をロジックLSIテスタ2側で判定するための期待値と、を追加したテストパターンの生成を行う。
【0036】
図6は、ロジックLSIテスタで使用するテストパターンを示した図である。図6に示した制御信号を追加したパターンと、図14に示したオリジナルスキャンパターンと、の使用テスタチャンネル数を比較すると、図6に示した制御信号などを追加したパターンでは、テスタチャンネルCH22〜24が増加しており、テスタチャンネルCH4〜11が減少している。つまり、トータルの使用テスタチャンネル数は、5チャンネル減少している。このように、スキャンメモリボード3を使用することで、ロジックLSIテスタ2のみを使用した場合よりも使用チャンネル数を減少させることができるので、ロジックLSIテスタ2が備えるテスト端子数よりも端子数の多い被測定LSIを検査することが可能となる。また、一般的にスキャン信号数は、本発明の実施形態で示した8本より多い場合がほとんどであるため、さらにテスタチャンネル数を減少することができ、より多くの端子を備えた被測定LSIのテストが可能となる。
【0037】
図7は、スキャンイン信号のデータ変換テーブルである。図8は、スキャンアウト信号のデータ変換テーブルである。図9は、信号テーブル変換後のデータを表した図である。一方、スキャンテストパターンD5に対しては、処理S5を行う。すなわち、図4に示したスキャン信号パターンに対して、スキャンイン側のデータ“0”と“1”は図7に示したように、そのまま“0”と“1”として図9に示したD0#0〜D0#3の部分に置き換える。また、スキャンアウト側のデータ“L”、“H”、“X”の3種類の信号は、図8に示した変化テーブルに従って、論理値“0”と“1”のにビットに書き換える処理を行う。そして、図9に示したD1#0〜D1#3及びD2#0〜D2#3の部分に置く。以上の処理により、スキャンメモリボード3に使用するデータファイルが作成される。なお、図9に示した処理は、ロジックLSIテスタのみで検査を行っていた従来の方式でも同等の処理を実施している。
【0038】
以上の手順により作成されたスキャンメモリボードとスキャン用テストパターンとのテストデータを使用して本発明のLSIスキャンテストシステムで被測定LSI5をテストする手順について、図10に示したフローチャートに従って説明する。図10は、LSIスキャンテストシステムで被測定LSIをテストする手順を説明するためのフローチャートである。
【0039】
まず、スキャンメモリボード3のメモリ素子10に信号テーブル変換後のパターンD6を記憶させる(S11)。次に、ロジックLSIテスタ2のテストパターンメモリ22に制御信号を追加したパターンD4をロードする(S12)。この処理は、ロジックLSIテスタ2が通常備えている機能によって行う。この作業により、被測定LSI5のテスト準備が完了する。
【0040】
続いて、被測定LSI5に対してソケットやプローブ(針)でLSIスキャンテストシステム1に接続させ(S13)、テストパターンを信号として被測定LSI5に与える(S14)。本テストパターンを実行する際には、スキャンメモリボード3はロジックLSIテスタ2によって制御される。よって、被測定LSI5には、スキャンイン信号17と、スキャンイン以外のテスト信号である入力テスト信号20と、の同期がとられて供給される。そして、被測定LSI5からはスキャンメモリボード3に対してスキャンアウト信号18が出力される。また、スキャンメモリボード3では期待値比較回路13で、期待値とスキャンアウト信号18との比較が行われ、その結果がパス/フェイル信号16としてロジックLSIテスタ2に出力される。さらに、被測定LSI5からは、スキャンアウト以外の信号である出力テスト信号19が出力される。この信号はロジックLSIテスタ2に入力され、良否判定回路25において期待値とこの信号とが比較される。また、良否判定回路25では、この比較結果と、スキャンメモリボード3から出力されたパス/フェイル信号16と、に基づいて被測定LSI5の良否判定が行われる(S14)。
【0041】
良否判定が完了すると、次に良否判定する被測定LSIがあるか否かを判定する(S15)。この時、被測定LSIが別のものに交換され、次の被測定LSIがある場合はS13のステップを実行する。一方、次の被測定LSIがない場合は処理を終了する。
【0042】
次に、スキャンメモリボード3の具体的な構成、及び被測定用LSI5をテストする際のスキャンメモリボード3の詳細な動作について説明する。まず、スキャンメモリボード3の具体的な構成について説明する。図11は、スキャンメモリボードの具体的な構成図である。スキャンメモリボード3の制御回路11は、バイナリカウンタ26、マスクレジスタ27、及びS−OUTレジスタ28によって構成される。また、信号出力回路12は、S−INレジスタ12aによって構成される。さらに、期待値比較回路13は、結果比較回路13aによって構成される。
【0043】
制御クロック信号14は、メモリ素子10、S−INレジスタ12a、バイナリカウンタ26、マスクレジスタ27、及びS−OUTレジスタ28に供給される。また、リセット信号15は、スキャンメモリボード3の各部に供給され、スキャンメモリボード3の回路全体を初期化する。バイナリカウンタ26からは、メモリ素子10のアドレスが送信される。メモリ素子10からは、S−INレジスタ12aに対してData0、S−OUTレジスタ28に対してData1、マスクレジスタ27に対してData2が出力される。そして、被測定LSI5に対してS−INレジスタ12aからスキャンイン信号17を出力する。また、被測定LSI5から出力されたスキャンアウト信号18の期待値は、S−OUTレジスタ28に入力される。
【0044】
結果比較回路13aは、被測定LSI5から出力されたスキャンアウト信号18と、スキャンアウト信号18の期待値であるS−OUTレジスタ28の出力値と、を比較する。そして、一致/不一致の結果であるパス/フェイル信号16を出力する。この時、マスクレジスタ27においてマスクフラグが立っている場合は、両者の一致/不一致に関わらず、一致したものとして結果を出力する。スキャンメモリボード3の回路では、複数本をスキャンアウト信号とS−OUTレジスタ28の信号と、マスクレジスタ27とを備えており、結果比較回路13aではそれぞれについて一致/不一致を求める。そして、すべての結果が一致していた場合に限りパス信号16を出力する。一方、1つでも不一致の場合は、結果比較回路13aはフェイル信号16を出力する。
【0045】
次に、被測定用LSI5をテストする際のスキャンメモリボード3の詳細な動作について説明する。図12は、スキャンメモリボード3における各部の入出力信号のタイミングチャートである。図12に示したタイミングチャートの第1サイクルでは、リセット信号15がロジックLSIテスタ2からスキャンメモリボード3に入力される。このリセット信号15により、スキャンメモリボード3のS−INレジスタ12a、S−OUTレジスタ28、マスクレジスタ27及びバイナリカウンタ26の値が初期化される。
【0046】
第2サイクルでは、ロジックLSIテスタ2が出力する制御クロック信号14に同期して、メモリ素子10のアドレス0のデータを読み出す処理が行われる。
【0047】
第3サイクルでは、S−INレジスタ12a、S−OUTレジスタ28、マスクレジスタ27にメモリ素子10から読み出された値がセットされる。S−INレジスタ12aにセットされた値は、スキャンメモリボード3から出力され、被測定LSI5にスキャンイン信号17として入力される。このサイクルにおいて、被測定LSI5が動作し、スキャンアウト信号18を出力する。スキャンメモリボード3は、スキャンアウト信号18を受信すると、S−OUTレジスタ28とマスクレジスタ27との出力値を使用して、結果比較回路13aが期待値照合を行い、パス/フェイル信号16を出力する。そして、パス/フェイル信号16が入力されたロジックLSIテスタ2の良否判定回路25では、テスタストローブのタイミングで被測定LSI5が良品か不良品かを判定する。
【0048】
第4サイクルでは、第3サイクルと同様に、新しいメモリ素子のデータが各レジスタにセットされ、被測定LSIの動作と結果判定とが行われる。
【0049】
このような動作を被測定LSIが必要とするサイクル数分を繰り返し行い、毎サイクル実施されるパス/フェイル信号16の出力を判定して、すべての信号がパスとなった場合にのみ被測定LSIは、良品として処理される。また、フェイル信号が一度でもあった場合は、被測定LSI5は不良品として処理される。
【0050】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0051】
(1)LSIスキャンテスト装置は、ロジックLSIテスタとともにフルスキャン設計のLSIをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックLSIテスタに出力する。よって、従来のロジックLSIテスタに加えてLSIスキャン装置を使用することで、従来よりも大規模な回路構成のLSIをテストできる。また、ロジックLSIテスタが持つチャンネル数よりも多い端子数を持つLSIをテストできる。
【0052】
(2)LSIスキャンテストシステムでは、フルスキャン設計のLSIをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第1テストパターンと第2テストパターンに分割し、(1)のLSIスキャンテスト装置が、第1テストパターンに基づくスキャンイン信号を前記LSIに出力して、前記LSIから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックLSIテスタに出力し、ロジックLSIテスタが、第2テストパターンに基づく入力テスト信号を前記LSIに出力して、前記LSIから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記LSIの良否判定を行う。そのため、ロジックLSIテスタがテスト対象のLSIよりも回路規模が小さなLSIにしか対応していない場合でも、LSIスキャンテスト装置とともにLSIスキャンテストシステムを構成することで、従来のロジックLSIテスタを用いて対応外の大規模な回路構成のLSIをテストできる。
【0053】
(3)第2テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックLSIテスタのテスタ記憶手段は記憶している。つまり、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【0054】
(4)LSIのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第1テストパターン及び第2テストパターンに分割してロジックLSIテスタ及びLSIスキャンテスト装置に記憶させる。そして、ロジックLSIテスタからLSIスキャンテスト装置に制御信号を出力して、LSIスキャンテスト装置から出力されるスキャンイン信号及びロジックLSIテスタから出力される入力テスト信号を同期させて、前記LSIに入力させてテストを行う。これにより、既存のロジックLSIテスタを用いて、大規模な回路構成LSIを低コストでテストできる。
【0055】
(5)自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第1テストパターン及び第2テストパターンに分割して、さらに、第2テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換するので、自動生成されたスキャンテストパターンを大幅に削減することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係るLSIスキャンテストシステムの概略構成を示したブロック図である。
【図2】LSIスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。
【図3】スキャン以外のパターンを示した図である。
【図4】スキャン信号のパターンを示した図である。
【図5】スキャン以外のテストパターンを圧縮したパターンを示す図である。
【図6】ロジックLSIテスタで使用するテストパターンを示した図である。
【図7】スキャンイン信号のデータ変換テーブルである。
【図8】スキャンアウト信号のデータ変換テーブルである。
【図9】信号テーブル変換後のデータを表した図である。
【図10】LSIスキャンテストシステムで被測定LSIをテストする手順を説明するためのフローチャートである。
【図11】スキャンメモリボードの具体的な構成図である。
【図12】スキャンメモリボードにおける各部の入出力信号のタイミングチャートである。
【図13】フルスキャン設計を採用したロジックLSIの概略構成図である。
【図14】自動生成されたテストパターンの一例である。
【符号の説明】
1−LSIスキャンテストシステム
2−ロジックLSIテスタ
3−スキャンメモリボード
4−メモリデータ書き込み装置
5−被測定LSI
17−スキャンイン信号
18−スキャンアウト信号
19−出力テスト信号
20−入力テスト信号
Claims (5)
- スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIを、自動テストパターン生成手段により生成されたテストパターンを用いてロジックLSIテスタとともにテストするためのLSIスキャンテスト装置であって、
前記自動テストパターン生成手段がテストパターンを生成して、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割したテストパターンのうち、前記第1テストパターンを記憶した記憶手段と、
前記スキャンイン信号を出力するスキャンイン信号出力手段と、
前記スキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号を前記ロジックLSIテスタに出力する期待値比較手段と、を備え、
前記スキャンイン信号出力手段は、前記ロジックLSIテスタが、前記LSIのテスト時に前記LSIの信号入力端子から入力テスト信号を入力させる際に出力する制御信号に同期してスキャンイン信号を出力することを特徴とするLSIスキャンテスト装置。 - スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIをテストするためのLSIスキャンテストシステムであって、
テストパターンを自動生成して、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して出力する自動テストパターン生成手段と、
請求項1に記載のLSIスキャンテスト装置と、
前記第2テストパターンを記憶したテスタ記憶手段と、前記入力テスト信号を出力するテスト信号出力手段と、前記出力テスト信号と当該出力テスト信号の期待値とを比較した比較結果と、前記LSIスキャンテスト装置から出力された判定信号と、に基づいて前記LSIの良否判定を行う良否判定手段と、を備えたロジックLSIテスタと、
で構成されたことを特徴とするLSIスキャンテストシステム。 - 前記ロジックLSIテスタのテスタ記憶手段は、前記第2テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を記憶したことを特徴とする請求項2に記載のLSIスキャンテストシステム。
- スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIを、請求項2のLSIスキャンテストシステムでテストするLSIスキャンテスト方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して、
前記第1テストパターンを前記LSIスキャンテスト装置の記憶手段に記憶させ、前記第2テストパターンを前記ロジックLSIテスタのテスタ記憶手段に記憶させ、
前記ロジックLSIテスタから前記LSIスキャンテスト装置に制御信号を出力して、前記LSIスキャンテスト装置から出力されるスキャンイン信号及び前記ロジックLSIテスタから出力される入力テスト信号を同期させて、前記LSIをテストすることを特徴とするLSIスキャンテスト方法。 - スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のLSIをテストするためのLSIテストパターン作成方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記LSIのテスト時に前記LSIのスキャンイン端子から入力させるスキャンイン信号及び前記LSIのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第1テストパターンと、前記LSIのテスト時に前記LSIの信号入力端子から入力させる入力テスト信号及び前記LSIの信号出力端子から出力される出力テスト信号の期待値である第2テストパターンと、に分割して、
前記第2テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換することを特徴とするLSIテストパターン作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001332719A JP3964179B2 (ja) | 2001-10-30 | 2001-10-30 | Lsiスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001332719A JP3964179B2 (ja) | 2001-10-30 | 2001-10-30 | Lsiスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003139819A JP2003139819A (ja) | 2003-05-14 |
JP3964179B2 true JP3964179B2 (ja) | 2007-08-22 |
Family
ID=19148100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001332719A Expired - Fee Related JP3964179B2 (ja) | 2001-10-30 | 2001-10-30 | Lsiスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3964179B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005043204A (ja) * | 2003-07-22 | 2005-02-17 | Advantest Corp | パターン発生器、及び試験装置 |
JP2016180636A (ja) * | 2015-03-24 | 2016-10-13 | 日本電気株式会社 | 非同期リセット回路テスト装置、非同期リセット回路テスト方法、及び、プログラム |
-
2001
- 2001-10-30 JP JP2001332719A patent/JP3964179B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003139819A (ja) | 2003-05-14 |
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