JP3964179B2 - Ｌｓｉスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 - Google Patents
Ｌｓｉスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、フルスキャン設計されたＬＳＩに対してスキャンテストなどを行うためのＬＳＩスキャンテスト装置、ＬＳＩスキャンテストシステム、ＬＳＩスキャンテスト方法、及びＬＳＩテストパターン作成方法に関する。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化の進行に伴い、ロジックＬＳＩは回路が大規模化しており、例えば、２００万〜３００万ゲートにも及ぶロジックＬＳＩが設計されるようになっている。このようなロジックＬＳＩを出荷時にテストしようとすると、テストパターンの量やテスト時間が膨大となるため、テストコストが増大する。そこで、ロジックＬＳＩのテストコストを縮小するために、テスト容易化設計が一般的に採用されている。
【０００３】
テスト容易化設計の手法として代表的なものに、フルスキャン設計がある。フルスキャン設計では、回路内部のフリップフロップをスキャン機能付きのスキャンフリップフロップに置き換えて、外部ピンから内部のフリップフロップを直接制御・観測できる経路であるスキャンチェーンを、各スキャン機能付きフリップフロップをシリアルに接続したシフトレジスタで構成する。また、テスト時に、順序回路をすべて組み合わせ回路として取り扱えるように構成する。このように構成することで、ロジックＬＳＩのテストが非常に容易となる。
【０００４】
図１３は、フルスキャン設計を採用したロジックＬＳＩの概略構成図である。図１３に示したように、ロジックＬＳＩ５は内部に、組み合わせ回路５１〜５５と、スキャンフリップフロップ６１〜６７，スキャンフリップフロップ７１〜７７，スキャンフリップフロップ８１〜８７，スキャンフリップフロップ９１〜９７と、を備えた構成である。また、スキャンイン端子３１〜３４、スキャンアウト端子３５〜３８、信号入力端子４１〜４３、及び信号出力端子４４〜４６を備えている。さらに、各スキャンフリップフロップは、７段のシフトレジスタ構成のスキャンチェーンを構成している。すなわち、スキャンイン端子３１には、スキャンフリップフロップ６１の入力端子が接続され、スキャンチェーン５６を構成するスキャンフリップフロップ６１〜６７は、それぞれ入力端子と出力端子とがシリアル接続されて、フリップフロップ６７の出力端子がスキャンアウト端子３５に接続されている。同様に、スキャンチェーン５７を構成するスキャンフリップフロップ７１〜７７は、スキャンイン端子３２及びスキャンアウト端子３６に接続されている。また、スキャンチェーン５８を構成するスキャンフリップフロップ８１〜８７は、スキャンイン端子３３及びスキャンアウト端子３７に接続されている。さらに、スキャンチェーン５９を構成するスキャンフリップフロップ９１〜９７は、スキャンイン端子３４及びスキャンアウト端子３８に接続されている。このように、ロジックＬＳＩ５では、７段のシフトレジスタ構成である４組のスキャンチェーン５６〜５９を備えている。なお、スキャンフリップフロップの段数やチェーンの本数は、ロジックＬＳＩの回路構成や回路規模に応じて当然変化する。
【０００５】
組み合わせ回路５１は、入力端子４１〜４３、及びスキャンフリップフロップ６１〜６７に接続されている。また、組み合わせ回路５２は、スキャンフリップフロップ６１〜６７，スキャンフリップフロップ７１〜７７に接続されている。さらに、組み合わせ回路５３は、スキャンフリップフロップ７１〜７７，スキャンフリップフロップ８１〜８７に接続されている。加えて、組み合わせ回路５４は、スキャンフリップフロップ８１〜８７，スキャンフリップフロップ９１〜９７に接続されている。また、組み合わせ回路５５は、スキャンフリップフロップ９１〜９７、及び出力端子４４〜４６に接続されている。
【０００６】
以上の構成により、各スキャンチェーンのシフト動作を利用して任意の値を設定・読み出して、各スキャンフリップフロップのテストを行う。また、組み合わせ回路５１〜５５のテストもスキャンチェーンを利用して行う。これは、入力端子からのみデータを入力してテストを行う方法では、膨大なテストパターンデータを入力したとしても、組み合わせ回路を完全にテストすることができないためである。つまり、上記のようにスキャンチェーンを利用して組み合わせ回路をテストする場合は、組み合わせ回路を構成するロジック回路の途中からデータを入力することが可能なため、組み合わせ回路を完全にテストすることができるからである。
【０００７】
フルスキャン設計されたロジックＬＳＩのテストパターンは、自動テストパターン生成手段であるＡＴＰＧ（Automatic Test Pattern Generator）により、自動生成されるのが一般的である。図１４は、自動生成されたテストパターンの一例である。本テストパターンは、ロジックＬＳＩテスタで実行されるものであり、横方向はテスタのチャンネル番号であり、縦方向はテストステップを表している。また、ロジックＬＳＩテスタのチャンネルは、ＬＳＩ用のテストソケットなどを通じて被測定ＬＳＩの端子に接続される。
【０００８】
図１３に示したロジックＬＳＩ５をロジックＬＳＩテスタでテストする場合は、以下のように接続する。すなわち、ロジックＬＳＩテスタのＣＨ４をスキャンイン端子３１に、ＣＨ５をスキャンイン端子３２に、ＣＨ６をスキャンイン端子３３に、ＣＨ７をスキャンイン端子３４に、それぞれ接続する。また、ロジックＬＳＩテスタのＣＨ８をスキャンアウト端子３５に、ＣＨ９をスキャンアウト端子３６に、ＣＨ１０をスキャンアウト端子３７に、ＣＨ１１をスキャンアウト端子３８に、それぞれ接続する。さらに、ロジックＬＳＩテスタのＣＨ１〜ＣＨ３，ＣＨ１２〜ＣＨ２１は、入力端子４１〜４３、出力端子４４〜４６、及び図外の入出力端子に接続する。
【０００９】
ロジックＬＳＩテスタでは、各テストステップを規定時間毎に順次進めていき、各テスタチャンネルから信号値“０”，“１”を出力する。また、テスタチャンネルを介して被測定ＬＳＩが出力した値を読み取り、期待値の“Ｈ”又は“Ｌ”と比較して、良品判定を行う。なお、期待値が“Ｘ”となっている場合は、期待値と比較しないことを意味する。また、スキャンテストパターンの特徴としてテストステップは、シフト動作及びキャプチャ動作からなる。シフト動作はＮ回であり、スキャンテストパターンでのＮの値は固定値である。図１４の例では、Ｎの値は７回である。一般的には、Ｎの値は数百〜数千となる。また、キャプチャ動作は図１４の例では１回であるが、一般的には１〜３の値となる。スキャンテストパターンは、シフト動作とキャプチャ動作とを交互に繰り返すものとなる。図１４の例では、繰り返し回数を２回のみ示しているが、実際の繰り返し回数は数千回である。
【００１０】
図１４に示したテストパターンを用いてロジックＬＳＩ５をテストする手順は、以下のようになる。まず、テストステップの最初から７ステップまでで各スキャンチェーン５６〜５９においてシフト動作を実施し、各スキャンフリップフロップに所定の値をセットする。次に、組み合わせ回路５１〜５５を１回動作させるキャプチャ動作を１ステップ行う。続いて、次の７ステップで、スキャンフリップフロップにセットした値を取り出し、期待値と比較判定するとともに、各スキャンフリップフロップに所定の値をセットする。そして、同様に組み合わせ回路５１〜５５を１回動作させるキャプチャ動作を１ステップ行う。これ以降のテストパターンは、上記の動作と同様に７ステップのシフト動作と、１ステップのキャプチャ動作と、を交互に繰り返す。以上の動作により、ロジックＬＳＩに対して故障検出効果の高いテストが実施できる。
【００１１】
【解決しようとする課題】
しかしながら、フルスキャンテストでは、シフト動作を行ってスキャンフリップフロップへの状態設定と設定値の読み出しとを行うため、テストパターンの種類が非常に多くなってしまうという問題がある。テストパターンの数量は、回路規模の増大に比例して増えていくため、ロジックＬＳＩの回路規模が大きいと、ロジックＬＳＩテスタのテストパターンメモリを大量に消費してしまう。また、場合によっては、テストパターンメモリに収納することが不可能なサイズとなってしまうこともある。例えば、テストパターンメモリの記憶容量が２５０ＣＨ×２メガステップまでに対応したものであるとする。そして、大規模な回路構成のロジックＬＳＩをテストするために必要なテストパターンの容量が２５０ＣＨ×１０メガステップであると、このテストパターンメモリでは、すべてのテストパターンを記憶することができない。
【００１２】
このような場合、テストパターンメモリの容量が不足するため、テストパターンを分割して複数回テストすることで、テストパターンメモリの記憶容量を増加させることなく、従来のロジックＬＳＩテスタでロジックＬＳＩのテストを行うことができる。しかし、この場合テストパターンの入れ替え作業や被測定ＬＳＩの入れ替え作業が発生するため、テストコストが増大する。例えば、上記のようにテストパターンが２５０ＣＨ×２メガステップから２５０ＣＨ×１０メガステップへ増加した場合、テストパターンを５つに分割することで、すべてのテストパターンを実施することができる。しかし、この場合、１つの被検査ＬＳＩをテストする毎に５回テストパターンを入れ替えるか、又は、被検査ＬＳＩの１ロットに対して同じテストパターンでテストを行うという工程を５回繰り返すか、のいずれかを選択しなければならない。よって、ロジックＬＳＩのテストは非常に煩雑となる。
【００１３】
また、ロジックＬＳＩのテストパターンメモリの容量を増加させるという方法が考えられる。しかしながら、この方法はロジックＬＳＩテスタの制御回路などを変更する必要があるため、採用は困難である。
【００１４】
さらに、従来のロジックＬＳＩテスタを使用せずに、新規にロジックＬＳＩテスタを導入するという方法もある。しかしながら、この方法は、初期投資として莫大な費用が発生するとともに、従来のロジックＬＳＩテスタは活用できないという問題がある。
【００１５】
そこで、本発明は上記の問題を解決するために成したものであり、その目的は、大規模な回路構成の被検査ＬＳＩを、従来のロジックＬＳＩテスタを活用して、低コストで検査することが可能なＬＳＩスキャンテスト装置、ＬＳＩスキャンテストシステム、ＬＳＩスキャンテスト方法、及びＬＳＩテストパターン作成方法を提供することにある。
【００１６】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１７】
（１）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、自動テストパターン生成手段により生成されたテストパターンを用いてロジックＬＳＩテスタとともにテストするためのＬＳＩスキャンテスト装置であって、
前記自動テストパターン生成手段がテストパターンを生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割したテストパターンのうち、前記第１テストパターンを記憶した記憶手段と、
前記スキャンイン信号を出力するスキャンイン信号出力手段と、
前記スキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号を前記ロジックＬＳＩテスタに出力する期待値比較手段と、を備え、
上記各手段は、前記ロジックＬＳＩテスタから出力された制御信号に同期して動作することを特徴とする。
【００１８】
この構成において、ＬＳＩスキャンテスト装置は、ロジックＬＳＩテスタとともにフルスキャン設計のＬＳＩをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックＬＳＩテスタに出力する。したがって、従来のロジックＬＳＩテスタに加えてＬＳＩスキャン装置を使用することで、従来よりも大規模な回路構成のＬＳＩをテストすることが可能となる。また、ロジックＬＳＩテスタが持つチャンネル数よりも多い端子数を持つＬＳＩをテストすることが可能となる。
【００１９】
（２）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩスキャンテストシステムであって、
テストパターンを自動生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して出力する自動テストパターン生成手段と、
請求項１に記載のＬＳＩスキャンテスト装置と、
前記第２テストパターンを記憶したテスタ記憶手段と、前記入力テスト信号を出力するテスト信号出力手段と、前記出力テスト信号と当該出力テスト信号の期待値とを比較した比較結果と、前記ＬＳＩスキャンテスト装置から出力された判定信号と、に基づいて前記ＬＳＩの良否判定を行う良否判定手段と、を備えたロジックＬＳＩテスタと、
で構成されたことを特徴とする。
【００２０】
この構成において、ＬＳＩスキャンテストシステムでは、フルスキャン設計のＬＳＩをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第１テストパターンと第２テストパターンに分割し、（１）のＬＳＩスキャンテスト装置が、第１テストパターンに基づくスキャンイン信号を前記ＬＳＩに出力して、前記ＬＳＩから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックＬＳＩテスタに出力し、ロジックＬＳＩテスタが、第２テストパターンに基づく入力テスト信号を前記ＬＳＩに出力して、前記ＬＳＩから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記ＬＳＩの良否判定を行う。したがって、ロジックＬＳＩテスタがテスト対象のＬＳＩよりも回路規模が小さなＬＳＩにしか対応していない場合でも、ＬＳＩスキャンテスト装置とともにＬＳＩスキャンテストシステムを構成することで、従来のロジックＬＳＩテスタを用いて対応外の大規模な回路構成のＬＳＩをテストすることが可能となる。
【００２１】
（３）前記ロジックＬＳＩテスタのテスタ記憶手段は、前記第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を記憶したことを特徴とする。
【００２２】
この構成において、第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックＬＳＩテスタのテスタ記憶手段は記憶している。したがって、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【００２３】
（４）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、（２）のＬＳＩスキャンテストシステムでテストするＬＳＩスキャンテスト方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第１テストパターンを前記ＬＳＩスキャンテスト装置の記憶手段に記憶させ、前記第２テストパターンを前記ロジックＬＳＩテスタのテスタ記憶手段に記憶させ、
前記ロジックＬＳＩテスタから前記ＬＳＩスキャンテスト装置に制御信号を出力して、前記ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及び前記ロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩをテストすることを特徴とする。
【００２４】
この構成において、ＬＳＩのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割してロジックＬＳＩテスタ及びＬＳＩスキャンテスト装置に記憶させる。そして、ロジックＬＳＩテスタからＬＳＩスキャンテスト装置に制御信号を出力して、ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及びロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩに入力させてテストを行う。したがって、既存のロジックＬＳＩテスタを用いて、大規模な回路構成ＬＳＩを低コストでテストすることが可能となる。
【００２５】
（５）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩテストパターン作成方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換することを特徴とする。
【００２６】
この構成において、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割して、さらに、第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換する。したがって、自動生成されたスキャンテストパターンを大幅に削減することが可能となる。
【００２７】
【発明の実施の形態】
図１は、本発明の実施形態に係るＬＳＩスキャンテストシステムの概略構成を示したブロック図である。ＬＳＩスキャンテストシステム１は、ロジックＬＳＩテスタ２、及びＬＳＩスキャンテスト装置であるスキャンメモリボード３を備え、この構成により被測定ＬＳＩ５をテストする。また、ロジックＬＳＩテスタ２及びスキャンメモリボード３へは、メモリデータ書き込み装置４でテストパターンを書き込む。ロジックＬＳＩテスタ２は、テスタ記憶手段であるテストパターンメモリ２２、テスタ制御手段である制御回路２３、テスト信号出力手段である信号出力回路２４、及び良否判定手段である良否判定回路２５を備えている。スキャンメモリボード３は、記憶手段であるメモリ素子１０、制御手段である制御回路１１、スキャンイン信号出力手段である信号出力回路１２、及び期待値比較手段である期待値比較回路１３を備えている。
【００２８】
ロジックＬＳＩテスタ２は、被測定ＬＳＩ５をテストするための装置である。すなわち、テストパターンメモリ２２で、スキャンテスト用信号以外の信号情報として、ＬＳＩのテスト時に、被測定ＬＳＩ５の信号入力端子から入力させる入力テスト信号２０と、被測定ＬＳＩ５の信号出力端子から出力される出力テスト信号１９の期待値と、のテストパターンを記憶している。また、テストパターンメモリ２２の記憶内容に基づいて、信号出力回路２４から入力テスト信号２０を被測定ＬＳＩ５に出力する。さらに、良否判定回路２５で、被測定ＬＳＩ５から出力された出力テスト信号１９及びこの出力テスト信号１９の期待値を比較する。そして、この比較結果と、スキャンメモリボード３から出力された判定信号であるパス／フェイル信号１６と、に基づいて被検査ＬＳＩ５の良否判定を行う。加えて、ロジックＬＳＩテスタ２の各部は、制御回路２３によって制御される。
【００２９】
スキャンメモリボード３は、被測定ＬＳＩ５のスキャンテストを行うための装置である。すなわち、メモリ素子１０で、スキャンテスト用信号情報として、ＬＳＩのテスト時に、被測定ＬＳＩ５のスキャンイン端子から入力させるスキャンイン信号と、被測定ＬＳＩ５のスキャンアウト端子から出力されるスキャンアウト信号の期待値と、のテストパターンを記憶している。また、ロジックＬＳＩテスタ２から出力された制御信号である制御クロック信号１４及びリセット信号１５に応じて、被測定ＬＳＩ５に対して信号出力回路１２からスキャンイン信号１７を出力する。また、被測定ＬＳＩ５から出力されたスキャンアウト信号１８と、スキャンアウト信号１８の期待値と、を期待値比較回路１３で比較して、その比較結果であるパス／フェイル信号１６をロジックＬＳＩテスタ２に対して出力する。さらに、スキャンメモリボード３の各部は、制御回路１１によって制御される。
【００３０】
メモリデータ書き込み装置４は、被測定ＬＳＩ５のスキャンテストパターンを、ロジックＬＳＩテスタ２のテストパターンメモリ２２と、スキャンメモリボード３のメモリ素子１０と、に対して書き込むための装置である。
【００３１】
次に、本発明のＬＳＩスキャンテストシステムで使用するテストパターン及びテストデータの作成方法について説明する。図２は、ＬＳＩスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。本発明では、図１４に示したようなオリジナルのテストパターンを、スキャンチェーン用のパターンとスキャンチェーン用以外のパターンとに分離し、スキャンメモリボード３とロジックＬＳＩテスタ２とから被測定ＬＳＩ５に入力する。この処理は、メモリデータ書き込み装置４で行われる。
【００３２】
以下、詳細に説明する。図３は、スキャン以外のパターンを示した図である。図４は、スキャン信号のパターンを示した図である。図２に示したオリジナルスキャンパターンＤ１の内容は、図１４に示したスキャン情報とその他の情報とが一緒に登録されたものであり、通常ロジックＬＳＩテスタ２のみを使用して被測定ＬＳＩ５をテストするのに用いられる。また、このオリジナルスキャンパターンＤ１は、自動テストパターン生成手段であるＡＴＰＧにより自動生成されたテストパターンである。このオリジナルスキャンパターンＤ１に対して、処理Ｓ１，処理Ｓ２を行って、スキャンイン信号及びスキャンアウト信号の期待値である第１テストパターンと、スキャンイン以外の入力テスト信号及び出力テスト信号の期待値である第２テストパターンと、に分割する作業を行う。その結果、第２テストパターンであるスキャン以外のパターンＤ２の内容は図３に示したパターンとなる。また、第１テストパターンであるスキャン信号パターンＤ５は図４に示したパターンとなる。
【００３３】
この操作により、オリジナルスキャンパターンＤ１からスキャンイン信号・スキャンアウト信号の期待値が除かれたスキャンイン以外のパターンＤ２が作成され、本テストパターンは最終的にロジックＬＳＩテスタ２で使用されるものとなる。
【００３４】
次に、スキャン以外のパターンＤ２に対して処理Ｓ３，処理Ｓ４を行う。スキャン以外のパターンＤ２のシフト動作に注目すると、パターンの変化が全くないという特徴がある。そこで、処理Ｓ３では、ロジックＬＳＩテスタ２での繰り返し命令を圧縮する。図５は、スキャン以外のテストパターンを圧縮したパターンを示す図である。すなわち、図５に示したように、第２テストパターンであるスキャン以外のパターンＤ２を、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値のテストパターンと、のデータに変換する。これにより、同じテストパターンが連続する場合は、シフト動作時のテストパターンを１回分にすることができる。つまり、本処理により、テストパターンのサイズを小さくすることができ、ロジックＬＳＩテスタ２のテストパターンメモリ２２の使用量を大幅に削減することができるテストパターンが作成される。
【００３５】
その後、処理Ｓ４として、スキャンメモリボード３との同期をとって、スキャンイン信号及び入力テスト信号のタイミングを合わせるために、初期設定パターンと、スキャンメモリボード３に出力する制御クロック信号１４及びリセット信号１５と、スキャンメモリボード３が出力するパス／フェイル信号１６をロジックＬＳＩテスタ２側で判定するための期待値と、を追加したテストパターンの生成を行う。
【００３６】
図６は、ロジックＬＳＩテスタで使用するテストパターンを示した図である。図６に示した制御信号を追加したパターンと、図１４に示したオリジナルスキャンパターンと、の使用テスタチャンネル数を比較すると、図６に示した制御信号などを追加したパターンでは、テスタチャンネルＣＨ２２〜２４が増加しており、テスタチャンネルＣＨ４〜１１が減少している。つまり、トータルの使用テスタチャンネル数は、５チャンネル減少している。このように、スキャンメモリボード３を使用することで、ロジックＬＳＩテスタ２のみを使用した場合よりも使用チャンネル数を減少させることができるので、ロジックＬＳＩテスタ２が備えるテスト端子数よりも端子数の多い被測定ＬＳＩを検査することが可能となる。また、一般的にスキャン信号数は、本発明の実施形態で示した８本より多い場合がほとんどであるため、さらにテスタチャンネル数を減少することができ、より多くの端子を備えた被測定ＬＳＩのテストが可能となる。
【００３７】
図７は、スキャンイン信号のデータ変換テーブルである。図８は、スキャンアウト信号のデータ変換テーブルである。図９は、信号テーブル変換後のデータを表した図である。一方、スキャンテストパターンＤ５に対しては、処理Ｓ５を行う。すなわち、図４に示したスキャン信号パターンに対して、スキャンイン側のデータ“０”と“１”は図７に示したように、そのまま“０”と“１”として図９に示したＤ０＃０〜Ｄ０＃３の部分に置き換える。また、スキャンアウト側のデータ“Ｌ”、“Ｈ”、“Ｘ”の３種類の信号は、図８に示した変化テーブルに従って、論理値“０”と“１”のにビットに書き換える処理を行う。そして、図９に示したＤ１＃０〜Ｄ１＃３及びＤ２＃０〜Ｄ２＃３の部分に置く。以上の処理により、スキャンメモリボード３に使用するデータファイルが作成される。なお、図９に示した処理は、ロジックＬＳＩテスタのみで検査を行っていた従来の方式でも同等の処理を実施している。
【００３８】
以上の手順により作成されたスキャンメモリボードとスキャン用テストパターンとのテストデータを使用して本発明のＬＳＩスキャンテストシステムで被測定ＬＳＩ５をテストする手順について、図１０に示したフローチャートに従って説明する。図１０は、ＬＳＩスキャンテストシステムで被測定ＬＳＩをテストする手順を説明するためのフローチャートである。
【００３９】
まず、スキャンメモリボード３のメモリ素子１０に信号テーブル変換後のパターンＤ６を記憶させる（Ｓ１１）。次に、ロジックＬＳＩテスタ２のテストパターンメモリ２２に制御信号を追加したパターンＤ４をロードする（Ｓ１２）。この処理は、ロジックＬＳＩテスタ２が通常備えている機能によって行う。この作業により、被測定ＬＳＩ５のテスト準備が完了する。
【００４０】
続いて、被測定ＬＳＩ５に対してソケットやプローブ（針）でＬＳＩスキャンテストシステム１に接続させ（Ｓ１３）、テストパターンを信号として被測定ＬＳＩ５に与える（Ｓ１４）。本テストパターンを実行する際には、スキャンメモリボード３はロジックＬＳＩテスタ２によって制御される。よって、被測定ＬＳＩ５には、スキャンイン信号１７と、スキャンイン以外のテスト信号である入力テスト信号２０と、の同期がとられて供給される。そして、被測定ＬＳＩ５からはスキャンメモリボード３に対してスキャンアウト信号１８が出力される。また、スキャンメモリボード３では期待値比較回路１３で、期待値とスキャンアウト信号１８との比較が行われ、その結果がパス／フェイル信号１６としてロジックＬＳＩテスタ２に出力される。さらに、被測定ＬＳＩ５からは、スキャンアウト以外の信号である出力テスト信号１９が出力される。この信号はロジックＬＳＩテスタ２に入力され、良否判定回路２５において期待値とこの信号とが比較される。また、良否判定回路２５では、この比較結果と、スキャンメモリボード３から出力されたパス／フェイル信号１６と、に基づいて被測定ＬＳＩ５の良否判定が行われる（Ｓ１４）。
【００４１】
良否判定が完了すると、次に良否判定する被測定ＬＳＩがあるか否かを判定する（Ｓ１５）。この時、被測定ＬＳＩが別のものに交換され、次の被測定ＬＳＩがある場合はＳ１３のステップを実行する。一方、次の被測定ＬＳＩがない場合は処理を終了する。
【００４２】
次に、スキャンメモリボード３の具体的な構成、及び被測定用ＬＳＩ５をテストする際のスキャンメモリボード３の詳細な動作について説明する。まず、スキャンメモリボード３の具体的な構成について説明する。図１１は、スキャンメモリボードの具体的な構成図である。スキャンメモリボード３の制御回路１１は、バイナリカウンタ２６、マスクレジスタ２７、及びＳ−ＯＵＴレジスタ２８によって構成される。また、信号出力回路１２は、Ｓ−ＩＮレジスタ１２ａによって構成される。さらに、期待値比較回路１３は、結果比較回路１３ａによって構成される。
【００４３】
制御クロック信号１４は、メモリ素子１０、Ｓ−ＩＮレジスタ１２ａ、バイナリカウンタ２６、マスクレジスタ２７、及びＳ−ＯＵＴレジスタ２８に供給される。また、リセット信号１５は、スキャンメモリボード３の各部に供給され、スキャンメモリボード３の回路全体を初期化する。バイナリカウンタ２６からは、メモリ素子１０のアドレスが送信される。メモリ素子１０からは、Ｓ−ＩＮレジスタ１２ａに対してＤａｔａ０、Ｓ−ＯＵＴレジスタ２８に対してＤａｔａ１、マスクレジスタ２７に対してＤａｔａ２が出力される。そして、被測定ＬＳＩ５に対してＳ−ＩＮレジスタ１２ａからスキャンイン信号１７を出力する。また、被測定ＬＳＩ５から出力されたスキャンアウト信号１８の期待値は、Ｓ−ＯＵＴレジスタ２８に入力される。
【００４４】
結果比較回路１３ａは、被測定ＬＳＩ５から出力されたスキャンアウト信号１８と、スキャンアウト信号１８の期待値であるＳ−ＯＵＴレジスタ２８の出力値と、を比較する。そして、一致／不一致の結果であるパス／フェイル信号１６を出力する。この時、マスクレジスタ２７においてマスクフラグが立っている場合は、両者の一致／不一致に関わらず、一致したものとして結果を出力する。スキャンメモリボード３の回路では、複数本をスキャンアウト信号とＳ−ＯＵＴレジスタ２８の信号と、マスクレジスタ２７とを備えており、結果比較回路１３ａではそれぞれについて一致／不一致を求める。そして、すべての結果が一致していた場合に限りパス信号１６を出力する。一方、１つでも不一致の場合は、結果比較回路１３ａはフェイル信号１６を出力する。
【００４５】
次に、被測定用ＬＳＩ５をテストする際のスキャンメモリボード３の詳細な動作について説明する。図１２は、スキャンメモリボード３における各部の入出力信号のタイミングチャートである。図１２に示したタイミングチャートの第１サイクルでは、リセット信号１５がロジックＬＳＩテスタ２からスキャンメモリボード３に入力される。このリセット信号１５により、スキャンメモリボード３のＳ−ＩＮレジスタ１２ａ、Ｓ−ＯＵＴレジスタ２８、マスクレジスタ２７及びバイナリカウンタ２６の値が初期化される。
【００４６】
第２サイクルでは、ロジックＬＳＩテスタ２が出力する制御クロック信号１４に同期して、メモリ素子１０のアドレス０のデータを読み出す処理が行われる。
【００４７】
第３サイクルでは、Ｓ−ＩＮレジスタ１２ａ、Ｓ−ＯＵＴレジスタ２８、マスクレジスタ２７にメモリ素子１０から読み出された値がセットされる。Ｓ−ＩＮレジスタ１２ａにセットされた値は、スキャンメモリボード３から出力され、被測定ＬＳＩ５にスキャンイン信号１７として入力される。このサイクルにおいて、被測定ＬＳＩ５が動作し、スキャンアウト信号１８を出力する。スキャンメモリボード３は、スキャンアウト信号１８を受信すると、Ｓ−ＯＵＴレジスタ２８とマスクレジスタ２７との出力値を使用して、結果比較回路１３ａが期待値照合を行い、パス／フェイル信号１６を出力する。そして、パス／フェイル信号１６が入力されたロジックＬＳＩテスタ２の良否判定回路２５では、テスタストローブのタイミングで被測定ＬＳＩ５が良品か不良品かを判定する。
【００４８】
第４サイクルでは、第３サイクルと同様に、新しいメモリ素子のデータが各レジスタにセットされ、被測定ＬＳＩの動作と結果判定とが行われる。
【００４９】
このような動作を被測定ＬＳＩが必要とするサイクル数分を繰り返し行い、毎サイクル実施されるパス／フェイル信号１６の出力を判定して、すべての信号がパスとなった場合にのみ被測定ＬＳＩは、良品として処理される。また、フェイル信号が一度でもあった場合は、被測定ＬＳＩ５は不良品として処理される。
【００５０】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００５１】
（１）ＬＳＩスキャンテスト装置は、ロジックＬＳＩテスタとともにフルスキャン設計のＬＳＩをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックＬＳＩテスタに出力する。よって、従来のロジックＬＳＩテスタに加えてＬＳＩスキャン装置を使用することで、従来よりも大規模な回路構成のＬＳＩをテストできる。また、ロジックＬＳＩテスタが持つチャンネル数よりも多い端子数を持つＬＳＩをテストできる。
【００５２】
（２）ＬＳＩスキャンテストシステムでは、フルスキャン設計のＬＳＩをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第１テストパターンと第２テストパターンに分割し、（１）のＬＳＩスキャンテスト装置が、第１テストパターンに基づくスキャンイン信号を前記ＬＳＩに出力して、前記ＬＳＩから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックＬＳＩテスタに出力し、ロジックＬＳＩテスタが、第２テストパターンに基づく入力テスト信号を前記ＬＳＩに出力して、前記ＬＳＩから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記ＬＳＩの良否判定を行う。そのため、ロジックＬＳＩテスタがテスト対象のＬＳＩよりも回路規模が小さなＬＳＩにしか対応していない場合でも、ＬＳＩスキャンテスト装置とともにＬＳＩスキャンテストシステムを構成することで、従来のロジックＬＳＩテスタを用いて対応外の大規模な回路構成のＬＳＩをテストできる。
【００５３】
（３）第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックＬＳＩテスタのテスタ記憶手段は記憶している。つまり、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【００５４】
（４）ＬＳＩのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割してロジックＬＳＩテスタ及びＬＳＩスキャンテスト装置に記憶させる。そして、ロジックＬＳＩテスタからＬＳＩスキャンテスト装置に制御信号を出力して、ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及びロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩに入力させてテストを行う。これにより、既存のロジックＬＳＩテスタを用いて、大規模な回路構成ＬＳＩを低コストでテストできる。
【００５５】
（５）自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割して、さらに、第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換するので、自動生成されたスキャンテストパターンを大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＬＳＩスキャンテストシステムの概略構成を示したブロック図である。
【図２】ＬＳＩスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。
【図３】スキャン以外のパターンを示した図である。
【図４】スキャン信号のパターンを示した図である。
【図５】スキャン以外のテストパターンを圧縮したパターンを示す図である。
【図６】ロジックＬＳＩテスタで使用するテストパターンを示した図である。
【図７】スキャンイン信号のデータ変換テーブルである。
【図８】スキャンアウト信号のデータ変換テーブルである。
【図９】信号テーブル変換後のデータを表した図である。
【図１０】ＬＳＩスキャンテストシステムで被測定ＬＳＩをテストする手順を説明するためのフローチャートである。
【図１１】スキャンメモリボードの具体的な構成図である。
【図１２】スキャンメモリボードにおける各部の入出力信号のタイミングチャートである。
【図１３】フルスキャン設計を採用したロジックＬＳＩの概略構成図である。
【図１４】自動生成されたテストパターンの一例である。
【符号の説明】
１−ＬＳＩスキャンテストシステム
２−ロジックＬＳＩテスタ
３−スキャンメモリボード
４−メモリデータ書き込み装置
５−被測定ＬＳＩ
１７−スキャンイン信号
１８−スキャンアウト信号
１９−出力テスト信号
２０−入力テスト信号
【発明の属する技術分野】
本発明は、フルスキャン設計されたＬＳＩに対してスキャンテストなどを行うためのＬＳＩスキャンテスト装置、ＬＳＩスキャンテストシステム、ＬＳＩスキャンテスト方法、及びＬＳＩテストパターン作成方法に関する。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化の進行に伴い、ロジックＬＳＩは回路が大規模化しており、例えば、２００万〜３００万ゲートにも及ぶロジックＬＳＩが設計されるようになっている。このようなロジックＬＳＩを出荷時にテストしようとすると、テストパターンの量やテスト時間が膨大となるため、テストコストが増大する。そこで、ロジックＬＳＩのテストコストを縮小するために、テスト容易化設計が一般的に採用されている。
【０００３】
テスト容易化設計の手法として代表的なものに、フルスキャン設計がある。フルスキャン設計では、回路内部のフリップフロップをスキャン機能付きのスキャンフリップフロップに置き換えて、外部ピンから内部のフリップフロップを直接制御・観測できる経路であるスキャンチェーンを、各スキャン機能付きフリップフロップをシリアルに接続したシフトレジスタで構成する。また、テスト時に、順序回路をすべて組み合わせ回路として取り扱えるように構成する。このように構成することで、ロジックＬＳＩのテストが非常に容易となる。
【０００４】
図１３は、フルスキャン設計を採用したロジックＬＳＩの概略構成図である。図１３に示したように、ロジックＬＳＩ５は内部に、組み合わせ回路５１〜５５と、スキャンフリップフロップ６１〜６７，スキャンフリップフロップ７１〜７７，スキャンフリップフロップ８１〜８７，スキャンフリップフロップ９１〜９７と、を備えた構成である。また、スキャンイン端子３１〜３４、スキャンアウト端子３５〜３８、信号入力端子４１〜４３、及び信号出力端子４４〜４６を備えている。さらに、各スキャンフリップフロップは、７段のシフトレジスタ構成のスキャンチェーンを構成している。すなわち、スキャンイン端子３１には、スキャンフリップフロップ６１の入力端子が接続され、スキャンチェーン５６を構成するスキャンフリップフロップ６１〜６７は、それぞれ入力端子と出力端子とがシリアル接続されて、フリップフロップ６７の出力端子がスキャンアウト端子３５に接続されている。同様に、スキャンチェーン５７を構成するスキャンフリップフロップ７１〜７７は、スキャンイン端子３２及びスキャンアウト端子３６に接続されている。また、スキャンチェーン５８を構成するスキャンフリップフロップ８１〜８７は、スキャンイン端子３３及びスキャンアウト端子３７に接続されている。さらに、スキャンチェーン５９を構成するスキャンフリップフロップ９１〜９７は、スキャンイン端子３４及びスキャンアウト端子３８に接続されている。このように、ロジックＬＳＩ５では、７段のシフトレジスタ構成である４組のスキャンチェーン５６〜５９を備えている。なお、スキャンフリップフロップの段数やチェーンの本数は、ロジックＬＳＩの回路構成や回路規模に応じて当然変化する。
【０００５】
組み合わせ回路５１は、入力端子４１〜４３、及びスキャンフリップフロップ６１〜６７に接続されている。また、組み合わせ回路５２は、スキャンフリップフロップ６１〜６７，スキャンフリップフロップ７１〜７７に接続されている。さらに、組み合わせ回路５３は、スキャンフリップフロップ７１〜７７，スキャンフリップフロップ８１〜８７に接続されている。加えて、組み合わせ回路５４は、スキャンフリップフロップ８１〜８７，スキャンフリップフロップ９１〜９７に接続されている。また、組み合わせ回路５５は、スキャンフリップフロップ９１〜９７、及び出力端子４４〜４６に接続されている。
【０００６】
以上の構成により、各スキャンチェーンのシフト動作を利用して任意の値を設定・読み出して、各スキャンフリップフロップのテストを行う。また、組み合わせ回路５１〜５５のテストもスキャンチェーンを利用して行う。これは、入力端子からのみデータを入力してテストを行う方法では、膨大なテストパターンデータを入力したとしても、組み合わせ回路を完全にテストすることができないためである。つまり、上記のようにスキャンチェーンを利用して組み合わせ回路をテストする場合は、組み合わせ回路を構成するロジック回路の途中からデータを入力することが可能なため、組み合わせ回路を完全にテストすることができるからである。
【０００７】
フルスキャン設計されたロジックＬＳＩのテストパターンは、自動テストパターン生成手段であるＡＴＰＧ（Automatic Test Pattern Generator）により、自動生成されるのが一般的である。図１４は、自動生成されたテストパターンの一例である。本テストパターンは、ロジックＬＳＩテスタで実行されるものであり、横方向はテスタのチャンネル番号であり、縦方向はテストステップを表している。また、ロジックＬＳＩテスタのチャンネルは、ＬＳＩ用のテストソケットなどを通じて被測定ＬＳＩの端子に接続される。
【０００８】
図１３に示したロジックＬＳＩ５をロジックＬＳＩテスタでテストする場合は、以下のように接続する。すなわち、ロジックＬＳＩテスタのＣＨ４をスキャンイン端子３１に、ＣＨ５をスキャンイン端子３２に、ＣＨ６をスキャンイン端子３３に、ＣＨ７をスキャンイン端子３４に、それぞれ接続する。また、ロジックＬＳＩテスタのＣＨ８をスキャンアウト端子３５に、ＣＨ９をスキャンアウト端子３６に、ＣＨ１０をスキャンアウト端子３７に、ＣＨ１１をスキャンアウト端子３８に、それぞれ接続する。さらに、ロジックＬＳＩテスタのＣＨ１〜ＣＨ３，ＣＨ１２〜ＣＨ２１は、入力端子４１〜４３、出力端子４４〜４６、及び図外の入出力端子に接続する。
【０００９】
ロジックＬＳＩテスタでは、各テストステップを規定時間毎に順次進めていき、各テスタチャンネルから信号値“０”，“１”を出力する。また、テスタチャンネルを介して被測定ＬＳＩが出力した値を読み取り、期待値の“Ｈ”又は“Ｌ”と比較して、良品判定を行う。なお、期待値が“Ｘ”となっている場合は、期待値と比較しないことを意味する。また、スキャンテストパターンの特徴としてテストステップは、シフト動作及びキャプチャ動作からなる。シフト動作はＮ回であり、スキャンテストパターンでのＮの値は固定値である。図１４の例では、Ｎの値は７回である。一般的には、Ｎの値は数百〜数千となる。また、キャプチャ動作は図１４の例では１回であるが、一般的には１〜３の値となる。スキャンテストパターンは、シフト動作とキャプチャ動作とを交互に繰り返すものとなる。図１４の例では、繰り返し回数を２回のみ示しているが、実際の繰り返し回数は数千回である。
【００１０】
図１４に示したテストパターンを用いてロジックＬＳＩ５をテストする手順は、以下のようになる。まず、テストステップの最初から７ステップまでで各スキャンチェーン５６〜５９においてシフト動作を実施し、各スキャンフリップフロップに所定の値をセットする。次に、組み合わせ回路５１〜５５を１回動作させるキャプチャ動作を１ステップ行う。続いて、次の７ステップで、スキャンフリップフロップにセットした値を取り出し、期待値と比較判定するとともに、各スキャンフリップフロップに所定の値をセットする。そして、同様に組み合わせ回路５１〜５５を１回動作させるキャプチャ動作を１ステップ行う。これ以降のテストパターンは、上記の動作と同様に７ステップのシフト動作と、１ステップのキャプチャ動作と、を交互に繰り返す。以上の動作により、ロジックＬＳＩに対して故障検出効果の高いテストが実施できる。
【００１１】
【解決しようとする課題】
しかしながら、フルスキャンテストでは、シフト動作を行ってスキャンフリップフロップへの状態設定と設定値の読み出しとを行うため、テストパターンの種類が非常に多くなってしまうという問題がある。テストパターンの数量は、回路規模の増大に比例して増えていくため、ロジックＬＳＩの回路規模が大きいと、ロジックＬＳＩテスタのテストパターンメモリを大量に消費してしまう。また、場合によっては、テストパターンメモリに収納することが不可能なサイズとなってしまうこともある。例えば、テストパターンメモリの記憶容量が２５０ＣＨ×２メガステップまでに対応したものであるとする。そして、大規模な回路構成のロジックＬＳＩをテストするために必要なテストパターンの容量が２５０ＣＨ×１０メガステップであると、このテストパターンメモリでは、すべてのテストパターンを記憶することができない。
【００１２】
このような場合、テストパターンメモリの容量が不足するため、テストパターンを分割して複数回テストすることで、テストパターンメモリの記憶容量を増加させることなく、従来のロジックＬＳＩテスタでロジックＬＳＩのテストを行うことができる。しかし、この場合テストパターンの入れ替え作業や被測定ＬＳＩの入れ替え作業が発生するため、テストコストが増大する。例えば、上記のようにテストパターンが２５０ＣＨ×２メガステップから２５０ＣＨ×１０メガステップへ増加した場合、テストパターンを５つに分割することで、すべてのテストパターンを実施することができる。しかし、この場合、１つの被検査ＬＳＩをテストする毎に５回テストパターンを入れ替えるか、又は、被検査ＬＳＩの１ロットに対して同じテストパターンでテストを行うという工程を５回繰り返すか、のいずれかを選択しなければならない。よって、ロジックＬＳＩのテストは非常に煩雑となる。
【００１３】
また、ロジックＬＳＩのテストパターンメモリの容量を増加させるという方法が考えられる。しかしながら、この方法はロジックＬＳＩテスタの制御回路などを変更する必要があるため、採用は困難である。
【００１４】
さらに、従来のロジックＬＳＩテスタを使用せずに、新規にロジックＬＳＩテスタを導入するという方法もある。しかしながら、この方法は、初期投資として莫大な費用が発生するとともに、従来のロジックＬＳＩテスタは活用できないという問題がある。
【００１５】
そこで、本発明は上記の問題を解決するために成したものであり、その目的は、大規模な回路構成の被検査ＬＳＩを、従来のロジックＬＳＩテスタを活用して、低コストで検査することが可能なＬＳＩスキャンテスト装置、ＬＳＩスキャンテストシステム、ＬＳＩスキャンテスト方法、及びＬＳＩテストパターン作成方法を提供することにある。
【００１６】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１７】
（１）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、自動テストパターン生成手段により生成されたテストパターンを用いてロジックＬＳＩテスタとともにテストするためのＬＳＩスキャンテスト装置であって、
前記自動テストパターン生成手段がテストパターンを生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割したテストパターンのうち、前記第１テストパターンを記憶した記憶手段と、
前記スキャンイン信号を出力するスキャンイン信号出力手段と、
前記スキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号を前記ロジックＬＳＩテスタに出力する期待値比較手段と、を備え、
上記各手段は、前記ロジックＬＳＩテスタから出力された制御信号に同期して動作することを特徴とする。
【００１８】
この構成において、ＬＳＩスキャンテスト装置は、ロジックＬＳＩテスタとともにフルスキャン設計のＬＳＩをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックＬＳＩテスタに出力する。したがって、従来のロジックＬＳＩテスタに加えてＬＳＩスキャン装置を使用することで、従来よりも大規模な回路構成のＬＳＩをテストすることが可能となる。また、ロジックＬＳＩテスタが持つチャンネル数よりも多い端子数を持つＬＳＩをテストすることが可能となる。
【００１９】
（２）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩスキャンテストシステムであって、
テストパターンを自動生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して出力する自動テストパターン生成手段と、
請求項１に記載のＬＳＩスキャンテスト装置と、
前記第２テストパターンを記憶したテスタ記憶手段と、前記入力テスト信号を出力するテスト信号出力手段と、前記出力テスト信号と当該出力テスト信号の期待値とを比較した比較結果と、前記ＬＳＩスキャンテスト装置から出力された判定信号と、に基づいて前記ＬＳＩの良否判定を行う良否判定手段と、を備えたロジックＬＳＩテスタと、
で構成されたことを特徴とする。
【００２０】
この構成において、ＬＳＩスキャンテストシステムでは、フルスキャン設計のＬＳＩをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第１テストパターンと第２テストパターンに分割し、（１）のＬＳＩスキャンテスト装置が、第１テストパターンに基づくスキャンイン信号を前記ＬＳＩに出力して、前記ＬＳＩから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックＬＳＩテスタに出力し、ロジックＬＳＩテスタが、第２テストパターンに基づく入力テスト信号を前記ＬＳＩに出力して、前記ＬＳＩから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記ＬＳＩの良否判定を行う。したがって、ロジックＬＳＩテスタがテスト対象のＬＳＩよりも回路規模が小さなＬＳＩにしか対応していない場合でも、ＬＳＩスキャンテスト装置とともにＬＳＩスキャンテストシステムを構成することで、従来のロジックＬＳＩテスタを用いて対応外の大規模な回路構成のＬＳＩをテストすることが可能となる。
【００２１】
（３）前記ロジックＬＳＩテスタのテスタ記憶手段は、前記第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を記憶したことを特徴とする。
【００２２】
この構成において、第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックＬＳＩテスタのテスタ記憶手段は記憶している。したがって、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【００２３】
（４）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、（２）のＬＳＩスキャンテストシステムでテストするＬＳＩスキャンテスト方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第１テストパターンを前記ＬＳＩスキャンテスト装置の記憶手段に記憶させ、前記第２テストパターンを前記ロジックＬＳＩテスタのテスタ記憶手段に記憶させ、
前記ロジックＬＳＩテスタから前記ＬＳＩスキャンテスト装置に制御信号を出力して、前記ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及び前記ロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩをテストすることを特徴とする。
【００２４】
この構成において、ＬＳＩのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割してロジックＬＳＩテスタ及びＬＳＩスキャンテスト装置に記憶させる。そして、ロジックＬＳＩテスタからＬＳＩスキャンテスト装置に制御信号を出力して、ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及びロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩに入力させてテストを行う。したがって、既存のロジックＬＳＩテスタを用いて、大規模な回路構成ＬＳＩを低コストでテストすることが可能となる。
【００２５】
（５）スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩテストパターン作成方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換することを特徴とする。
【００２６】
この構成において、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割して、さらに、第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換する。したがって、自動生成されたスキャンテストパターンを大幅に削減することが可能となる。
【００２７】
【発明の実施の形態】
図１は、本発明の実施形態に係るＬＳＩスキャンテストシステムの概略構成を示したブロック図である。ＬＳＩスキャンテストシステム１は、ロジックＬＳＩテスタ２、及びＬＳＩスキャンテスト装置であるスキャンメモリボード３を備え、この構成により被測定ＬＳＩ５をテストする。また、ロジックＬＳＩテスタ２及びスキャンメモリボード３へは、メモリデータ書き込み装置４でテストパターンを書き込む。ロジックＬＳＩテスタ２は、テスタ記憶手段であるテストパターンメモリ２２、テスタ制御手段である制御回路２３、テスト信号出力手段である信号出力回路２４、及び良否判定手段である良否判定回路２５を備えている。スキャンメモリボード３は、記憶手段であるメモリ素子１０、制御手段である制御回路１１、スキャンイン信号出力手段である信号出力回路１２、及び期待値比較手段である期待値比較回路１３を備えている。
【００２８】
ロジックＬＳＩテスタ２は、被測定ＬＳＩ５をテストするための装置である。すなわち、テストパターンメモリ２２で、スキャンテスト用信号以外の信号情報として、ＬＳＩのテスト時に、被測定ＬＳＩ５の信号入力端子から入力させる入力テスト信号２０と、被測定ＬＳＩ５の信号出力端子から出力される出力テスト信号１９の期待値と、のテストパターンを記憶している。また、テストパターンメモリ２２の記憶内容に基づいて、信号出力回路２４から入力テスト信号２０を被測定ＬＳＩ５に出力する。さらに、良否判定回路２５で、被測定ＬＳＩ５から出力された出力テスト信号１９及びこの出力テスト信号１９の期待値を比較する。そして、この比較結果と、スキャンメモリボード３から出力された判定信号であるパス／フェイル信号１６と、に基づいて被検査ＬＳＩ５の良否判定を行う。加えて、ロジックＬＳＩテスタ２の各部は、制御回路２３によって制御される。
【００２９】
スキャンメモリボード３は、被測定ＬＳＩ５のスキャンテストを行うための装置である。すなわち、メモリ素子１０で、スキャンテスト用信号情報として、ＬＳＩのテスト時に、被測定ＬＳＩ５のスキャンイン端子から入力させるスキャンイン信号と、被測定ＬＳＩ５のスキャンアウト端子から出力されるスキャンアウト信号の期待値と、のテストパターンを記憶している。また、ロジックＬＳＩテスタ２から出力された制御信号である制御クロック信号１４及びリセット信号１５に応じて、被測定ＬＳＩ５に対して信号出力回路１２からスキャンイン信号１７を出力する。また、被測定ＬＳＩ５から出力されたスキャンアウト信号１８と、スキャンアウト信号１８の期待値と、を期待値比較回路１３で比較して、その比較結果であるパス／フェイル信号１６をロジックＬＳＩテスタ２に対して出力する。さらに、スキャンメモリボード３の各部は、制御回路１１によって制御される。
【００３０】
メモリデータ書き込み装置４は、被測定ＬＳＩ５のスキャンテストパターンを、ロジックＬＳＩテスタ２のテストパターンメモリ２２と、スキャンメモリボード３のメモリ素子１０と、に対して書き込むための装置である。
【００３１】
次に、本発明のＬＳＩスキャンテストシステムで使用するテストパターン及びテストデータの作成方法について説明する。図２は、ＬＳＩスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。本発明では、図１４に示したようなオリジナルのテストパターンを、スキャンチェーン用のパターンとスキャンチェーン用以外のパターンとに分離し、スキャンメモリボード３とロジックＬＳＩテスタ２とから被測定ＬＳＩ５に入力する。この処理は、メモリデータ書き込み装置４で行われる。
【００３２】
以下、詳細に説明する。図３は、スキャン以外のパターンを示した図である。図４は、スキャン信号のパターンを示した図である。図２に示したオリジナルスキャンパターンＤ１の内容は、図１４に示したスキャン情報とその他の情報とが一緒に登録されたものであり、通常ロジックＬＳＩテスタ２のみを使用して被測定ＬＳＩ５をテストするのに用いられる。また、このオリジナルスキャンパターンＤ１は、自動テストパターン生成手段であるＡＴＰＧにより自動生成されたテストパターンである。このオリジナルスキャンパターンＤ１に対して、処理Ｓ１，処理Ｓ２を行って、スキャンイン信号及びスキャンアウト信号の期待値である第１テストパターンと、スキャンイン以外の入力テスト信号及び出力テスト信号の期待値である第２テストパターンと、に分割する作業を行う。その結果、第２テストパターンであるスキャン以外のパターンＤ２の内容は図３に示したパターンとなる。また、第１テストパターンであるスキャン信号パターンＤ５は図４に示したパターンとなる。
【００３３】
この操作により、オリジナルスキャンパターンＤ１からスキャンイン信号・スキャンアウト信号の期待値が除かれたスキャンイン以外のパターンＤ２が作成され、本テストパターンは最終的にロジックＬＳＩテスタ２で使用されるものとなる。
【００３４】
次に、スキャン以外のパターンＤ２に対して処理Ｓ３，処理Ｓ４を行う。スキャン以外のパターンＤ２のシフト動作に注目すると、パターンの変化が全くないという特徴がある。そこで、処理Ｓ３では、ロジックＬＳＩテスタ２での繰り返し命令を圧縮する。図５は、スキャン以外のテストパターンを圧縮したパターンを示す図である。すなわち、図５に示したように、第２テストパターンであるスキャン以外のパターンＤ２を、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値のテストパターンと、のデータに変換する。これにより、同じテストパターンが連続する場合は、シフト動作時のテストパターンを１回分にすることができる。つまり、本処理により、テストパターンのサイズを小さくすることができ、ロジックＬＳＩテスタ２のテストパターンメモリ２２の使用量を大幅に削減することができるテストパターンが作成される。
【００３５】
その後、処理Ｓ４として、スキャンメモリボード３との同期をとって、スキャンイン信号及び入力テスト信号のタイミングを合わせるために、初期設定パターンと、スキャンメモリボード３に出力する制御クロック信号１４及びリセット信号１５と、スキャンメモリボード３が出力するパス／フェイル信号１６をロジックＬＳＩテスタ２側で判定するための期待値と、を追加したテストパターンの生成を行う。
【００３６】
図６は、ロジックＬＳＩテスタで使用するテストパターンを示した図である。図６に示した制御信号を追加したパターンと、図１４に示したオリジナルスキャンパターンと、の使用テスタチャンネル数を比較すると、図６に示した制御信号などを追加したパターンでは、テスタチャンネルＣＨ２２〜２４が増加しており、テスタチャンネルＣＨ４〜１１が減少している。つまり、トータルの使用テスタチャンネル数は、５チャンネル減少している。このように、スキャンメモリボード３を使用することで、ロジックＬＳＩテスタ２のみを使用した場合よりも使用チャンネル数を減少させることができるので、ロジックＬＳＩテスタ２が備えるテスト端子数よりも端子数の多い被測定ＬＳＩを検査することが可能となる。また、一般的にスキャン信号数は、本発明の実施形態で示した８本より多い場合がほとんどであるため、さらにテスタチャンネル数を減少することができ、より多くの端子を備えた被測定ＬＳＩのテストが可能となる。
【００３７】
図７は、スキャンイン信号のデータ変換テーブルである。図８は、スキャンアウト信号のデータ変換テーブルである。図９は、信号テーブル変換後のデータを表した図である。一方、スキャンテストパターンＤ５に対しては、処理Ｓ５を行う。すなわち、図４に示したスキャン信号パターンに対して、スキャンイン側のデータ“０”と“１”は図７に示したように、そのまま“０”と“１”として図９に示したＤ０＃０〜Ｄ０＃３の部分に置き換える。また、スキャンアウト側のデータ“Ｌ”、“Ｈ”、“Ｘ”の３種類の信号は、図８に示した変化テーブルに従って、論理値“０”と“１”のにビットに書き換える処理を行う。そして、図９に示したＤ１＃０〜Ｄ１＃３及びＤ２＃０〜Ｄ２＃３の部分に置く。以上の処理により、スキャンメモリボード３に使用するデータファイルが作成される。なお、図９に示した処理は、ロジックＬＳＩテスタのみで検査を行っていた従来の方式でも同等の処理を実施している。
【００３８】
以上の手順により作成されたスキャンメモリボードとスキャン用テストパターンとのテストデータを使用して本発明のＬＳＩスキャンテストシステムで被測定ＬＳＩ５をテストする手順について、図１０に示したフローチャートに従って説明する。図１０は、ＬＳＩスキャンテストシステムで被測定ＬＳＩをテストする手順を説明するためのフローチャートである。
【００３９】
まず、スキャンメモリボード３のメモリ素子１０に信号テーブル変換後のパターンＤ６を記憶させる（Ｓ１１）。次に、ロジックＬＳＩテスタ２のテストパターンメモリ２２に制御信号を追加したパターンＤ４をロードする（Ｓ１２）。この処理は、ロジックＬＳＩテスタ２が通常備えている機能によって行う。この作業により、被測定ＬＳＩ５のテスト準備が完了する。
【００４０】
続いて、被測定ＬＳＩ５に対してソケットやプローブ（針）でＬＳＩスキャンテストシステム１に接続させ（Ｓ１３）、テストパターンを信号として被測定ＬＳＩ５に与える（Ｓ１４）。本テストパターンを実行する際には、スキャンメモリボード３はロジックＬＳＩテスタ２によって制御される。よって、被測定ＬＳＩ５には、スキャンイン信号１７と、スキャンイン以外のテスト信号である入力テスト信号２０と、の同期がとられて供給される。そして、被測定ＬＳＩ５からはスキャンメモリボード３に対してスキャンアウト信号１８が出力される。また、スキャンメモリボード３では期待値比較回路１３で、期待値とスキャンアウト信号１８との比較が行われ、その結果がパス／フェイル信号１６としてロジックＬＳＩテスタ２に出力される。さらに、被測定ＬＳＩ５からは、スキャンアウト以外の信号である出力テスト信号１９が出力される。この信号はロジックＬＳＩテスタ２に入力され、良否判定回路２５において期待値とこの信号とが比較される。また、良否判定回路２５では、この比較結果と、スキャンメモリボード３から出力されたパス／フェイル信号１６と、に基づいて被測定ＬＳＩ５の良否判定が行われる（Ｓ１４）。
【００４１】
良否判定が完了すると、次に良否判定する被測定ＬＳＩがあるか否かを判定する（Ｓ１５）。この時、被測定ＬＳＩが別のものに交換され、次の被測定ＬＳＩがある場合はＳ１３のステップを実行する。一方、次の被測定ＬＳＩがない場合は処理を終了する。
【００４２】
次に、スキャンメモリボード３の具体的な構成、及び被測定用ＬＳＩ５をテストする際のスキャンメモリボード３の詳細な動作について説明する。まず、スキャンメモリボード３の具体的な構成について説明する。図１１は、スキャンメモリボードの具体的な構成図である。スキャンメモリボード３の制御回路１１は、バイナリカウンタ２６、マスクレジスタ２７、及びＳ−ＯＵＴレジスタ２８によって構成される。また、信号出力回路１２は、Ｓ−ＩＮレジスタ１２ａによって構成される。さらに、期待値比較回路１３は、結果比較回路１３ａによって構成される。
【００４３】
制御クロック信号１４は、メモリ素子１０、Ｓ−ＩＮレジスタ１２ａ、バイナリカウンタ２６、マスクレジスタ２７、及びＳ−ＯＵＴレジスタ２８に供給される。また、リセット信号１５は、スキャンメモリボード３の各部に供給され、スキャンメモリボード３の回路全体を初期化する。バイナリカウンタ２６からは、メモリ素子１０のアドレスが送信される。メモリ素子１０からは、Ｓ−ＩＮレジスタ１２ａに対してＤａｔａ０、Ｓ−ＯＵＴレジスタ２８に対してＤａｔａ１、マスクレジスタ２７に対してＤａｔａ２が出力される。そして、被測定ＬＳＩ５に対してＳ−ＩＮレジスタ１２ａからスキャンイン信号１７を出力する。また、被測定ＬＳＩ５から出力されたスキャンアウト信号１８の期待値は、Ｓ−ＯＵＴレジスタ２８に入力される。
【００４４】
結果比較回路１３ａは、被測定ＬＳＩ５から出力されたスキャンアウト信号１８と、スキャンアウト信号１８の期待値であるＳ−ＯＵＴレジスタ２８の出力値と、を比較する。そして、一致／不一致の結果であるパス／フェイル信号１６を出力する。この時、マスクレジスタ２７においてマスクフラグが立っている場合は、両者の一致／不一致に関わらず、一致したものとして結果を出力する。スキャンメモリボード３の回路では、複数本をスキャンアウト信号とＳ−ＯＵＴレジスタ２８の信号と、マスクレジスタ２７とを備えており、結果比較回路１３ａではそれぞれについて一致／不一致を求める。そして、すべての結果が一致していた場合に限りパス信号１６を出力する。一方、１つでも不一致の場合は、結果比較回路１３ａはフェイル信号１６を出力する。
【００４５】
次に、被測定用ＬＳＩ５をテストする際のスキャンメモリボード３の詳細な動作について説明する。図１２は、スキャンメモリボード３における各部の入出力信号のタイミングチャートである。図１２に示したタイミングチャートの第１サイクルでは、リセット信号１５がロジックＬＳＩテスタ２からスキャンメモリボード３に入力される。このリセット信号１５により、スキャンメモリボード３のＳ−ＩＮレジスタ１２ａ、Ｓ−ＯＵＴレジスタ２８、マスクレジスタ２７及びバイナリカウンタ２６の値が初期化される。
【００４６】
第２サイクルでは、ロジックＬＳＩテスタ２が出力する制御クロック信号１４に同期して、メモリ素子１０のアドレス０のデータを読み出す処理が行われる。
【００４７】
第３サイクルでは、Ｓ−ＩＮレジスタ１２ａ、Ｓ−ＯＵＴレジスタ２８、マスクレジスタ２７にメモリ素子１０から読み出された値がセットされる。Ｓ−ＩＮレジスタ１２ａにセットされた値は、スキャンメモリボード３から出力され、被測定ＬＳＩ５にスキャンイン信号１７として入力される。このサイクルにおいて、被測定ＬＳＩ５が動作し、スキャンアウト信号１８を出力する。スキャンメモリボード３は、スキャンアウト信号１８を受信すると、Ｓ−ＯＵＴレジスタ２８とマスクレジスタ２７との出力値を使用して、結果比較回路１３ａが期待値照合を行い、パス／フェイル信号１６を出力する。そして、パス／フェイル信号１６が入力されたロジックＬＳＩテスタ２の良否判定回路２５では、テスタストローブのタイミングで被測定ＬＳＩ５が良品か不良品かを判定する。
【００４８】
第４サイクルでは、第３サイクルと同様に、新しいメモリ素子のデータが各レジスタにセットされ、被測定ＬＳＩの動作と結果判定とが行われる。
【００４９】
このような動作を被測定ＬＳＩが必要とするサイクル数分を繰り返し行い、毎サイクル実施されるパス／フェイル信号１６の出力を判定して、すべての信号がパスとなった場合にのみ被測定ＬＳＩは、良品として処理される。また、フェイル信号が一度でもあった場合は、被測定ＬＳＩ５は不良品として処理される。
【００５０】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００５１】
（１）ＬＳＩスキャンテスト装置は、ロジックＬＳＩテスタとともにフルスキャン設計のＬＳＩをテストするために、信号出力手段からスキャンイン信号を出力して、期待値比較手段でスキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号をロジックＬＳＩテスタに出力する。よって、従来のロジックＬＳＩテスタに加えてＬＳＩスキャン装置を使用することで、従来よりも大規模な回路構成のＬＳＩをテストできる。また、ロジックＬＳＩテスタが持つチャンネル数よりも多い端子数を持つＬＳＩをテストできる。
【００５２】
（２）ＬＳＩスキャンテストシステムでは、フルスキャン設計のＬＳＩをテストするために、自動テストパターン生成手段が、テストパターンを自動生成して、第１テストパターンと第２テストパターンに分割し、（１）のＬＳＩスキャンテスト装置が、第１テストパターンに基づくスキャンイン信号を前記ＬＳＩに出力して、前記ＬＳＩから出力されたスキャンアウト信号とその期待値との比較結果に応じた判定信号をロジックＬＳＩテスタに出力し、ロジックＬＳＩテスタが、第２テストパターンに基づく入力テスト信号を前記ＬＳＩに出力して、前記ＬＳＩから出力された出力テスト信号とその期待値との比較結果と、前記判定信号と、に基づいて前記ＬＳＩの良否判定を行う。そのため、ロジックＬＳＩテスタがテスト対象のＬＳＩよりも回路規模が小さなＬＳＩにしか対応していない場合でも、ＬＳＩスキャンテスト装置とともにＬＳＩスキャンテストシステムを構成することで、従来のロジックＬＳＩテスタを用いて対応外の大規模な回路構成のＬＳＩをテストできる。
【００５３】
（３）第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を、ロジックＬＳＩテスタのテスタ記憶手段は記憶している。つまり、従来よりも少ない量のテストパターンを記憶すれば良いので、テスタ記憶手段のメモリ使用量を大幅に削減することが可能となる。
【００５４】
（４）ＬＳＩのスキャンテストを行うために、自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割してロジックＬＳＩテスタ及びＬＳＩスキャンテスト装置に記憶させる。そして、ロジックＬＳＩテスタからＬＳＩスキャンテスト装置に制御信号を出力して、ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及びロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩに入力させてテストを行う。これにより、既存のロジックＬＳＩテスタを用いて、大規模な回路構成ＬＳＩを低コストでテストできる。
【００５５】
（５）自動テストパターン生成手段により自動生成されたスキャンテストパターンを、第１テストパターン及び第２テストパターンに分割して、さらに、第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換するので、自動生成されたスキャンテストパターンを大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＬＳＩスキャンテストシステムの概略構成を示したブロック図である。
【図２】ＬＳＩスキャンテストシステムにおけるテストパターンの作成方法を示した流れ図である。
【図３】スキャン以外のパターンを示した図である。
【図４】スキャン信号のパターンを示した図である。
【図５】スキャン以外のテストパターンを圧縮したパターンを示す図である。
【図６】ロジックＬＳＩテスタで使用するテストパターンを示した図である。
【図７】スキャンイン信号のデータ変換テーブルである。
【図８】スキャンアウト信号のデータ変換テーブルである。
【図９】信号テーブル変換後のデータを表した図である。
【図１０】ＬＳＩスキャンテストシステムで被測定ＬＳＩをテストする手順を説明するためのフローチャートである。
【図１１】スキャンメモリボードの具体的な構成図である。
【図１２】スキャンメモリボードにおける各部の入出力信号のタイミングチャートである。
【図１３】フルスキャン設計を採用したロジックＬＳＩの概略構成図である。
【図１４】自動生成されたテストパターンの一例である。
【符号の説明】
１−ＬＳＩスキャンテストシステム
２−ロジックＬＳＩテスタ
３−スキャンメモリボード
４−メモリデータ書き込み装置
５−被測定ＬＳＩ
１７−スキャンイン信号
１８−スキャンアウト信号
１９−出力テスト信号
２０−入力テスト信号
Claims (5)
- スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、自動テストパターン生成手段により生成されたテストパターンを用いてロジックＬＳＩテスタとともにテストするためのＬＳＩスキャンテスト装置であって、
前記自動テストパターン生成手段がテストパターンを生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割したテストパターンのうち、前記第１テストパターンを記憶した記憶手段と、
前記スキャンイン信号を出力するスキャンイン信号出力手段と、
前記スキャンアウト信号と当該スキャンアウト信号の期待値とを比較して、比較結果に応じた判定信号を前記ロジックＬＳＩテスタに出力する期待値比較手段と、を備え、
前記スキャンイン信号出力手段は、前記ロジックＬＳＩテスタが、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力テスト信号を入力させる際に出力する制御信号に同期してスキャンイン信号を出力することを特徴とするＬＳＩスキャンテスト装置。 - スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩスキャンテストシステムであって、
テストパターンを自動生成して、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して出力する自動テストパターン生成手段と、
請求項１に記載のＬＳＩスキャンテスト装置と、
前記第２テストパターンを記憶したテスタ記憶手段と、前記入力テスト信号を出力するテスト信号出力手段と、前記出力テスト信号と当該出力テスト信号の期待値とを比較した比較結果と、前記ＬＳＩスキャンテスト装置から出力された判定信号と、に基づいて前記ＬＳＩの良否判定を行う良否判定手段と、を備えたロジックＬＳＩテスタと、
で構成されたことを特徴とするＬＳＩスキャンテストシステム。 - 前記ロジックＬＳＩテスタのテスタ記憶手段は、前記第２テストパターンとして、入力テスト信号、出力テスト信号、及び前記両テスト信号の出力回数を記憶したことを特徴とする請求項２に記載のＬＳＩスキャンテストシステム。
- スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩを、請求項２のＬＳＩスキャンテストシステムでテストするＬＳＩスキャンテスト方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第１テストパターンを前記ＬＳＩスキャンテスト装置の記憶手段に記憶させ、前記第２テストパターンを前記ロジックＬＳＩテスタのテスタ記憶手段に記憶させ、
前記ロジックＬＳＩテスタから前記ＬＳＩスキャンテスト装置に制御信号を出力して、前記ＬＳＩスキャンテスト装置から出力されるスキャンイン信号及び前記ロジックＬＳＩテスタから出力される入力テスト信号を同期させて、前記ＬＳＩをテストすることを特徴とするＬＳＩスキャンテスト方法。 - スキャンイン端子及びスキャンアウト端子、並びに信号入力端子及び信号出力端子を少なくとも備えたフルスキャン設計のＬＳＩをテストするためのＬＳＩテストパターン作成方法であって、
自動テストパターン生成手段により自動生成されたテストパターンを、前記ＬＳＩのテスト時に前記ＬＳＩのスキャンイン端子から入力させるスキャンイン信号及び前記ＬＳＩのスキャンアウト端子から出力されるスキャンアウト信号の期待値である第１テストパターンと、前記ＬＳＩのテスト時に前記ＬＳＩの信号入力端子から入力させる入力テスト信号及び前記ＬＳＩの信号出力端子から出力される出力テスト信号の期待値である第２テストパターンと、に分割して、
前記第２テストパターンを、同じテストパターンの連続回数と、前記入力テスト信号及び前記出力テスト信号の期待値であるテストパターンと、に変換することを特徴とするＬＳＩテストパターン作成方法。
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