JP2016180636A - 非同期リセット回路テスト装置、非同期リセット回路テスト方法、及び、プログラム - Google Patents

Abstract

【課題】 非同期リセット回路の故障検出を可能にする。
【解決手段】 本発明の非同期リセット回路テスト装置は、非同期リセット回路を構成する複数のフリップフロップをテスト用のフリップフロップに置換し直列に接続するスキャンパス回路を用いて、フリップフロップに入力値を設定し、フリップフロップに対して、非同期リセット信号の抑止を解除して、非同期リセット信号を入力した後に、フリップフロップから出力値を抜き出し期待値と照合する、非同期リセット回路の故障を検出するテストパターンを作成する、テストパターン作成手段を含む。
【選択図】 図１

Description

本発明は、非同期リセット回路テスト装置、非同期リセット回路テスト方法、及び、そのためのプログラムに関する。

ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に含まれる素子数の増大に対応して、ＬＳＩのテストを効率的に行う手法として、テスト容易化設計がある。

その代表的な手法であるスキャンパステストでは、ＬＳＩ中に含まれるフリップフロップの全部または一部をテスト用のフリップフロップの用途（スキャンフリップフロップ）に置き換え、これらを直列に接続してスキャンパスを形成する。

そして、各スキャンフリップフロップのクロックを外部より制御し、シフトレジスタとして動作させる。すなわち、スキャンパステストでは、一方の外部入力端子を介してテストデータを与え、他方の外部出力端子を介して各スキャンフリップフロップに記憶された値を順次、抜き出すことにより、例えば、各スキャンフリップフロップに接続された回路（組み合わせ回路）に問題がないか検出するテストを行う。

特許文献１は、スキャンパス回路、及び、スキャンパス回路を用いたテストに関する技術を開示している。

特許文献２は、集積回路の非同期リセット試験に関する技術を開示している。

特開２０００−１４８８１３号公報 特表２００４−５２９３１８号公報

上記特許文献のスキャンパス設計では、スキャンパスでの入力値の設定や、期待値と照合するための出力値を抜き出す際に、非同期リセット信号がＯＮになると、設定した入力値や出力値を壊してしまい、テストを実行できなくなる可能性がある。このため、非同期リセット回路は、設計制約として抑止し、スキャンテストではテスト対象外として故障検出できなかった。その結果、ＬＳＩテスト後の工程に不良ＬＳＩが流出することがあった。

また、非同期リセット回路の故障検出に、ファンクションテストを用いることも一つの手段ではある。しかし、ファンクションテストを用いる手段は、テストパターンの作成、検証工数の負担が大きいこと、ＬＳＩテスト時のクロックで動作させるための回路設計を行う必要があること、そして、回路の大規模化でテストパターン数が大きくなるとテスト時間が長くなること、等の弊害があった。

特許文献１は、スキャンパス回路において、テスト時に非同期リセット信号を常時ＯＦＦにするようにして、テストパターンを生成する。

特許文献２は、回路内にリセット値をロードするためのラッチを設ける必要があり、また、クロック信号とのタイミングを考慮して、非同期リセット信号をテスト中の回路に出力する必要があり、適用が限定される。

このため、本発明の目的は、上述した課題である、非同期リセット回路の故障検出を可能にすることにある。

本発明の非同期リセット回路テスト装置は、非同期リセット回路を構成する複数のフリップフロップをテスト用のフリップフロップに置換し直列に接続するスキャンパス回路を用いて、前記フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する、テストパターン作成手段を含む。

本発明の非同期リセット回路テスト方法は、フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する。

本発明のコンピュータプログラムは、フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する処理を、コンピュータに実行させる。

本発明によれば、非同期リセット回路の故障検出を可能にする。

図１は、非同期リセット回路テスト装置の構成の一例を示すブロック図である。 図２は、非同期リセット回路の構成の一例を示す図である。 図３は、パラメータの一例を示す図である。 図４は、非同期リセット回路テスト装置の動作を示すフローチャートである。 図５は、非同期リセット回路における設定値の変化の一例を示す図である。 図６は、第二の実施形態に係る、非同期リセット回路テスト装置の構成の一例を示すブロック図である。

＜第一の実施形態＞
本発明の第一の実施の形態について、図面を参照して詳細に説明する。

図１は、非同期リセット回路テスト装置１０の構成の一例を示すブロック図である。

非同期リセット回路テスト装置１０は、入力ファイル読込部１１、テストパターン作成部１２、及び、テストパターン出力部１３から構成される。

入力ファイル読込部１１は、テストパターン作成に必要なデータである、ネットリスト１、スキャンパス情報２、及び、パラメータ３をデータ入力用の入力端末等を介して読み込み、テストパターン作成部１２に出力する。

テストパターン作成部１２は、非同期リセット回路３０（図２）の故障を検出するテストパターンを作成する。テストパターン作成部１２は、非同期リセット回路を構成する複数のフリップフロップをテスト用のフリップフロップに置換し直列に接続するスキャンパス回路を用いて、非同期リセット回路のテストパターンを作成する。また、テストパターン作成部１２は、フリップフロップに入力値を設定し、フリップフロップに対して、非同期リセット信号の抑止を解除して、非同期リセット信号を入力した後に、フリップフロップから出力値を抜き出し期待値と照合する、非同期リセット回路の故障を検出するテストパターンを作成する。

テストパターン出力部１３は、ＬＳＩテスタに入力可能な状態でテストパターン２０を出力する。そして、テストパターン出力部１３は、テストパターン２０を実際のＬＳＩテストに適用することで、非同期リセット回路３０の故障を検出する。

なお、本実施形態は、テストパターン２０を作成し、出力するまでの動作（一般に、テストパターン自動生成とも呼ばれる）の説明を対象とし、その後のテストパターンを用いてのＬＳＩのテストについての説明は対象外とする。

ところで、ネットリスト１は、非同期リセット回路３０の論理接続情報であり、後述する図２に示す非同期リセット回路３０の構成要素を接続情報として記述したものに相当する。

また、スキャンパス情報２は、スキャンパス３５を構成するフリップフロップの名称と接続順序を記述した情報である。本実施形態では、フリップフロップＡ（３１）、フリップフロップＢ（３２）、フリップフロップＣ（３３）、及び、フリップフロップＤ（３４）の各名称、接続順序を設定した情報に相当する。

パラメータ３は、非同期リセット対象のフリップフロップの名称、非同期リセット信号を抑止する信号（ピン）の名称、非同期リセット信号をＯＮにする設定、及び、クロックの印加数の指定等を示したものである（詳細は、図３で後述する）。

ここで、入力ファイル読込部１１、テストパターン作成部１２部、及び、テストパターン出力部１３は、たとえば、論理回路等のハードウェア回路で構成される。

また、入力ファイル読込部１１、テストパターン作成部１２、及び、テストパターン出力部１３は、コンピュータ装置によって実現されてもよい。この場合、入力ファイル読込部１１、テストパターン作成部１２、及び、テストパターン出力部１３は、コンピュータである非同期リセット回路テスト装置１０のプロセッサが、図示されないメモリ上のプログラムを実行することで実現されてもよい。プログラムは、不揮発性メモリに格納されてもよい。

図２は、非同期リセット回路３０の構成の一例を示す図である。

非同期リセット回路３０は、フリップフロップＡ（３１）、フリップフロップＢ（３２）、フリップフロップＣ（３３）、及び、フリップフロップＤ（３４）を直列に接続したスキャンパス回路を構成するためのスキャンパス３５を含む。

ＳＩＮピン３６は、スキャンパス３５（図２の太線）にデータをスキャンインするためのピンであり、図２では、フリップフロップＡ（３１）に接続される。

ＳＯＵＴピン３７は、スキャンパス３５のデータをスキャンアウトするためのピンであり、図２では、フリップフロップＤ（３４）に接続される。

ＴＥＳＴピン３８は、非同期リセット信号のＯＮ／ＯＦＦを非同期リセット入力回路３９に入力する。

非同期リセット入力回路３９は、フリップフロップＤ（３４）のリセットピンに対して、リセット情報（非同期リセット信号）を入力する。非同期リセット入力回路３９は、図２に示すように、例えば、論理回路（ＡＮＤ回路等）を介して、ＴＥＳＴピン３８の出力と内部論理回路４０の出力とをフリップフロップＤ（３４）のリセットピンに入力する。

なお、非同期リセット回路３０は、図２示すように、通常のＬＳＩとしての動作時には、フリップフロップＡ（３１）及びフリップフロップＢ（３２）とフリップフロップＣ（３３）及びフリップフロップＤ（３４）との間に、内部論理回路４０が接続される構成である。内部論理回路４０は、スキャンパス内の各フリップフロップ間の通常のＬＳＩの動作の経路である組み合わせ回路等である。なお、内部論理回路４０は、本実施形態の非同期リセット回路３０の動作との関係が低いため、詳細な説明は省略する。

ここで、フリップフロップＡ（３１）、フリップフロップＢ（３２）、フリップフロップＣ（３３）、及び、フリップフロップＤ（３４）は、通常のフリップフロップ回路で構成される。また、フリップフロップＡ（３１）、フリップフロップＢ（３２）、フリップフロップＣ（３３）、及び、フリップフロップＤ（３４）には、クロック制御を行うためのクロックピン、及び、リセット制御を行うためのリセットピンが設けられているものとする。

図３は、パラメータ３の一例を示す図である。

「ＲＦＦ」は、非同期リセット対象のフリップフロップの指定で、例えば、フリップフロップＤ（３４）を示す「Ｄ」を指定する。

「ＧＰＩＮ」は、非同期リセット信号を抑止するピン名を指定するキーワードである。また、「ＴＥＳＴ」が、実際の回路のピン名（図２のＴＥＳＴピン３８）で、非同期リセットを抑止するピンとして、指定されている。その設定値は、例えば、抑止信号ＯＦＦを意味する「１」である。

「ＳＥＴ」は、非同期リセット信号がＯＮになるための設定で、例えば、内部論理回路４０の内部の図示しないフリップフロップにおける非同期リセット入力回路３９に対する設定値の一例を示す表記である、「ＡＡＡ：１」、「ＢＢＢ：０」等を用いて上記の設定を記述する。

「ＣＬＫＯＮ」は、クロック印加の指定で、例えば、クロックピンを１回ＯＮすることを示している。

図４は、非同期リセット回路テスト装置１０の動作を示すフローチャートである。

また、図５は、図４における各種の設定値の変化の一例を示す図である。なお、図５では、図４で用いた各動作の段階（ステップＳ４など）を併記している。

以下、図４及び図５を参照して、非同期リセット回路テスト装置１０の動作について詳細に説明する。

まず、入力ファイル読込部１１は、ネットリスト１、スキャンパス情報２、及び、パラメータ３を読込む（ステップＳ１、Ｓ２、Ｓ３）。

そして、入力ファイル読込部１１は、スキャンパス３５の位置（順番）、非同期リセット対象のフリップフロップの名称、非同期リセット信号を抑止している信号（ピン）の名称、及び、非同期リセット信号がＯＮになる設定等を記憶する。テストパターン作成部１１は、これらの入力ファイル読込部１１からの情報を基に、以下に示すシーケンスで、非同期リセット回路３０の故障を検出するテストパターンを生成する。

まず、テストパターン作成部１２は、図５に示すように、ＳＩＮピン３６からスキャンインを行い、非同期リセット対象のフリップフロップＤ（３４）に、スキャンパス３５を経由して入力値「１」を設定する。この場合、その他のフリップフロップＡ（３１）〜Ｃ（３３）には不定値を設定する（ステップＳ４）。なお、入力値「１」は、正常に非同期リセット信号を入力した後の値「０」の反転値である。

次に、テストパターン作成部１２は、非同期リセットを抑止している信号をＯＦＦに設定する（ステップＳ５）。ステップＳ５では、図５に示すように、テストパターン作成部１２は、ＴＥＳＴピン３８に対し、例えば、この設定に対応する「１」を設定する。

この後、テストパターン作成部１２は、非同期リセット信号がＯＮになる設定をする（ステップＳ６）。図５では、「ＡＡＡ：１」及び「ＢＢＢ：０」が、この設定に対応する。

そして、テストパターン作成部１２は、各フリップフロップにクロックを印加し、非同期リセット信号をＯＮにする（ステップＳ７）。ステップＳ７では、図５に示したように、テストパターン作成部１２は、ＣＬＫ（クロック信号）を「０」から「１」に印加する（その後、「０」に戻す）。また、テストパターン作成部１２は、非同期リセット信号を抑止している信号をＯＮ、つまりＴＥＳＴピン３８を「０」に設定する。

その後、テストパターン作成部１２は、ＳＯＵＴピン３７のリセット出力値を観測し、その出力値を抜き出し、期待値「０」と照合し問題ないことを確認する（ステップＳ８）。なお、図５のステップＳ８の表は、フリップチップＤ（３４）の出力値が「０」であることを示している。

以上のように、ステップＳ８で非同期リセット回路３０の動作が正しく機能することが確認できたことにより、テストパターン出力部１２は、テストパターンの生成が問題なく完了したと判断し、ＬＳＩテスタに入力可能なテストパターン２０を出力する（ステップＳ９）。

なお、ステップＳ８で問題が確認された場合、非同期リセット回路テスト装置１０は、観測結果から問題の発生箇所の特定などを実施するが、本実施形態では、詳細な説明は省略する。

以上により、非同期リセット回路テスト装置１０は、スキャンパス設計された回路を利用して、非同期リセット回路３０の故障検出を行うテストパターンを自動生成し、ＬＳＩテスト後の工程への非同期リセット回路３０の不良ＬＳＩの流出を抑止することができる。

また、非同期リセット回路テスト装置１０は、ファンクションテストパターンを作ることなく、非同期リセット回路の故障検出を行うテストパターンを自動生成するので、テストパターンの作成、検証の工数を削減することができる。

本実施形態に係る非同期リセット回路テスト装置１０は、以下に記載するような効果を奏する。

非同期リセット回路の故障検出を可能にする。

その理由は、以下に依る。すなわち、テストパターン作成部１２が、フリップフロップに入力値を設定し、フリップフロップに対して、非同期リセット信号の抑止を解除して、非同期リセット信号を入力した後に、フリップフロップから出力値を抜き出し期待値と照合する、非同期リセット回路の故障を検出するテストパターンを作成するからである。
＜第二の実施形態＞
次に、本発明の第二の実施の形態について図面を参照して詳細に説明する。

図６は、第二の実施形態に係る、非同期リセット回路テスト装置５０の構成の一例を示すブロック図である。

非同期リセット回路テスト装置５０は、テストパターン作成部５１を含む。

テストパターン作成部５１は、非同期リセット回路を構成する複数のフリップフロップをテスト用のフリップフロップに置換し直列に接続するスキャンパス回路を用いて、非同期リセット回路のテストパターンを作成する。

また、テストパターン作成部５１は、フリップフロップに入力値を設定し、フリップフロップに対して、非同期リセット信号の抑止を解除して、非同期リセット信号を入力した後に、フリップフロップから出力値を抜き出し期待値と照合する、非同期リセット回路の故障を検出するテストパターンを作成する。

本実施形態に係る非同期リセット回路テスト装置５０は、以下に記載するような効果を奏する。

非同期リセット回路の故障検出を可能にする。

その理由は、以下に依る。すなわち、テストパターン作成部１２が、フリップフロップに入力値を設定し、フリップフロップに対して、非同期リセット信号の抑止を解除して、非同期リセット信号を入力した後に、フリップフロップから出力値を抜き出し期待値と照合する、非同期リセット回路の故障を検出するテストパターンを作成するからである。

以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１ ネットリスト
２ スキャンパス情報
３ パラメータ
１０ 非同期リセット回路テスト装置
１１ 入力ファイル読込部
１２ テストパターン作成部
１２ テストパターン出力部
２０ テストパターン
３０ 非同期リセット回路
３１ フリップフロップＡ
３２ フリップフロップＢ
３３ フリップフロップＣ
３４ フリップフロップＤ
３５ スキャンパス
３６ ＳＩＮピン
３７ ＳＯＵＴピン
３８ ＴＥＳＴピン
３９ 非同期リセット入力回路
４０ 内部論理回路
５０ 非同期リセット回路テスト装置
５１ テストパターン作成部

Claims (10)

1. 非同期リセット回路を構成する複数のフリップフロップをテスト用のフリップフロップに置換し直列に接続するスキャンパス回路を用いて、前記フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する、テストパターン作成手段を含む、非同期リセット回路テスト装置。
2. 前記入力値が、正常に前記非同期リセット信号を入力した後の値の反転値である、請求項１に記載の非同期リセット回路テスト装置。
3. 前記正常に非同期リセット信号を入力した後の値、及び、前記期待値が「０」である、請求項２に記載の非同期リセット回路テスト装置。
4. 前記テストパターンの作成に必要なデータを読み込み、前記テストパターン作成手段に出力する、入力ファイル読込手段と、
   前記テストパターンを出力する、テストパターン出力手段と、を更に備えた、請求項１乃至３のいずれか１項に記載の非同期リセット回路テスト装置。
5. フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する、非同期リセット回路テスト方法。
6. 前記入力値が、前記正常に非同期リセット信号を入力した後の値の反転値である、請求項５に記載の非同期リセット回路テスト方法。
7. 前記正常に非同期リセット信号を入力した後の値、及び、前記期待値が「０」である、請求項６に記載の非同期リセット回路テスト方法。
8. フリップフロップに入力値を設定し、前記フリップフロップに対して、非同期リセット信号の抑止を解除して、前記非同期リセット信号を入力した後に、前記フリップフロップから出力値を抜き出し期待値と照合する、前記非同期リセット回路の故障を検出するテストパターンを作成する処理を、コンピュータに実行させるプログラム。
9. 前記入力値が、前記正常に非同期リセット信号を入力した後の値の反転値である、請求項８に記載のプログラム。
10. 前記正常に非同期リセット信号を入力した後の値、及び、前記期待値が「０」である、請求項９に記載のプログラム。

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