JP2001312529A

JP2001312529A - 検査容易化設計方法、集積回路の設計方法および集積回路

Info

Publication number: JP2001312529A
Application number: JP2000225574A
Authority: JP
Inventors: Toshinori Hosokawa; 利典細川; Masayoshi Yoshimura; 正義吉村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-24
Filing date: 2000-07-26
Publication date: 2001-11-09
Also published as: US20020129322A1; US6708315B2

Abstract

(57)【要約】【課題】検査容易化設計において、実際の集積回路の
テスト時間が大幅に短縮できるようにする。【解決手段】まず、集積回路を構成する各ブロック毎
にフルスキャン設計を行い、検査入力パターン生成を行
う（Ｓ１１）。その後、まだ検査容易化設計が割り当て
られていないブロックを１つ選択し（Ｓ１２）、フルス
キャン設計を割り当て（Ｓ１４）、フルスキャン設計し
たときのパラレル検査入力パターン数が所定値を超える
（Ｓ１５でＹＥＳ）ブロックに、検査ポイントを挿入す
る（Ｓ１６）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に対し、
故障検査を行うための検査入力パターンを容易に生成す
るための検査容易化設計技術に属するものである。

【０００２】

【従来の技術】従来の集積回路の検査容易化設計方法の
１つとして、フルスキャン設計方法がある（コンピュー
タ・サインエンス・プレス発行の「デジタル・システム
ズ・テスティング・アンド・テスタブル・デザイン」参
照）。

【０００３】フルスキャン設計は回路中のＦＦをすべて
スキャンＦＦに置き換え、シフトレジスタ状に接続した
設計で、テスト時にシフトレジスタを通じてＦＦの値の
設定、読み出しを自由に行うことができるので、スキャ
ンＦＦを外部入出力とみなせることができる。よって、
フルスキャン設計回路に対しては組合せ検査入力パター
ン生成アルゴリズムで容易に高い故障検出率を得る検査
入力パターンを生成することができる。

【０００４】またもう１つの検査容易化設計にパーシャ
ルスキャン設計方法がある。パーシャルスキャン設計は
回路中の一部のＦＦをスキャンＦＦに置き換え、シフト
レジスタ状に接続した設計である。パーシャルスキャン
設計はフルスキャン設計に比べて、面積オーバヘッド、
遅延の劣化、消費電力を削減することができるが、一般
的に検査入力パターンを生成するために順序検査入力パ
ターン生成アルゴリズムが必要となり、高い故障検出率
を得るためには、スキャン化するＦＦの選択方法が重要
である。

【０００５】パーシャルスキャン設計回路の検査入力パ
ターンを組合せ検査入力パターン生成アルゴリズムで生
成できるスキャン化ＦＦの選択方法が提案され、フルス
キャン設計同様に高い故障検出率を得ることができるこ
とが報告されている（井上他「組合せＡＴＰＧに基づく
ＲＴＬレベル部分スキャン設計法」（TECHNICAL REPORT
of IEICE, FTS96-67, １９９７年２月、電子情報通信
学会のフォールトトレランス研究会発行参照）。

【０００６】スキャン設計は、すでに存在するＦＦをス
キャンＦＦに置き換えて、シフトレジスタ状に接続する
検査容易化設計であったが、そのスキャン設計以外に、
回路の故障検出率を向上させることを目的とした検査ポ
イント挿入技術がある。具体的には、回路の可制御性
（回路中の信号線に“０”または“１”を設定するため
の難易度）または可観測性（回路中の信号線の値を観測
する難易度）が悪い信号線に検査ポイントを挿入する
（NAKAO et al.,"Accelerated Test Points Selection
Method for Scan-Based BIST" IEEE 1997 Asian Test S
ymposium 参照）。

【０００７】

【発明が解決しようとする課題】半導体集積技術の進歩
に伴い、集積回路の微細化が益々進み、これにより、集
積回路中に含まれるＦＦの個数は大幅に増大している。
その一方で、集積回路の外部ピンの個数は、集積構造の
構造上、ＦＦほどは増大せず、微増にとどまっている。
このため、上述したような現在主流のフルスキャン設計
では、１本のスキャンパス中に存在するスキャンＦＦの
個数が格段に増大している。このため、テスタでの検査
入力パターン数が、大幅に増大することになる。

【０００８】図４１はフルスキャン回路の一例を模式的
に示す図である。図４１において、ＰＩ１，ＰＩ２およ
びＰＩ３は外部入力、ＰＯ１およびＰＯ２は外部出力、
ＦＦ１，ＦＦ２，ＦＦ３およびＦＦ４はスキャンＦＦ、
ＳＩはスキャンイン、ＳＯはスキャンアウトである。Ｃ
Ｋはクロック入力、ＳＥはスキャンＦＦＦＦ１〜ＦＦ
４の動作を切り替えるためのスキャンモード入力であ
る。

【０００９】図４２は図４１に示すフルスキャン回路の
検査入力パターン生成モデルである。図４２において、
スキャンＦＦＦＦ１〜ＦＦ４の通常データ入力が疑似
外部出力ＰＰＯ−ＦＦ１〜ＰＰＯ−ＦＦ４に変換されて
おり、スキャンＦＦＦＦ１〜ＦＦ４の出力が疑似外部
入力ＰＰＩ−ＦＦ１〜ＰＰＩ−ＦＦ４に変換されてお
り、回路全体が組み合わせ回路に変換されている。

【００１０】図４３は図４２に示す検査入力パターン生
成モデルに対して生成した検査入力パターンである。図
４３において、外部入力は“０”“１”で表され、外部
出力での期待値は“Ｈ”“Ｌ”で表される。図４３に示
すような、検査入力パターン生成モデルに対する検査入
力パターンのことを、本明細書では「パラレル検査入力
パターン」ということにする。図４３では、２個のパラ
レル検査入力パターンＶ１，Ｖ２が生成されており、パ
ラレル検査入力パターン数は「２」である。

【００１１】実際に製造された集積回路はフルスキャン
設計回路であり、検査入力パターン生成モデルではない
ので、集積回路をテスタを用いて検査する際には、図４
３に示すようなパラレル検査入力パターンをそのまま検
査に用いることはできない。すなわち、検査入力パター
ン生成モデルに対して生成したパラレル検査入力パター
ンを、実際のフルスキャン設計回路の検査入力パターン
に変換する必要がある。

【００１２】図４４は図４３に示すパラレル検査入力パ
ターンを実際のフルスキャン設計回路用に変換した検査
入力パターンである。図４４において、“−”は検査入
力パターンを入力しないことを示し、クロックＣＫの立
ち上がりエッジはクロックが入力されたことを示し、
“＊”は期待値比較を行わないことを示す。

【００１３】まず、図４３に示す第１のパラレル検査入
力パターンＶ１の疑似外部入力ＰＰＩ−ＦＦ１〜ＰＰＩ
−ＦＦ４の値を図４１に示す各スキャンＦＦＦＦ１〜
ＦＦ４に設定するために、図４１の回路をシフトモード
にして（ＳＥ＝１）、スキャンインＳＩに“０”“１”
“０”“１”を順に設定し、クロックＣＫを４回入力す
る。これにより、各スキャンＦＦＦＦ１〜ＦＦ４に
は、“１”，“０”，“１”，“０”がそれぞれ設定さ
れる。

【００１４】次に、図４１の回路をキャプチャモードに
して（ＳＥ＝０）、クロックＣＫを１回入力すると、各
スキャンＦＦＦＦ１〜ＦＦ４にはそれぞれ、その通常
データ入力の値が設定される。この値をスキャンアウト
ＳＯから読み出すためには、再びシフトモードにし、ス
キャンインＳＩから値を入力する必要がある。

【００１５】次に、図４３に示す第２のパラレル検査入
力パターンＶ２の疑似外部入力ＰＰＩ−ＦＦ１〜ＰＰＩ
−ＦＦ４の値を各スキャンＦＦＦＦ１〜ＦＦ４に設定
するために、シフトモードにして（ＳＥ＝１）、スキャ
ンインＳＩに“１”“０”“１”“０”を順に設定し、
クロックＣＫを４回入力する。これにより、各スキャン
ＦＦＦＦ１〜ＦＦ４には、“０”，“１”，“０”，
“１”がそれぞれ設定されるとともに、スキャンアウト
ＳＯから、キャプチャモードのときに各スキャンＦＦ
ＦＦ１〜ＦＦ４に設定された通常データ入力の値が、順
に観測される。すなわち、この動作によって、パターン
Ｖ１の外部出力が観測できるとともに、パターンＶ２の
外部入力を設定することができる。

【００１６】このように、シフトモードとキャプチャモ
ードとを繰り返し実行し、全てのパラレル検査入力パタ
ーンを入力し、期待値比較を行う。

【００１７】以上のことから、スキャン設計回路のテス
タでの検査入力パターン数は、次の式で表すことができ
る。テスタでの検査入力パターン数＝（パラレル検査入力パ
ターン数＋１）×１本のスキャンパス中に存在するスキ
ャンＦＦ数の最大値＋パラレル検査入力パターン数

【００１８】上式から分かるように、１本のスキャンパ
ス中に存在するスキャンＦＦ数が大幅に増加すると、こ
れに伴い、テスタでの検査入力パターン数が格段に増加
する。このことは、実際の集積回路のテスト時間が長く
なることを意味し、ひいては、集積回路のコストの増大
を招くことになる。

【００１９】また、デコーダ回路や、多数の入力変数を
用いる組合せ回路は、回路の大規模化に伴い、その検査
には膨大な数の検査入力パターンを必要とする。

【００２０】さらに、パーシャルスキャン設計回路のテ
スタでの検査入力パターン数は、スキャン化率に大きく
左右されるが、一般的にフルスキャン設計回路に比べて
パラレル検査入力パターン数が多くなるので、フルスキ
ャン設計のテスト時間より、長くなる場合が多い。

【００２１】前記の問題に鑑み、本発明は、検査容易化
設計方法として、実際の集積回路のテスト時間がより短
縮できるようにすることを課題とする。

【００２２】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、集積回路に
対し、検査入力パターンの生成を容易にするための検査
容易化設計を行う方法として、前記検査入力パターンの
個数がより少なくなるように、前記集積回路を構成する
各ブロック毎に、それぞれ、検査容易化設計を割り当て
る工程を備えたものである。

【００２３】請求項１の発明によると、集積回路を構成
する各ブロックには、検査入力パターンの個数がより少
なくなるように、それぞれ、検査容易化設計が割り当て
られる。これにより、検査入力パターンの個数がより少
なくなるので、実際の集積回路のテスト時間をより短縮
することができる。

【００２４】請求項２の発明では、前記請求項１の検査
容易化設計方法における検査容易化設計割り当て工程
は、各ブロックについてフルスキャン設計したときのパ
ラレル検査入力パターン数を求める第１の処理と、前記
第１の処理において求めたパラレル検査入力パターン数
が所定値を超える対象ブロックに対し、フルスキャン設
計を行いかつ検査ポイントを挿入する第２の処理と、前
記対象ブロック以外のブロックに対しフルスキャン設計
を行う第３の処理とを備えたものとする。

【００２５】請求項３の発明では、前記請求項１の検査
容易化設計方法における検査容易化設計割り当て工程
は、各ブロックについてフルスキャン設計したときのパ
ラレル検査入力パターン数を求める第１の処理と、前記
第１の処理において求めたパラレル検査入力パターン数
が最大の対象ブロックに対しフルスキャン設計を行う第
２の処理と、前記対象ブロック以外のブロックに対し、
そのパラレル検査入力パターン数が前記第１の処理にお
いて求めた前記対象ブロックのパラレル検査入力パター
ン数を超えないように、パーシャルスキャン設計または
フルスキャン設計を行う第３の処理とを備えたものとす
る。

【００２６】請求項４の発明では、前記請求項１の検査
容易化設計方法における検査容易化設計割り当て工程
は、各ブロックについてフルスキャン設計したときのパ
ラレル検査入力パターン数を求める第１の処理と、前記
第１の処理において求めたパラレル検査入力パターン数
が所定値を超える対象ブロックに対し、フルスキャン設
計を行いかつ検査ポイントを挿入する第２の処理と、前
記対象ブロックについてパラレル検査入力パターン数を
求める第３の処理と、前記対象ブロック以外のブロック
に対し、そのパラレル検査入力パターン数が前記第３の
処理において求めた前記対象ブロックのパラレル検査入
力パターン数を超えないように、パーシャルスキャン設
計またはフルスキャン設計を行う第４の処理とを備えた
ものとする。

【００２７】請求項５の発明では、前記請求項１の検査
容易化設計方法における検査容易化設計割り当て工程
は、各ブロックについて検査容易化設計の種類とその検
査容易化設計の結果を表す結果情報とが格納された検査
容易化設計ライブラリを用い、かつ、各ブロックに対
し、前記検査容易化設計ライブラリから、故障検査に要
するテスト時間に係る評価関数に従って検査容易化設計
を選択する処理を備えているものとする。

【００２８】請求項６の発明では、前記請求項５の検査
容易化設計方法における検査容易化設計ライブラリは、
前記結果情報として、スキャンＦＦ数とパラレル検査入
力パターン数とを格納したものとする。

【００２９】請求項７の発明では、前記請求項５の検査
容易化設計方法における評価関数は、各ブロックのスキ
ャンＦＦ数の総和と各ブロックのパラレル検査入力パタ
ーン数の最大値との積であるものとする。

【００３０】また、請求項８の発明が講じた解決手段
は、パーシャルスキャン化された集積回路に対し、検査
入力パターンの生成を容易にするための検査容易化設計
を行う方法として、前記集積回路において一のブロック
の出力と共通に接続されている複数のブロックの前記一
のブロックの出力と接続された各入力について、当該入
力から組合せ回路のみを通って到達可能でありかつスキ
ャンＦＦでないＦＦを探索するとともにその個数を求め
る第１の処理と、前記各入力から前記第１の処理におい
て求めたＦＦの個数が最大である入力を１個選択する第
２の処理と、前記各入力のうち前記第２の処理において
選択した入力以外の入力について前記第１の処理におい
て探索したＦＦを全てスキャンＦＦに置換する第３の処
理とを備えたものである。

【００３１】また、請求項９の発明が講じた解決手段
は、集積回路に対し、検査入力パターンの生成を容易に
するための検査容易化設計を行う方法として、前記集積
回路が組合せ回路若しくはフルスキャン設計回路である
ときまたは前記集積回路を構成するブロックが組合せ回
路若しくはフルスキャン設計回路であるとき、当該集積
回路またはブロックについてそのパラレル検査入力パタ
ーン数が削減されるように検査ポイントの位置を求める
工程を備え、前記工程において求めた検査ポイントの位
置に検査回路を挿入するものである。

【００３２】請求項１０の発明では、前記請求項９の検
査容易化設計方法における検査ポイント位置を求める工
程は、選択した複数の外部出力に、共通の到達可能な外
部入力があるとき、この外部入力に前記複数の外部出力
のうちの１つのみが到達可能になるように、検査ポイン
トの位置を求める第１の処理を備えているものとする。

【００３３】請求項１１の発明では、前記請求項９の検
査容易化設計方法における検査ポイント位置を求める工
程は、選択した外部出力から到達可能な外部入力数が所
定値以上であるとき、到達可能な外部入力数が前記所定
値未満になるように、検査ポイントの位置を求める第１
の処理を備えているものとする。

【００３４】請求項１２の発明では、前記請求項１０ま
たは１１の検査容易化設計方法における検査ポイント位
置を求める工程は、前処理として、前記集積回路または
ブロックについて各外部出力の故障検出確率を算出する
処理を備え、算出した故障検出確率を用いて前記第１の
処理を実行する外部出力を選択するものとする。

【００３５】請求項１３の発明では、前記請求項１０ま
たは１１の検査容易化設計方法における検査ポイント位
置を求める工程は、前処理として、前記集積回路または
ブロックについて各外部出力から到達可能な外部入力数
を算出する処理を備え、算出した到達可能な外部入力数
を用いて前記第１の処理を実行する外部出力を選択する
ものとする。

【００３６】請求項１４の発明では、前記請求項９の検
査容易化設計方法における検査ポイント位置を求める工
程は、外部入力の値割当確率の最大値が所定値以下にな
るように、検査ポイントの位置を求めるものとする。

【００３７】請求項１５の発明では、前記請求項９の検
査容易化設計方法における検査ポイント位置を求める工
程は、前記集積回路またはブロックについて、各外部出
力の故障検出確率を算出する第１の処理と、各外部入力
について、当該外部入力から到達可能な外部出力につい
て前記第１の処理で算出した故障検出確率の総和を値割
り当て確率として算出する第２の処理とを備え、検査ポ
イントが挿入された信号線を外部入出力とみなしたと
き、各外部入力の値割り当て確率が所定値未満になるよ
うに、検査ポイントの位置を求めるものとする。

【００３８】請求項１６の発明では、前記請求項１５の
検査容易化設計方法における検査ポイント位置を求める
際に、検査ポイントを挿入したと仮定したとき、値割り
当て確率の最大値が最も小さくなる位置を優先的に検査
ポイントの位置として決定するものとする。

【００３９】請求項１７の発明では、前記請求項１５の
検査容易化設計方法における検査ポイントの位置を求め
る処理は、各外部出力の故障検出確率および各信号線の
値割り当て確率を計算する第１の処理と、代表信号線の
中から、前記第１の処理の計算結果に基づいて、検査ポ
イントを挿入する候補となる候補信号線を選択する第２
の処理と、前記第２の処理において選択された候補信号
線から検査ポイントを挿入する信号線を選択する第３の
処理とを備えたものとする。

【００４０】請求項１８の発明では、前記請求項１７の
検査容易化設計方法における代表信号線は、ファンアウ
トステムであるものとする。

【００４１】請求項１９の発明では、前記請求項１７の
検査容易化設計方法における代表信号線は、ファンアウ
トステムであり、かつ、その値割り当て確率が、外部出
力の故障検出率の最大値よりも大きく、外部入力の値割
り当て確率の最大値よりも小さいものとする。

【００４２】請求項２０の発明では、前記請求項１７の
検査容易化設計方法における第２の処理は、各代表信号
線についてコスト計算を行い、計算したコスト値が大き
い代表信号線を優先して候補信号線として選択するもの
であり、前記コスト計算は、当該代表信号線に到達可能
な外部出力の集合を求め、この集合に属する各外部出力
について、これに到達可能であり、かつ、所定の閾値以
上の値割り当て確率を有する各外部入力の，その値割り
当て確率と前記閾値との差の和を求め、前記集合に属す
る各外部出力に係る前記和の総和をコスト値とするもの
とする。

【００４３】請求項２１の発明では、前記請求項１７の
検査容易化設計方法における第３の処理は、各候補信号
線についてコスト計算を行い、計算したコスト値が大き
い候補信号線を優先して、検査ポイントを挿入する信号
線として選択するものであり、前記コスト計算は、当該
候補信号線に到達可能であり、かつ、所定の閾値以上の
値割り当て確率を有する外部入力の集合を求め、この集
合に属する各外部入力について、当該候補信号線を切断
することによって、到達不能となる外部出力の故障検出
確率の総和である削減量を求め、前記集合に属する各外
部入力に係る前記削減量の総和をコスト値とするものと
する。

【００４４】また、請求項２２の発明が講じた解決手段
は、検査容易化設計がなされた集積回路として、スキャ
ンＦＦと２入力セレクタとからなる検査回路が信号線に
挿入されており、かつ、前記２入力セレクタの選択信号
線を制御するためのスキャンＦＦを備えているものであ
る。

【００４５】請求項２３の発明では、前記請求項２２の
集積回路におけるスキャンＦＦは、データ入力が前記２
入力セレクタが通常動作を行うときの選択信号の値に固
定され、かつリセット入力がスキャンテストのときに当
該スキャンＦＦのリセットの値がディスイネーブルとな
るように、構成されているものとする。

【００４６】請求項２４の発明では、前記請求項２２の
集積回路におけるスキャンＦＦは、データ入力が前記２
入力セレクタが通常動作を行うときの選択信号の値に固
定されているものとする。

【００４７】請求項２５の発明では、前記請求項２２の
集積回路におけるスキャンＦＦは、データ入力が信号線
と接続され、リセット入力がスキャンテストのときに当
該スキャンＦＦのリセットの値がディスイネーブルとな
るように構成されているものとする。

【００４８】また、請求項２６の発明が講じた解決手段
は、集積回路の設計方法として、前記集積回路を構成す
る各ブロックについて、検査容易化設計の種類と、その
検査容易化設計の結果を表す結果情報とが格納された検
査容易化設計ライブラリを用い、各ブロックに対し、前
記検査容易化設計ライブラリから、検査容易化設計を選
択する工程を備えたものである。

【００４９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００５０】（第１の実施形態）図１は本発明の第１の
実施形態に係る検査容易設計方法における処理の流れを
示すフローチャートである。図１において、Ｓ１１は集
積回路を構成する各ブロック毎にフルスキャン設計を行
い、そのフルスキャン設計回路に対して検査入力パター
ン生成を行うとともに、各ブロックについて必要なパラ
レル検査入力パターンを算出するステップである。Ｓ１
２は全てのブロックに対して、以下のステップＳ１３〜
Ｓ１６を実行したか否かを判断するステップであり、Ｙ
ＥＳのときは処理を終了する一方、そうでないときはス
テップＳ１３に進む。

【００５１】Ｓ１３はまだ検査容易化設計が割り当てら
れていないブロックを１つ選択するステップ、Ｓ１４は
ステップＳ１３で選択したブロックにフルスキャン設計
を割り当てるステップである。Ｓ１５はステップＳ１３
で選択したブロックをフルスキャン設計したときのパラ
レル検査入力パターンが所定値を超えるか否かを判定す
るステップであり、超えているときはステップＳ１６に
進む一方、越えていないときはステップＳ１２に戻る。
ステップＳ１６はステップＳ１３で選択したブロックの
フルスキャン回路に対して検査ポイント挿入を行うとと
もに、検査ポイント挿入後のフルスキャン回路に対して
パラレル検査入力パターン数を算出するステップであ
る。

【００５２】図１のフローチャートに従って、本実施形
態に係る検査容易化設計方法について、具体的な回路を
例にとって、図２を参照して説明する。

【００５３】図２（ａ）は本実施形態の対象となる集積
回路の一例である。図２（ａ）において、集積回路（Ｌ
ＳＩ）１は複数のブロックＡ，Ｂ，Ｃ，Ｄによって構成
されている。各ブロックＡ，Ｂ，Ｃ，Ｄは、コアまたは
ＩＰであってもよい。

【００５４】まずステップＳ１１において、集積回路１
の各ブロックＡ，Ｂ，Ｃ，Ｄについて、それぞれフルス
キャン設計を行い、そのフルスキャン設計回路に対して
検査入力パターン生成を行う。図２（ｂ）はこのフルス
キャン設計時の各ブロックのスキャンＦＦ数および検査
入力パターン数を示す図である。ここでは、各ブロック
の故障検出率はそれぞれ十分に高いものとする。スキャ
ンパスの本数は、４とする。

【００５５】次に、ステップＳ１２〜Ｓ１６において、
各ブロックＡ，Ｂ，Ｃ，Ｄについて、検査容易化設計の
割り当てを行う。ここでは、ステップＳ１５における所
定値は１５００とする。この所定値は、実際の集積回路
の故障検査に用いるテスタの検査入力パターン数の上限
値から設定する。例えば、テスタの検査入力パターン数
の上限値が１５Ｍ（メガ）パターンであるとすると、ス
キャンパスの本数（４本）とスキャンＦＦの個数（４０
０００個）から、スキャンパスの平均ＦＦ数が１０００
０個となるので、パラレル検査入力パターン数は、１５
００パターン以下でなければならない。

【００５６】ステップＳ１５における所定値を１５００
とし、パラレル検査入力パターン数が１５００を越える
ブロックに対してステップＳ１６で検査ポイントを挿入
するものとすると、パラレル検査入力パターン数（２０
００）が１５００を超えるブロックＣのみが、検査ポイ
ント挿入の対象ブロックとなる。

【００５７】ステップＳ１６において、フルスキャン設
計されたブロックＣに対して、検査ポイント挿入を行
い、検査ポイントを挿入したフルスキャン設計回路に対
して検査入力パターン生成を行う。この結果、図２
（ｃ）に示すように、検査ポイント挿入数１６０（スキ
ャンＦＦ数の増加分に相当する）のとき、パラレル検査
入力パターン数は１２００になったものとする。

【００５８】ここで、本実施形態の効果を従来と比較し
て示す。

【００５９】従来のフルスキャン設計の場合、集積回路
のパラレル検査入力パターン数はブロックのパラレル検
査入力パターン数の最大値に支配される。このため、テ
スタでの検査入力パターン数は、ブロックのパラレル検
査入力パターン数の最大値×スキャンＦＦ数の総和／ス
キャンパスの本数によって、およそ表すことができる。
すなわち、２０００×４００００／４＝２０Ｍパターンと推定でき
る。

【００６０】一方、本実施形態では、ブロックＣに１６
０個の検査ポイントを挿入したことによって、各ブロッ
クのパラレル検査入力パターン数の最大値が２０００か
ら１２００に減った。このため、テスタでの検査入力パ
ターン数は、１２００×４０１６０／４＝約１２Ｍパターンと推定できる。このように、本実施形態によると、テス
タでの検査入力パターン数すなわち検査時間を大幅に短
縮することができる。

【００６１】（第２の実施形態）図３は本発明の第２の
実施形態に係る検査容易化設計方法における処理の流れ
を示すフローチャートである。図３において、Ｓ２１は
集積回路を構成する各ブロック毎にフルスキャン設計を
行い、そのフルスキャン設計回路に対して検査入力パタ
ーン生成を行うとともに、各ブロックについて必要なパ
ラレル検査入力パターンを算出するステップである。Ｓ
２２は全てのブロックに対して、以下のステップＳ２３
〜Ｓ２７を実行したか否かを判断するステップであり、
ＹＥＳのときは処理を終了する一方、そうでないときは
ステップＳ２３に進む。

【００６２】Ｓ２３はまだ検査容易化設計が割り当てら
れていないブロックを１つ選択するステップ、Ｓ２４は
ステップＳ２３で選択したブロックのフルスキャン設計
時のパラレル検査入力パターン数が、各ブロックの中で
最大か否かを判定するステップである。パラレル検査入
力パターン数が最大のときはステップＳ２５に進み、フ
ルスキャン設計を実行し、ステップＳ２２に戻る。そう
でないときはステップＳ２６に進む。

【００６３】Ｓ２６はステップＳ２３で選択したブロッ
クに対してパーシャルスキャン設計を行うとともに、そ
のパーシャルスキャン設計回路に対してパラレル検査入
力パターン数を算出するステップである。ここで、故障
検出率は十分に高いものとする。また、回路構造上、パ
ーシャルスキャン設計を実行できない回路の場合は、フ
ルスキャン設計を行う。

【００６４】Ｓ２６はステップＳ２５で設計したパーシ
ャルスキャン設計回路のパラレル検査入力パターン数
が、ステップＳ２１で算出した各ブロックのフルスキャ
ン設計時のパラレル検査入力パターン数の最大値を超え
たか否かを判定するステップである。超えないときはス
テップＳ２２に戻る一方、超えたときはステップＳ２６
に戻る。このとき、ステップＳ２６では、パラレル検査
入力パターン数を削減するために、パーシャルスキャン
設計回路中の最大順序深度がより浅くなるように、スキ
ャンＦＦの追加を行う。１個の縮退故障を検出するため
には、（回路の最大順序深度（外部入力から外部出力ま
での経路に存在するＦＦの個数の最大値）＋１）以下の
パラレル検査入力パターンが必要であり、回路の最大順
序深度を浅くすることによって、パラレル検査入力パタ
ーン数を削減することができる。

【００６５】図３のフローチャートに基づいて、本実施
形態に係る検査容易化設計方法について、具体的な回路
を例にとって、図２および図４を参照して説明する。

【００６６】まずステップＳ２１において、図２（ａ）
に示す集積回路１の各ブロックＡ，Ｂ，Ｃ，Ｄについ
て、それぞれフルスキャン設計を行い、そのフルスキャ
ン設計回路に対して検査入力パターン生成を行う。この
とき、各ブロックのスキャンＦＦ数および検査入力パタ
ーン数は図２（ｂ）に示すようになったものとする。こ
こでは、各ブロックの故障検出率はそれぞれ十分に高い
ものとする。

【００６７】次に、ステップＳ２２〜Ｓ２７において、
各ブロックＡ，Ｂ，Ｃ，Ｄについて検査容易化設計の割
り当てを行う。ステップＳ２４において、フルスキャン
時のパラレル検査入力パターン数が最大のブロックはブ
ロックＣであるので、ブロックＣについてはステップＳ
２５において、フルスキャン設計を割り当てる。一方、
他のブロックＡ，Ｂ，Ｄについては、フルスキャン設計
時のパラレル検査入力パターン数が最大ではないので、
検査容易化設計の割り当てのために、ステップＳ２６，
Ｓ２７を実行する。

【００６８】図４（ａ）〜（ｃ）はそれぞれブロック
Ａ，Ｂ，ＤについてのステップＳ２６，Ｓ２７の実行結
果を示す図である。

【００６９】まずブロックＡについて、図４（ａ）に示
すように、ブロック中の１０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うと、パラレ
ル検査入力パターン数は３０００になった（Ｓ２６）。
このパラレル検査入力パターン数はブロックＣのフルス
キャン設計時のパラレル検査入力パターン数（２００
０）を超える（Ｓ２７でＹＥＳ）ので、スキャンＦＦの
追加を行った結果、スキャンＦＦ数３０００でパラレル
検査入力パターン数が１５００になった（Ｓ２６）。こ
のとき、パラレル検査入力パターン数（１５００）はブ
ロックＣのフルスキャン設計時のパラレル検査入力パタ
ーン数（２０００）以下になったので、ブロックＡのパ
ーシャルスキャン設計として、スキャンＦＦ数３０００
のものを確定させる。

【００７０】次にブロックＢについて、図４（ｂ）に示
すように、ブロック中の３０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うと、パラレ
ル検査入力パターン数は７００になった（Ｓ２６）。こ
のパラレル検査入力パターン数はブロックＣのフルスキ
ャン設計時のパラレル検査入力パターン数（２０００）
以下である（Ｓ２７でＮＯ）ので、ブロックＢのパーシ
ャルスキャン設計として、スキャンＦＦ数３０００のも
のを確定させる。

【００７１】次にブロックＤについて、図４（ｃ）に示
すように、ブロック中の５０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うとパラレル
検査入力パターン数は７０００になり、また８０００個
のＦＦをスキャンＦＦに置換してパーシャルスキャン設
計を行うとパラレル検査入力パターン数は５０００にな
り、さらに１００００個のＦＦをスキャンＦＦに置換し
てパーシャルスキャン設計を行うと、パラレル検査入力
パターン数は３０００になった（Ｓ２６）。いずれの場
合も、パラレル検査入力パターン数はブロックＣのフル
スキャン設計時のパラレル検査入力パターン数（２００
０）を超える（Ｓ２７でＹＥＳ）ので、さらにスキャン
ＦＦの追加が必要となる。最終的に、ブロック中の１２
０００個のＦＦをスキャンＦＦに置換することによっ
て、パラレル検査入力パターン数は１８００になり（Ｓ
２６）、ブロックＣのフルスキャン設計時のパラレル検
査入力パターン数（２０００）以下になる（Ｓ２７でＮ
Ｏ）ので、ブロックＤのパーシャルスキャン設計とし
て、スキャンＦＦ数１２０００のものを確定させる。

【００７２】ここで、従来のフルスキャン設計の場合、
第１の実施形態で述べたように、テスタでの検査入力パ
ターン数は、２０００×４００００／４＝２０Ｍパターンと推定できる。これに対して、本実施形態では、フルス
キャン設計時のパラレル検査入力パターン数が最大であ
るブロックＣに対してはフルスキャン設計を、これ以外
のブロックＡ，Ｂ，Ｄに対してはパーシャルスキャン設
計を割り当てることによって、集積回路１全体のスキャ
ンＦＦ数が４００００から２６０００（＝３０００＋３
０００＋８０００＋１２０００）に減ったので、テスタ
での検査入力パターン数は、２０００×２６０００／４＝約１３Ｍパターンと推定できる。このように、本実施形態によると、テス
タでの検査入力パターン数すなわち検査時間を大幅に短
縮することができる。

【００７３】（第３の実施形態）図５は本発明の第３の
実施形態に係る検査容易化設計方法における処理の流れ
を示すフローチャートである。図５において、Ｓ３１は
集積回路を構成する各ブロック毎にフルスキャン設計を
行い、そのフルスキャン設計回路に対して検査入力パタ
ーン生成を行うとともに、各ブロックについて必要なパ
ラレル検査入力パターンを算出するステップである。Ｓ
３２はパラレル検査入力パターン数が所定値を超えたブ
ロックに対して検査ポイント挿入を行うステップであ
る。ステップＳ３１およびＳ３２は、第１の実施形態に
係る方法に相当する。Ｓ３３は全てのブロックに対し
て、以下のステップＳ３４〜Ｓ３７を実行したか否かを
判断するステップであり、ＹＥＳのときは処理を終了す
る一方、そうでないときはステップＳ３４に進む。

【００７４】Ｓ３４はまだ検査容易化設計が割り当てら
れていないブロックを１つ選択するステップ、Ｓ３５は
ステップＳ３４で選択したブロックがステップＳ３２で
検査ポイント挿入を行ったブロックであるか否かの判定
を行うステップである。検査ポイント挿入を行ったブロ
ックであるときはステップＳ３３に戻り、そうでないと
きはステップＳ３６に進む。

【００７５】Ｓ３６はステップＳ３４で選択したブロッ
クに対してパーシャルスキャン設計を行うとともに、そ
のパーシャルスキャン設計回路に対してパラレル検査入
力パターン数を算出するステップである。ここで、故障
検出率は十分に高いものとする。また、回路構造上、パ
ーシャルスキャン設計を実行できない回路の場合は、フ
ルスキャン設計を行う。

【００７６】Ｓ３７はステップＳ３６で設計したパーシ
ャルスキャン設計回路のパラレル検査入力パターン数
が、ステップＳ３２で検査ポイント挿入を行ったブロッ
クのパラレル検査入力パターン数の最大値を超えたか否
かを判定するステップである。超えないときはステップ
Ｓ３３に戻る一方、超えたときはステップＳ３６に戻
る。このとき、ステップＳ３６では、パラレル検査入力
パターン数を削減するために、パーシャルスキャン設計
回路中の最大順序深度がより浅くなるように、スキャン
ＦＦの追加を行う。第２の実施形態で述べたように、１
個の縮退故障を検出するためには、（回路の最大順序深
度（外部入力から外部出力までの経路に存在するＦＦの
個数の最大値）＋１）以下のパラレル検査入力パターン
が必要であり、回路の最大順序深度を浅くすることによ
って、パラレル検査入力パターン数を削減することがで
きる。

【００７７】図５のフローチャートに基づいて、本実施
形態に係る検査容易化設計方法について、具体的な回路
を例にとって、図２および図６を参照して説明する。

【００７８】まずステップＳ３１において、図２（ａ）
に示す集積回路１の各ブロックＡ，Ｂ，Ｃ，Ｄについ
て、それぞれフルスキャン設計を行い、そのフルスキャ
ン設計回路に対して検査入力パターン生成を行う。この
とき、各ブロックのスキャンＦＦ数および検査入力パタ
ーン数は図２（ｂ）に示すようになったものとする。こ
こでは、各ブロックの故障検出率はそれぞれ十分に高い
ものとする。

【００７９】次にステップＳ３２において、所定値を１
５００とし、パラレル検査入力パターン数が１５００を
超えるブロックに対して検査ポイントを挿入する。図２
（ｃ）に示すように、パラレル検査入力パターン数（２
０００）が１５００以上であるブロックＣに対して１６
０個の検査ポイントを挿入する。検査ポイント挿入後の
フルスキャン設計回路のパラレル検査入力パターン数
は、１２００になったものとする。

【００８０】次にステップＳ３３〜Ｓ３７において、各
ブロックＡ，Ｂ，Ｃ，Ｄについて検査容易化設計の割り
当てを行う。ステップＳ３５において、ブロックＣにつ
いてはすでにステップＳ３２で検査ポイント挿入が行わ
れているので、検査ポイント挿入のあるフルスキャン設
計が割り当てられているものとみなす。一方、他のブロ
ックＡ，Ｂ，Ｄについては、検査ポイント挿入が行われ
ていないので、検査容易化設計の割り当てのために、ス
テップＳ３６，Ｓ３７を実行する。

【００８１】図６（ａ）〜（ｃ）はそれぞれブロック
Ａ，Ｂ，ＤについてのステップＳ３６，Ｓ３７の実行結
果を示す図である。

【００８２】まずブロックＡについて、図６（ａ）に示
すように、ブロック中の１０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うと、パラレ
ル検査入力パターン数は３０００になるものとする（Ｓ
３６）。また、３０００個のＦＦをスキャンＦＦに置換
してパーシャルスキャン設計を行うとパラレル検査入力
パターン数は１５００に、４０００個のＦＦをスキャン
ＦＦに置換してパーシャルスキャン設計を行うとパラレ
ル検査入力パターン数は１３００になるものとする。い
ずれの場合も、パラレル検査入力パターン数はブロック
Ｃの検査ポイント挿入済みフルスキャン設計時のパラレ
ル検査入力パターン数（１２００）を超える（Ｓ３７で
ＹＥＳ）ので、ステップＳ３６に戻り、スキャンＦＦの
追加を行う。最終的に、５０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計するとパラレル検
査入力パターン数は１１００になり、１２００以下にな
る（Ｓ３７でＮＯ）ので、ブロックＡのパーシャルスキ
ャン設計として、スキャンＦＦ数５０００のものを確定
させる。

【００８３】次にブロックＢについて、図６（ｂ）に示
すように、ブロック中の３０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うと、パラレ
ル検査入力パターン数は７００になった（Ｓ３６）。こ
のパラレル検査入力パターン数はブロックＣの検査ポイ
ント挿入済みフルスキャン設計時のパラレル検査入力パ
ターン数（１２００）以下である（Ｓ３７でＮＯ）の
で、ブロックＢのパーシャルスキャン設計として、スキ
ャンＦＦ数３０００のものを確定させる。

【００８４】次にブロックＤについて、図６（ｃ）に示
すように、ブロック中の５０００個のＦＦをスキャンＦ
Ｆに置換してパーシャルスキャン設計を行うとパラレル
検査入力パターン数は７０００になり、また８０００個
のＦＦをスキャンＦＦに置換してパーシャルスキャン設
計を行うとパラレル検査入力パターン数は５０００にな
り、さらに１００００個のＦＦをスキャンＦＦに置換し
てパーシャルスキャン設計を行うとパラレル検査入力パ
ターン数は３０００になり、また、１２０００個のＦＦ
をスキャンＦＦに置換してパーシャルスキャン設計を行
うとパラレル検査入力パターン数は１８００になった
（Ｓ３６）。いずれの場合も、パラレル検査入力パター
ン数はブロックＣの検査ポイント挿入済みフルスキャン
設計時のパラレル検査入力パターン数（１２００）を超
える（Ｓ３７でＹＥＳ）ので、さらにスキャンＦＦの追
加が必要となる。最終的に、ブロック中の１３０００個
のＦＦをスキャンＦＦに置換することによって、パラレ
ル検査入力パターン数は１１５０になり（Ｓ３６）、ブ
ロックＣの検査ポイント挿入済みフルスキャン設計時の
パラレル検査入力パターン数（１２００）以下になる
（Ｓ３７でＮＯ）ので、ブロックＤのパーシャルスキャ
ン設計として、スキャンＦＦ数１３０００のものを確定
させる。

【００８５】ここで、従来のフルスキャン設計の場合、
第１の実施形態で述べたように、テスタでの検査入力パ
ターン数は、２０００×４００００／４＝２０Ｍパターンと推定できる。これに対して、本実施形態では、ブロッ
クＣに１６０個の検査ポイントを挿入したことによっ
て、そのパラレル検査入力パターン数が２０００から１
２００に減り、かつ、これ以外のブロックＡ，Ｂ，Ｄに
対してはパーシャルスキャン設計を割り当てることによ
って、集積回路１全体のスキャンＦＦ数が４００００か
ら２９１６０（＝５０００＋３０００＋８１６０＋１３
０００）に減ったので、テスタでの検査入力パターン数
は、１２００×２９１６０／４＝約８．７Ｍパターンと推定できる。このように、本実施形態によると、テス
タでの検査入力パターン数すなわち検査時間を、さらに
大幅に短縮することができる。

【００８６】（第４の実施形態）本発明の第４の実施形
態に係る検査容易化設計方法は、各ブロックに対し、検
査容易化設計ライブラリから、故障検査に要するテスト
時間に係る評価関数に従って、検査容易化設計を選択
し、割り当てるものである。本実施形態では、検査容易
化設計ライブラリには、検査容易化設計の種類と、その
検査容易化設計の結果を表す結果情報としてのスキャン
ＦＦ数およびパラレル検査入力パターン数が格納されて
いるものとする。

【００８７】図７は本実施形態に係る検査容易化設計方
法における処理の流れを示すフローチャートである。図
７において、Ｓ４１は故障検査に要するテスト時間の評
価関数の最小値Ｚｍｉｎを∞に初期化するステップ、Ｓ
４２は検査容易化設計ライブラリに格納された各ブロッ
クの検査容易化設計の種類の、全ての組合せについて、
以下のステップＳ４３〜Ｓ４６を実行したか否かを判定
するステップである。全ての組合せについて処理を完了
したときは、ステップＳ４７に進み、評価関数の値Ｚが
Ｚｍｉｎとなる組み合わせを採用し、処理を終了する。
そうでないときは、ステップＳ４３に進む。

【００８８】Ｓ４３は各ブロックについて、検査容易化
設計ライブラリから、１つの検査容易化設計を選択する
ステップである。ステップＳ４３で選択される検査容易
化設計の組合せは、まだステップＳ４４〜Ｓ４６による
評価を行っていないものである。Ｓ４４は上述した評価
関数の値Ｚを算出するステップ、Ｓ４５は評価関数値Ｚ
が最小値Ｚｍｉｎよりも小さいか否かを判定するステッ
プである。評価関数値Ｚが最小値Ｚｍｉｎよりも小さい
ときはステップＳ４６に進み、ＺｍｉｎにＺの値を代入
した後、ステップＳ４２に戻る。そうでないときは、そ
のままステップＳ４２に戻る。

【００８９】ここで、評価関数は、各ブロックのスキャ
ンＦＦ数の総和と、各ブロックのパラレル検査入力パタ
ーン数の最大値との積であるものとする。

【００９０】図８は本実施形態に係る検査容易化設計ラ
イブラリの一例を示す図である。同図中、（ａ）〜
（ｄ）はそれぞれ、図２（ａ）に示す集積回路１の各ブ
ロックＡ，Ｂ，Ｃ，Ｄについての検査容易化設計ライブ
ラリである。

【００９１】図７のフローチャートに従って、本実施形
態に係る検査容易化設計方法を実行した結果、図８に示
す検査容易化設計ライブラリから選択される検査容易化
設計の組み合わせの中で評価関数値Ｚが最小になる組合
せは、Ａ４，Ｂ３，Ｃ３，Ｄ２となる。このときの評価
関数値Ｚは、２３３６００００となる。

【００９２】ここで、従来のフルスキャン設計の場合、
第１の実施形態で述べたように、テスタでの検査入力パ
ターン数は、２０００×４００００／４＝２０Ｍパターンと推定できる。これに対して、本実施形態では、検査容
易化設計ライブラリから、テスト時間の評価関数の値が
最小になる検査容易化設計の組合せ（Ａ４、Ｂ３、Ｃ
３、Ｄ２）を選択することによって、パラレル検査入力
パターン数の最大値が２０００から８００に減り、か
つ、集積回路１全体のスキャンＦＦ数が４００００から
２９２００（＝２０００＋３０００＋８２００＋１６０
００）に減ったので、テスタでの検査入力パターン数
は、８００×２９２００／４＝約５．８Ｍパターンと推定できる。このように、本実施形態によると、テス
タでの検査入力パターン数すなわち検査時間をさらに大
幅に短縮することができる。

【００９３】また、予め検査容易化設計ライブラリに検
査容易化情報を登録することによって、検査容易化設計
時間や検査入力パターン生成時間を短縮でき、またこれ
らの処理の手戻りを回避できるので、集積回路の設計期
間を短縮することができる。すなわち、図８に示すよう
な検査容易化設計ライブラリを用い、各ブロックに対
し、この検査容易化設計ライブラリから検査容易化設計
を選択し割り当てることによって、設計期間の短縮が実
現される。特に、将来的には、ＩＰを用いた集積回路の
設計に有効である。

【００９４】（第５の実施形態）図９は本発明の第５の
実施形態に係る検査容易化設計方法における処理の流れ
を示すフローチャートである。図９において、Ｓ５１は
パーシャルスキャン設計された集積回路の全てのブロッ
クについて、以下のステップＳ５２〜Ｓ５８の処理を実
行したか否かの判定を行うステップであり、ＹＥＳのと
きは処理を終了し、そうでないときはステップＳ５２に
進む。ステップＳ５２では、まだ処理していないブロッ
クを１個選択する。

【００９５】Ｓ５３はステップＳ５２で選択したブロッ
クの全ての出力について、以下のステップＳ５４〜Ｓ５
８の処理を完了したか否かを判定するステップである。
ＹＥＳのときはステップＳ５１に戻り、そうでないとき
はステップＳ５４に進む。ステップＳ５４では、まだ処
理していない出力を１個選択する。

【００９６】Ｓ５５はステップＳ５４で選択した出力が
２個以上のブロックの入力に接続しているか否かを判定
するステップである。ＮＯのときはステップＳ５３に戻
る。一方、ＹＥＳのときはステップＳ５６に進み、接続
されている各入力について、出力側に探索したとき組合
せ回路のみをとおって到達可能な，スキャンＦＦでない
ＦＦと、その個数を求める。そして、個数が最大の入力
を選択し（Ｓ５７）、選択した入力以外の入力から到達
可能なＦＦをスキャンＦＦに置換する。

【００９７】本実施形態に係る検査容易化設計方法につ
いて、図１０を参照しながら説明を行う。図１０におい
て、Ｅ，Ｆ，Ｇは集積回路内のブロックであり、１１，
１２，１３はＦＦである。

【００９８】第１〜第４の実施形態で説明したように、
集積回路のパラレル検査入力パターン数は、各ブロック
のパラレル検査入力パターン数の最大値によって支配さ
れる、と考えることができる。この前提としては、ブロ
ックの検査容易化設計としてパーシャルスキャン設計が
割り当てられたとき、ブロックの出力から組合せ回路部
分のみを通って到達可能なブロック内のＦＦは、必ずス
キャンＦＦに置換されていることを要する。

【００９９】しかしながら、実際のパーシャルスキャン
設計された集積回路では、図１０に示すように、例えば
送信側のブロックＥの出力に、２個の受信側ブロック
Ｆ，Ｇの入力が接続しており、その入力にはそれぞれ、
当該入力から組合せ回路のみを通って到達可能であり、
かつ、スキャンＦＦでないＦＦが存在する場合がある。
この場合、集積回路全体を検査するとき、ブロックＦの
検査入力パターンとブロックＧの検査入力パターンとは
ともにブロックＥを介して設定するので、ブロックＦの
検査入力パターンとブロックＧの検査入力パターンとに
異なる値を設定する場合には、値を同時に設定すること
ができない。このため、集積回路全体のパラレル検査入
力パターン数は、ブロックＦ単独やブロックＧ単独での
パラレル検査入力パターン数よりも、多くなる可能性が
ある。

【０１００】そこで、本実施形態では、受信側ブロック
の入力が複数ある場合には、各入力について、当該入力
から組合せ回路のみを通って到達可能であり、かつ、ス
キャンＦＦでないＦＦとその個数とを求める（Ｓ５
６）。図１０の場合には、ブロックＦの入力から到達可
能なスキャンＦＦでないＦＦはＦＦ１１，１２の２個で
あり、ブロックＧの入力から到達可能なスキャンＦＦで
ないＦＦはＦＦ１３の１個である。

【０１０１】この場合、到達可能なＦＦの個数が最大と
なるのはブロックＦの入力であり、ブロックＧの入力の
方が到達可能なＦＦの個数が少ない（Ｓ５７）ので、Ｆ
Ｆ１３をスキャンＦＦに置換する（Ｓ５８）。このスキ
ャン化により、ブロックＧの検査の大部分はスキャンＦ
Ｆ１３に値を設定することによって実行できるので、集
積回路のパラレル検査入力パターン数が各ブロックのパ
ラレル検査入力パターン数の最大値によって支配される
可能性が高くなる。これにより、テスタでの検査入力パ
ターン数を推定したとき、その推定値の誤差が小さくな
る。

【０１０２】（第６の実施形態）本発明の第６の実施形
態に係る検査容易化設計方法は、検査ポイントを挿入す
るものであり、かつ、集積回路やブロックについて、そ
のパラレル検査入力パターン数が削減されるように、挿
入する検査ポイントの位置を求めるものである。

【０１０３】図１１は本実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。
図１１において、Ｓ６１は各外部出力について故障を検
出する割合ｒを算出するステップ、Ｓ６２は故障検出確
率ｒが所定値以上の外部出力が複数存在するか否かを判
定するステップであり、複数存在するときはステップＳ
６３に進む一方、そうでないときは処理を終了する。

【０１０４】Ｓ６３は故障検出確率ｒが所定値以上の外
部出力を全て選択するステップ、Ｓ６４はステップＳ６
３で選択した外部出力のうちの少なくとも２つから到達
可能である共通の外部入力が存在するか否かを判定する
ステップであり、存在するときはステップＳ６５に進む
一方、そうでないときは処理を終了する。

【０１０５】Ｓ６５はその共通の到達可能な外部入力が
１個の外部出力にのみ到達可能になるように、検査ポイ
ント挿入を行うステップ、Ｓ６６は検査ポイントを挿入
した信号線を外部入出力に変更するステップである。検
査ポイント挿入を行った信号線は、等価的に外部入出力
とみなすことができる。

【０１０６】ここで、故障検出確率ｒは、その外部出力
から到達可能なゲート数の全ゲート数に対する割合によ
って、近似的に表すものとする。また、複数の外部出力
に到達可能なゲートについては、到達可能な外部出力の
数の逆数を、その個数として用いる。例えば、２個の外
部出力に到達可能なゲートの場合、故障検出確率の算出
においては、その個数を１／２と計数する。

【０１０７】図１１のフローチャートに従って、本実施
形態に係る検査容易化設計方法について、具体的な回路
を例にとって、図１２〜図１５を参照して説明する。

【０１０８】図１２（ａ）は検査ポイント挿入の対象と
なる組合せ回路である。集積回路を対象としてもよい
し、集積回路を構成するブロックを対象としてもよい。
図１２（ａ）において、ＰＩ１〜ＰＩ９は外部入力、Ｐ
Ｏ１〜ＰＯ３は外部出力、Ａ〜Ｏは組合せゲートを表
す。またフルスキャン設計回路についても、スキャンＦ
Ｆの出力を外部入力、通常データ入力を外部出力に変更
した組合せ回路によって、モデル化する。

【０１０９】まずステップＳ６１において、外部出力Ｐ
Ｏ１，ＰＯ２，ＰＯ３について、故障検出確率すなわち
到達可能なゲート数の割合を求める。その結果を図１２
（ｂ）に示す。例えば外部出力ＰＯ１の場合、到達可能
なゲートはＡ，Ｂ，Ｃ，Ｄの４ゲートであるが、ゲート
Ｂは外部出力ＰＯ２からも到達可能であるので、その個
数を１／２とし、到達可能なゲート数を３．５（＝３＋
１／２）と算出する。この到達可能なゲート数を回路全
体のゲート数１５で除した値が、故障検出確率となる。

【０１１０】次にステップＳ６２，Ｓ６３において、所
定値を３０％とし、故障検出確率が３０％以上の外部出
力であるＰＯ２，ＰＯ３を選択する。

【０１１１】次にステップＳ６４において、外部出力Ｐ
Ｏ２，ＰＯ３から共通の到達可能な外部入力があるか否
かを判定する。図１２（ｃ）に示すように、外部出力Ｐ
Ｏ２，ＰＯ３から共通の到達可能な外部入力として、外
部入力ＰＩ３，ＰＩ４，ＰＩ５，ＰＩ６が存在すると判
定する。

【０１１２】次にステップＳ６５において、外部出力Ｐ
Ｏ２，ＰＯ３から共通の到達可能な外部入力がなくなる
ように、言い換えると、外部入力ＰＩ３，ＰＩ４，ＰＩ
５，ＰＩ６が外部出力ＰＯ２，ＰＯ３のいずれか一方に
のみ到達可能になるように、検査ポイントを挿入する。

【０１１３】図１３は図１２（ａ）の回路のうち外部出
力ＰＯ２，ＰＯ３から到達可能な組合せ回路部分のみを
示した図であり、この回路が検査ポイント挿入の対象部
分となる。各信号線上の丸で囲った外部出力名は、その
信号線から到達可能である外部出力を表す。図１３に示
すように、ゲートＫの出力信号線は外部出力ＰＯ２，Ｐ
Ｏ３の両方に到達可能であるが、その分岐先の２本の信
号線はそれぞれ、１個の外部出力にしか到達しない。そ
こでここでは、ゲートＫの出力であり、ゲートＧの入力
である信号線に検査ポイントを挿入する。また同様に、
ゲートＪの出力信号線は外部出力ＰＯ２，ＰＯ３の両方
に到達可能であるが、その分岐先の２本の信号線はそれ
ぞれ、１個の外部出力にしか到達しない。そこでここで
は、ゲートＪの出力であり、ゲートＩの入力である信号
線に検査ポイントを挿入する。この２個の検査ポイント
の挿入によって、外部出力ＰＯ２，ＰＯ３から共通に到
達可能な外部入力は、なくなる。

【０１１４】次にステップＳ６６において、検査ポイン
トを挿入した信号線を外部入出力に変更する。図１４
（ａ）に示すように、新たな外部入力ＰＩ１０，ＰＩ１
１および新たな外部出力ＰＯ４，ＰＯ５が追加される。

【０１１５】ステップＳ６１に戻り、再び各外部出力Ｐ
Ｏ１〜ＰＯ５について故障検出確率を算出すると、図１
４（ｂ）に示すような結果になり、ステップＳ６２にお
いて、故障検出の割合が所定値である３０％以上の外部
出力がＰＯ２しか存在しないので、処理を終了する。

【０１１６】到達可能な共通の外部入力が多数存在する
と、異なる外部出力で検出する故障の検査入力パターン
が圧縮されない可能性が高い。したがって本実施形態の
ように、多くの故障を検出する可能性のある複数の外部
出力から到達可能な共通の外部入力を削除するように、
検査ポイントを挿入することによって、複数の外部出力
の検査入力パターン同士が無条件で圧縮できる。この結
果、組合せ回路全体のパラレル検査入力パターン数を削
減することができる。

【０１１７】なお、故障検出確率の代わりに、各外部出
力について、その外部出力から到達可能な外部入力数を
算出し、この到達可能な外部入力数を用いて、ステップ
Ｓ６２，Ｓ６３における外部出力の選択を行ってもよ
い。

【０１１８】図１５は図１２（ａ）の組合せ回路に対し
て、求めた検査ポイントの位置に検査回路が挿入された
回路を示す図である。図１５において、２１，２２は検
査回路であり、検査回路２１は検査用の２入力セレクタ
２１ａおよび検査用のスキャンＦＦ２１ｂによって構成
されており、検査回路２２は検査用の２入力セレクタ２
２ａおよび検査用のスキャンＦＦ２２ｂによって構成さ
れている。

【０１１９】２５は２入力セレクタ２１ａ，２１ｂの選
択信号を制御するためのリセット付きのスキャンＦＦで
ある。２６はスキャンインＳＩＮ、スキャンＦＦ２５，
２２ｂ，２１ｂおよびスキャンアウトＳＯＵＴによって
構成されたスキャンパスである。スキャンＦＦ２５は、
データ入力Ｄが、２入力セレクタ２１ａ，２２ａが通常
動作を行うときの選択信号の値に固定され、かつ、リセ
ット入力Ｒが、スキャンテストのときにスキャンＦＦ２
５のリセットの値がディスイネーブルとなるように、構
成されている。テストモードは、スキャンテスト時はデ
ィスイネーブル（“１”）、通常動作時はイネーブル
（“０”）となる。スキャンＦＦ２５は、リセット入力
Ｒが“０”のとき、通常動作する。

【０１２０】従来では、回路中に検査回路を挿入したと
き、２入力セレクタの選択信号線はテストモードに固定
されていたため、セレクタ２１ａのＡ入力の信号線およ
びセレクタ２２ａのＡ入力信号線が検査不能となってい
た。これに対して、図１５のように、セレクタ制御用の
スキャンＦＦ２５を設けたことによって、これらの検査
不能信号線が検査可能になる。通常動作時には、スキャ
ンＦＦ２５のリセットがアクティブになるため、２入力
セレクタ２１ａ，２２ａはともに通常の信号線を選択す
る。

【０１２１】図１６はスキャンＦＦ２５の他の構成例を
示す図である。同図中、（ａ）のスキャンＦＦ２５ａで
は、データ入力Ｄが、２入力セレクタ２１ａ，２２ａが
通常動作を行うときの選択信号の値に固定されている。
クロック１回で通常動作するので、テストモードピンが
不要になる。（ｂ）のスキャンＦＦ２５Ｂでは、通常デ
ータ入力Ｄには、任意の信号線、例えば可観測性の悪い
信号線を接続することができ、故障検出率のさらなる向
上が実現される。

【０１２２】なお、図１５に示すような、２入力セレク
タの選択信号を制御するためのスキャンＦＦを設ける構
成は、本実施形態以外の手法によって検査ポイントの位
置を求めた場合であっても、同様に適用可能である。

【０１２３】（第７の実施形態）本発明の第７の実施形
態に係る検査容易化設計方法も、第６の実施形態と同様
に、検査ポイントを挿入するものであり、かつ、集積回
路やブロックについて、そのパラレル検査入力パターン
数が削減されるように、挿入する検査ポイントの位置を
求めるものである。

【０１２４】図１７は本実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。
図１７において、Ｓ７１は各外部出力について故障検出
確率ｒを算出するステップであり、第６の実施形態にお
けるステップＳ６１と同様である。Ｓ７２は故障検出確
率ｒが所定値以上であり、かつ、到達可能な外部入力数
が所定値以上の外部出力が存在するか否かを判定するス
テップであり、存在するときはステップＳ７３に進む一
方、そうでないときは処理を終了する。

【０１２５】Ｓ７３は故障検出確率ｒが所定値以上であ
り、かつ、到達可能な外部入力数が所定値以上である外
部出力を１個選択するステップ、Ｓ７４はステップＳ７
３で選択した外部出力から到達可能な信号線の中で、到
達可能な外部入力数が最も多い信号線を１本選択し、検
査ポイントを挿入するステップ、Ｓ７５は検査ポイント
を挿入した信号線を外部入出力に変更するステップであ
る。ステップＳ７４において、到達可能な外部入力数が
最も多い信号線が複数本存在するときは、検査ポイント
挿入を行ったときの影響が多数の信号線に及ぶ可能性の
高いファンアウトステムを、優先的に選択する。

【０１２６】図１７のフローチャートに従って、本実施
形態に係る検査容易化設計方法について、具体的な回路
を例にとって、図１８〜図２２を参照して説明する。

【０１２７】図１８（ａ）は検査ポイント挿入の対象と
なる組合せ回路である。図１８（ａ）において、ＰＩ１
〜ＰＩ６は外部入力、ＰＯ１，ＰＯ２は外部出力、Ａ〜
Ｉは組合せゲートを表す。またフルスキャン設計回路に
ついても、スキャンＦＦの出力を外部入力、通常データ
入力を外部出力に変更した組合せ回路によって、モデル
化する。

【０１２８】今回は故障検出確率をゲートから求めてい
るが、信号線でも同様のことができる。まずステップＳ
７１において、外部出力ＰＯ１，ＰＯ２について、故障
検出確率すなわち到達可能なゲート数の割合を求める。
その結果を図１８（ｂ）に示す。例えば外部出力ＰＯ２
の場合、到達可能なゲートはＤ，Ｅ，Ｈの３ゲートであ
るが、ゲートＤは外部出力ＰＯ１からも到達可能である
ので、その個数を１／２とし、到達可能なゲート数を
２．５（＝２＋１／２）と算出する。この到達可能なゲ
ート数を回路全体のゲート数９で除した値が、故障検出
確率となる。

【０１２９】次にステップＳ７２，Ｓ７３において、故
障検出確率が４０％以上でかつ到達可能な外部入力数が
５個以上の外部出力を選択するものとする。ここでは、
外部出力ＰＯ１を選択する。

【０１３０】次にステップＳ７４において、検査ポイン
トを挿入する。図１９は図１８（ａ）の回路のうち外部
出力ＰＯ１から到達可能な組合せ回路部分のみを示した
図であり、この回路が検査ポイント挿入の対象部分とな
る。各信号線上の丸で囲った外部入力名はその信号線か
ら到達可能である外部入力を表す。図１９において、到
達可能な外部入力数が５個未満でかつ最も多い（すなわ
ち４個）ゲートＩ，Ｆ間の信号線に検査ポイントを挿入
する。次にステップＳ７５において、検査ポイントを挿
入した信号線を外部入出力に変更する。図２０（ａ）に
示すように、新たな外部入力ＰＩ７および新たな外部出
力ＰＯ３が追加される。

【０１３１】ステップＳ７１に戻り、再び各外部出力に
ついて故障検出確率を算出する。その結果を図２０
（ｂ）に示す。ステップＳ７２，Ｓ７３において、故障
検出確率が４０％以上でありかつ到達可能な外部入力数
が５個以上の外部出力ＰＯ１が存在すると判定され、外
部出力ＰＯＩが再び選択される。

【０１３２】次にステップＳ７４において、検査ポイン
トを挿入する。図２１は図２０（ａ）の回路のうち外部
出力ＰＯ１から到達可能な組合せ回路部分のみを示した
図であり、この回路が検査ポイント挿入の対象部分とな
る。図２１において、到達可能な外部入力数が５個未満
でかつ最も多い（すなわち３個）ゲートＩ，Ｂ間の信号
線に検査ポイントを挿入する。次にステップＳ７５にお
いて、検査ポイントを挿入した信号線を外部入出力に変
更する。図２２（ａ）に示すように、新たな外部入力Ｐ
Ｉ８および新たな外部出力ＰＯ４が追加される。

【０１３３】ステップＳ７１に戻り、再び各外部出力に
ついて故障検出確率を算出する。その結果を図２２
（ｂ）に示す。ステップＳ７２において、故障検出確率
が４０％以上でかつ到達可能な外部入力数が５個以上の
外部出力が存在しないと判断され、処理を終了する。

【０１３４】ここで、ある外部出力に到達可能な外部入
力が多数存在すると、その外部出力で検出する故障の検
査入力パターンは到達可能な多くの外部入力に値を割り
当てる可能性が高く、このため、検査入力パターンの圧
縮も効率が悪くなる可能性が高い。したがって本実施形
態のように、多くの故障を検出する可能性があり、かつ
多数の到達可能な外部入力を持つ外部出力から到達可能
な外部入力数を削除するように、検査ポイントを挿入す
ることによって、多くの故障を検出する可能性のある外
部出力の検査入力パターンの圧縮効率を向上させること
ができる。この結果、組合せ回路全体のパラレル検査入
力パターン数を削減することができる。

【０１３５】また、外部入力の値割当確率の最大値が所
定値以下の値になるように、検査ポイントの挿入位置を
求めてもよい。ここで、外部入力割当確率とは、その外
部入力が到達可能な各外部出力についての故障検出確率
の総和である。

【０１３６】例えば、図１８（ａ）の回路において、外
部入力ＰＩ１，ＰＩ２，ＰＩ３は外部出力ＰＯ１にのみ
到達可能であるので、その外部入力割当確率は７２．２
％であり、外部入力ＰＩ４，ＰＩ５は外部出力ＰＯ１，
ＰＯ２の両方に到達可能であるので、その外部入力割当
確率は１００％であり、外部入力ＰＩ６は外部出力ＰＯ
２にのみ到達可能であるので、その外部入力割り当て確
率は２７．８％である。

【０１３７】いま、外部入力の値割当確率の最大値を８
０％以下の値にしたいとする。このために、ファンアウ
トステムのゲートに検査ポイントを挿入する。これは、
ファンアウトステムが到達可能な外部出力数を増やす原
因であるためである。ファンアウトステムであるゲート
Ｂ，Ｄに検査ポイントを挿入すると、図２３のようにな
る。図２３から分かるように、外部入力の値割当確率の
最大値は外部入力ＰＩ８の７７．８％になる。

【０１３８】（第８の実施形態）本発明の第８の実施形
態に係る検査容易化設計方法も、第６の実施形態と同様
に、検査ポイントを挿入するものであり、かつ、集積回
路やブロックについて、そのパラレル検査入力パターン
数が削減されるように、挿入する検査ポイントの位置を
求めるものである。

【０１３９】図２４は本発明の第８の実施形態に係る検
査容易化設計方法における処理の流れを示すフローチャ
ートである。図２４において、Ｓ８１は検査容易化設計
の対象となる集積回路またはブロックについて、各外部
出力の故障検出確率を算出するステップである。ここで
の故障検出確率は、第６の実施形態において定義された
ものとする。Ｓ８２は各外部入力について、故障を検出
するときに値が割り当てられる確率を算出するステップ
である。値が割り当てられる確率は、その外部入力から
到達可能な外部出力の故障検出確率の総和によって算出
するものとし、この値を値割り当て確率と呼ぶ。Ｓ８３
はある所定値以上の値割り当て確率をもつ外部入力が存
在するか否かを判定するステップである。もし存在すれ
ばステップＳ８４へ進み、存在しないときは、処理を終
了する。

【０１４０】ステップＳ８４では、全ての検査ポイント
挿入可能な信号線に対して処理が終了したかを判定し、
終了していればステップＳ８６に、そうでなければステ
ップＳ８５に進む。ステップＳ８５では、検査ポイント
を仮に挿入し、挿入した検査ポイントを外部入出力とみ
なしたときの、各外部入力の値割り当て確率を算出し、
ステップＳ８４に戻る。Ｓ８６はステップＳ８５で算出
した値割り当て確率を基にして、値割り当て確率の最大
値が最も小さくなる位置に、すなわち最も効果の高くな
る個所に、検査ポイントを挿入するステップである。ス
テップＳ８７では、ステップＳ８６で挿入した検査ポイ
ントを外部入出力として扱い、ステップＳ８１に戻る。

【０１４１】回路中のある故障について検査パターンを
作成した場合、値が割り当てられる外部入力の個数が大
きいとき、用いる入力ピンが他の故障について作成され
た検査パターンとの間で重複する可能性が高くなる。こ
のため、検査パターンの圧縮が可能になる確率が低くな
り、パターン長が長く伸びる。本実施形態では、この点
に鑑み、外部入力への値割り当て確率がより下がるよう
に、検査ポイントの挿入位置を求める。

【０１４２】図２４のフローチャートに基づいて、本実
施形態に係る検査容易化設計方法について具体的回路を
例にとって、図２５を参照して説明する。図２５（ａ）
は検査ポイント挿入対象の組み合わせ回路である。図２
５（ａ）において、ＰＩ１〜ＰＩ８は外部入力、ＰＯ１
〜ＰＯ３は外部出力、Ａ〜Ｊは組み合わせゲート、
（１）〜（３２）は検査ポイント挿入可能な信号線を示
す。なお、スキャン設計回路についても、スキャンＦＦ
の出力を外部入力、通常データ入力を外部出力に変更し
た組み合わせ回路によってモデル化することができ、本
実施形態と同様に、検査ポイント挿入位置を決定するこ
とができる。

【０１４３】まずステップＳ８１において、外部出力Ｐ
Ｏ１，ＰＯ２，ＰＯ３の故障検出確率、すなわち全体の
ゲート数に対する到達可能なゲート数の割合を求める。
図２５（ｂ）は求めた故障検出確率を示している。ここ
で例えば外部出力ＰＯ１に着目すると、外部出力ＰＯ１
から到達可能なゲートはＡ、Ｂ、Ｈの３ゲートである
が、ゲートＡは外部出力ＰＯ１の他に外部出力ＰＯ２か
らも到達可能である。すなわち、外部出力ＰＯ１，ＰＯ
２でゲートＡの故障を検出すると考え、外部出力ＰＯ１
ではゲートＡの故障の１／２を検出するものとする。同
様に、ゲートＢは外部出力ＰＯ１の他に外部出力ＰＯ
２，ＰＯ３からも到達可能であるので、外部出力ＰＯ１
ではゲートＢの故障の１／３を検出するものとする。ま
たゲートＨは、外部出力ＰＯ１からのみ到達可能である
ので、ゲートＨの故障は全てＰＯ１で検出すると考えら
れる。よって、外部入力ＰＯ１から到達可能なゲート数
の全ゲート数に対する割合は、全ゲート数が１０である
ので、［｛（１／２）＋（１／３）＋１｝／１０］×１００＝
１８．３（％）と求まる。他の外部出力ＰＯ２、ＰＯ３についても同様
に、故障検出確率を求めることができる。

【０１４４】次にステップＳ８２において、故障を検出
する際に外部入力に値が割り当てられる確率、すなわち
外部入力から到達可能な外部出力についての故障検出確
率の総和を求める。図２５（ｃ）は求めた値割り当て確
率を示している。ここで例えば外部入力ＰＩ１に着目す
ると、外部入力ＰＩ１は外部出力ＰＯ１，ＰＯ２に到達
可能であるので、外部入力ＰＩ１の値割り当て確率は、
外部出力ＰＯ１，ＰＯ２の故障検出確率の総和すなわち
５１．６％となる。他の外部入力ＰＩ２〜ＰＩ８につい
ても同様に、値割り当て確率を求めることができる。

【０１４５】次にステップＳ８３において、ある所定値
以上の値割り当て確率を持つ外部入力が存在するか否か
を判定する。ここで、値割り当て確率の判定基準となる
所定値を７０％とすると、外部入力ＰＩ２〜ＰＩ４につ
いては１００％、外部入力ＰＩ５〜ＰＩ７については７
６．６％と所定値を越えているので、ステップＳ８４に
進む。ステップＳ８４において、まだ全ての検査ポイン
ト挿入可能箇所について処理を終了していないのでステ
ップＳ８５に進む。

【０１４６】ステップＳ８５では、全ての検査ポイント
挿入可能箇所に検査ポイントを仮に挿入し、挿入した検
査ポイントを外部入出力とみなしたとき、ステップＳ８
１，Ｓ８２と同様に各外部入力の値割り当て確率を求め
る。図２６（ａ）はステップＳ８５で算出した検査ポイ
ント挿入箇所と挿入時の値割り当て確率の最大値を示
す。

【０１４７】ステップＳ８６では、図２６（ａ）の結果
を基に、実際に挿入する検査ポイント位置を決めて、検
査ポイントの挿入を行う。ここでは、値割り当て確率の
最大値が最も小さくなる信号線（２６）を優先的に検査
ポイントの位置として決定し、検査ポイントを挿入する
ものとする。ステップＳ８７では、ステップＳ８６にお
いて信号線（２６）に挿入した検査ポイントを外部入出
力とする。挿入後の回路は図２６（ｂ）に示される。そ
の後、ステップＳ８１にもどる。

【０１４８】ステップＳ８１において、各外部出力ＰＯ
１、ＰＯ２、ＰＯ３、ＰＯ４の故障検出確率を求める。
この結果、図２７（ａ）に示すような故障検出確率が得
られる。ステップＳ８２において、各外部入力の値割り
当て確率を求める。この結果、図２７（ｂ）に示すよう
な値割り当て確率が得られる。図２５（ｃ）と比べる
と、値割り当て確率の最大値が減少していることが分か
る。そしてステップＳ８３において、値割り当て確率の
最大値が６５％であり、所定値７０％よりも小さいの
で、処理を終了する。

【０１４９】以上のように本実施形態によると、外部入
力への値割り当て確率が下がるように、信号線への検査
ポイントの挿入を行うことが可能になる。これにより、
回路中のある故障について検査パターンを作成した場合
に、値が割り当てられる外部入力の数が小さくなる可能
性が高くなり、他の検査パターンとの圧縮の可能性を高
めることができる。この結果、テスタでの検査時間を短
くすることができる。

【０１５０】なお、スキャン設計回路もスキャンＦＦの
出力を外部入力、通常データ入力を外部出力に変更した
組み合わせ回路でモデル化することが可能となり、本実
施の形態と同様に検査ポイント挿入信号線を決定するこ
とができる。

【０１５１】（第９の実施形態）ある一定の数（ｍ個）
の検査ポイントを挿入することによって、回路（信号線
数：ｎ本）中の外部入力の値割り当て確率の最大値を最
小化する問題を考える。このとき、その計算量はｎから
ｍを選択する組み合わせの数になり、一般にｎは数万以
上、ｍは数十以上であり、計算量が爆発する。そこで、
本実施形態では、次に示すようなヒューリスティックア
ルゴリズムによって、検査ポイントを選択する。

【０１５２】図２８は本実施形態に係る検査ポイントを
選択するヒューリスティックアルゴリズムである。図２
８において、Ｓ９１は検査ポイントの挿入個数の制限値
をｍ個としたときに、現在検査ポイントがｍ個選択され
ているか否かを判断する処理であり、検査ポイントがｍ
個選択されていれば、処理を終了し、それ以外の場合は
Ｓ９２にすすむ。Ｓ９２は回路中の外部出力の故障検出
確率と全信号線の値割り当て確率を計算する処理であ
る。Ｓ９３は代表信号線の中からいくつかの候補信号線
を選択する処理である。Ｓ９４は候補信号線から検査ポ
イントを挿入する信号線を選択する処理である。

【０１５３】図２９は図２８のステップＳ９３の詳細な
アルゴリズムを示す図である。図２９において、Ｓ９３
ａは回路中の全代表信号線について後述のコスト計算を
終了したか否かを判断する処理であり、終了したときは
Ｓ９３ｇに進む一方、そうでないときはＳ９３ｂに進
む。Ｓ９３ｂはまだコスト計算を行っていない代表信号
線を１つ選択する処理である。Ｓ９３ｃは代表信号線に
到達可能な外部出力の集合（第１の集合）を求める処理
である。

【０１５４】Ｓ９３ｄは第１の集合中の全外部出力につ
いて処理が行われた否かを判定する処理である。全外部
出力について、処理が行われた場合はＳ９３ａに戻り、
それ以外の場合はＳ９３ｅに進む。Ｓ９３ｅは第１の集
合から外部出力を１個選択し、その外部出力から到達可
能な外部入力の集合（第２の集合）を求め、第２の集合
中の，値割り当て確率がある閾値（指定される）以上で
ある外部入力に対して、閾値との差の総和を計算する処
理である。Ｓ９３ｆは第１の集合中の外部出力に対し
て、ステップＳ９３ｅで計算した総和をさらに足し合わ
せた総数（コスト）を計算する処理である。Ｓ９３ｇは
代表信号線からコストの大きい順に、検査ポイントを挿
入する候補信号線を指定数だけ選択する処理である。

【０１５５】図３０は図２８のステップＳ９４の詳細な
アルゴリズムを示す図である。図３０において、Ｓ９４
ａは全候補信号線について後述のコスト計算を終了した
か否かを判断する処理であり、終了したときはＳ９４ｇ
に進む一方、そうでないときはＳ９４ｂに進む。Ｓ９４
ｂはまだコスト計算を行っていない候補信号線を１つ選
択する処理である。Ｓ９４ｃは候補信号線に到達可能で
かつ値割り当て確率がしきい値である外部入力の集合
（第３の集合）を作成する処理である。

【０１５６】Ｓ９４ｄは第３の集合中の全外部出力につ
いて削減量を計算したか否かを判定する処理であり、計
算が完了したときはＳ９４ａに戻る一方、そうでないと
きはＳ９４ｅにすすむ。Ｓ９４ｅは第３の集合中の外部
入力を１つ選択し、候補信号線を切断したときに、その
外部入力から到達不可能になる外部出力の故障検出確率
の総和を計算する処理である。Ｓ９４ｆは第３の集合中
の外部入力に対して、Ｓ９４ｅで計算した総和をさらに
足し合わせた総数（コスト）を計算する処理である。Ｓ
９４ｇは候補信号線のうち最もコストが大きいものを検
査ポイントを挿入する信号線として１つ選択する処理で
ある。

【０１５７】本実施形態に係るアルゴリズムについて、
具体的な回路を例にとって、説明する。

【０１５８】図３１は本実施形態に係る検査ポイント選
択のヒューリスティックアルゴリズムを適用する組合せ
回路であり、ＰＩ１〜ＰＩ７は外部入力、ＰＯ１〜ＰＯ
４は外部出力、Ｃ１〜Ｃ１８は組合せ論理ゲート、ｎ１
〜ｎ４５は信号線である。ここでは、挿入する検査ポイ
ントは２個とし、候補信号線の本数は３（コスト値が同
数の場合はそれ以上になる）、値割り当て確率の閾値は
５０％とする。

【０１５９】図３２は図３１の回路に対してステップＳ
９２を実行した結果を示す図であり、同図中、（ａ）は
外部出力の故障検出確率、（ｂ）は外部入力の値割り当
て確率の計算結果である。

【０１６０】ここで、ファンアウトステム（分岐元）で
あり、かつ、値割り当て確率が、外部出力の故障検出率
の最大値よりも大きく、外部入力の値割り当て確率の最
大値よりも小さい信号線を、代表信号線とする。図３２
の結果から、ここでの代表信号線は、ファンアウトステ
ムであり、かつ、値割り当て確率が３１．１１％よりも
大きく１００％よりも小さい信号線となる。具体的に
は、信号線ｎ２，ｎ４，ｎ１７，ｎ２７，ｎ２８，ｎ３
５，ｎ３８が代表信号線となる。

【０１６１】検査ポイントの挿入によって、できるだけ
数多くの外部入力の値割り当て確率が減少することが好
ましい。この点で、ファンアウトステムは到達可能な外
部出力数が多くなる原因となる信号線であり、到達可能
な外部出力が多いということは、外部出力の故障検出確
率の減少によって、減少する外部入力数は多いと考えら
れる。また、外部入力や外部出力の近くのファンアウト
ステムに検査ポイントを挿入しても、値割り当て確率の
減少という観点からみて、ほとんど効果がない。このた
め、代表信号線の値割り当て確率の範囲を、外部出力の
故障検出率の最大値よりも大きく、外部入力の値割り当
て確率の最大値よりも小さい範囲とする。

【０１６２】図３３は各代表信号線に対するコスト計算
（ステップＳ９３）の結果を示す図である。信号線ｎ２
を例にとって説明すると、到達可能な外部出力はＰＯ
１，ＰＯ２（第１の集合）である。外部出力ＰＯ１に到
達可能な外部入力（第２の集合）のうち値割り当て確率
が閾値以上のものはＰＩ２、ＰＩ６であり、その割り当
て確率と閾値との差の総和は、（５５．９２−５０）＋（１００−５０）＝５５．９２となる。また外部出力ＰＯ２に到達可能な外部入力（第
２の集合）のうち値割り当て確率が閾値以上のものはＰ
Ｉ２，ＰＩ３，ＰＩ４，ＰＩ５，ＰＩ６であり、その割
り当て確率と閾値との差の総和は、（５５．９２−５０）＋（６８．８９−５０）＋（６
８．８９−５０）＋（６８．８９−５０）＋（１００−
５０）＝１１２．５９となる。これらを足し合わせた総数すなわち信号線ｎ２
のコストは、５５．９２＋１１２．５９＝１６８．５１と計算される。同様に、他の代表信号線についてもコス
トが計算される。図３３の結果から、コスト値が大きい
信号線ｎ４，ｎ２７，ｎ３８が候補信号線として選択さ
れる（Ｓ９３ｇ）。

【０１６３】図３４は各候補信号線に対するコスト計算
（ステップＳ９４）の結果を示す図である。信号線ｎ２
７を例にとって説明すると、信号線ｎ２７に到達可能で
ありかつその値割り当て確率が閾値を超えている外部入
力はＰＩ３，ＰＩ４，ＰＩ５である。まず外部入力ＰＩ
３について考えると、信号線ｎ２７を切断することによ
って、外部入力ＰＩ３から到達不可能になる外部出力は
ＰＯ２，ＰＯ３，ＰＯ４となり、外部入力ＰＩ３は大幅
な値割り当て確率の減少が見込める。すなわち、その削
減量は２３．７１＋２２．５９＋２２．５９＝６８．８９と計算される。同様に、外部入力ＰＩ４，ＰＩ５につい
て削減量はそれぞれ６８．８９となる。これらを足し合
わせた総数すなわち信号線ｎ２７のコストは、６８．８９＋６８．８９＋６８．８９＝２０６．６７となる。同様に、他の候補信号線についても図３４に示
すようにコスト計算が行われる。図３４の結果から、コ
スト値が最も大きい候補信号線ｎ２７が検査ポイントを
挿入する信号線として選択される。

【０１６４】図３５は信号線ｎ２７に検査ポイントを挿
入した回路モデルを示す図である。検査ポイントの挿入
によって、信号線ｎ２７はｎ２７ｐｉとｎ２７ｐｏとに
なり、それぞれ新たな外部入力ＰＩ８と外部出力ＰＯ５
に接続されている。

【０１６５】図３６は図３５の回路に対してステップＳ
９２を実行した結果を示す図であり、同図中、（ａ）は
外部出力の故障検出確率、（ｂ）は外部入力の値割り当
て確率の計算結果である。図３６の結果から、ここでの
代表信号線は、ファンアウトステムであり、かつ、値割
り当て確率が３０．９８％よりも大きく８２．６０％よ
りも小さい信号線となる。具体的には、信号線ｎ２，ｎ
１７，ｎ２８，ｎ３５，ｎ３８が代表信号線となる。

【０１６６】図３７は各代表信号線に対するコスト計算
（ステップＳ９３）の結果を示す図である。この場合、
コストの大きいものから３本を選択できなかったので５
本とも候補信号線とする。

【０１６７】図３８は各候補信号線に対するコスト計算
（ステップＳ９４）の結果を示す図である。図３８の結
果から、コストが最も大きい信号線ｎ３５を検査ポイン
トを挿入する信号線として選択する。

【０１６８】図３９は信号線ｎ３５に検査ポイントを挿
入した回路モデルを示す図である。検査ポイントの挿入
によって、信号線ｎ３５はｎ３５ｐｉとｎ３５ｐｏとに
なり、それぞれ新たな外部入力ＰＩ９と外部出力ＰＯ６
に接続されている。

【０１６９】図４０は図３９の回路に対して外部出力の
故障検出確率と外部入力の値割り当て確率を計算した結
果を示す図である。図４０から分かるように、信号線ｎ
２７とｎ３５に検査ポイントを挿入することによって、
外部入力の値割り当て確率の最大値を１００％から４
７．１７％に削減することができた。

【０１７０】以上のように本実施形態によると、検査ポ
イントを挿入する信号線を少ない計算量で効果的に選択
することができる。

【０１７１】

【発明の効果】以上のように本発明によると、パラレル
検査入力パターン数や、スキャンパス１本当たりのスキ
ャンＦＦ数を削減することができるので、検査時におけ
るテスタでの検査入力パターン数を削減することができ
る。したがって、実際の集積回路の検査時間を大幅に短
縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。

【図２】（ａ）は検査容易化設計の対象となる集積回路
の一例を示す図、（ｂ）は（ａ）に示す各ブロックのフ
ルスキャン設計時のスキャンＦＦ数および検査入力パタ
ーン数を表す図、（ｃ）は検査ポイント挿入後のブロッ
クＣのスキャンＦＦ数および検査入力パターン数を表す
図である。

【図３】本発明の第２の実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。

【図４】（ａ）〜（ｃ）はそれぞれ図２（ａ）のブロッ
クＡ，Ｂ，Ｄについての、図３のフローのステップＳ２
６，Ｓ２７の実行結果を示す図である。

【図５】本発明の第３の実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。

【図６】（ａ）〜（ｃ）はそれぞれ図２（ａ）のブロッ
クＡ，Ｂ，Ｄについての、図５のフローのステップＳ３
６，Ｓ３７の実行結果を示す図である。

【図７】本発明の第４の実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。

【図８】（ａ）〜（ｄ）は図２（ａ）の各ブロックにつ
いての検査容易化設計ライブラリである。

【図９】本発明の第５の実施形態に係る検査容易化設計
方法における処理の流れを示すフローチャートである。

【図１０】図９の処理の対象となるブロックの接続関係
を示す図である。

【図１１】本発明の第６の実施形態に係る検査容易化設
計方法における処理の流れを示すフローチャートであ
る。

【図１２】（ａ）は検査ポイント挿入の対象となる組合
せ回路を示す図、（ｂ）は（ａ）の回路における各外部
出力の故障検出確率を示す図、（ｃ）は（ａ）の外部出
力ＰＯ２，ＰＯ３から到達可能な外部入力を示す図であ
る。

【図１３】図１２（ａ）の回路のうち外部出力ＰＯ２，
ＰＯ３から到達可能な組み合わせ回路部分を示す図であ
る。

【図１４】（ａ）は図１３の回路において、検査ポイン
トを挿入した信号線が外部入出力に変更された結果を示
す図、（ｂ）は（ａ）の回路における各外部出力の故障
検出確率を示す図である。

【図１５】図１２（ａ）の組合せ回路に対して、求めた
検査ポイントの位置に検査回路が挿入された回路を示す
図である。

【図１６】（ａ），（ｂ）はセレクタ制御用のスキャン
ＦＦの他の構成例である。

【図１７】本発明の第７の実施形態に係る検査容易化設
計方法における処理の流れを示すフローチャートであ
る。

【図１８】（ａ）は検査ポイント挿入の対象となる組合
せ回路を示す図、（ｂ）は（ａ）の回路における各外部
出力の故障検出確率を示す図である。

【図１９】図１８（ａ）の回路のうち外部出力ＰＯ１か
ら到達可能な組合せ回路部分のみを示した図である。

【図２０】（ａ）は図１９の回路において、検査ポイン
トを挿入した信号線が外部入出力に変更された結果を示
す図、（ｂ）は（ａ）の回路における各外部出力の故障
検出確率を示す図である。

【図２１】図２０（ａ）の回路のうち外部出力ＰＯ１か
ら到達可能な組合せ回路部分のみを示した図である。

【図２２】（ａ）は図２１の回路において、検査ポイン
トを挿入した信号線が外部入出力に変更された結果を示
す図、（ｂ）は（ａ）の回路における各外部出力の故障
検出確率を示す図である。

【図２３】図１８（ａ）の回路のファンアウトステムに
検査ポイントを挿入した結果を示す図である。

【図２４】本発明の第８の実施形態に係る検査容易化設
計方法における処理の流れを示すフローチャートであ
る。

【図２５】（ａ）は検査ポイント挿入対象の組み合わせ
回路、（ｂ）は（ａ）の回路における各外部出力の故障
検出確率、（ｃ）は（ａ）の回路における各外部入力の
値割り当て確率である。

【図２６】（ａ）は検査ポイント挿入時の値割り当て確
率の最大値、（ｂ）は図２５（ａ）の回路において信号
線（２６）に検査ポイントを挿入した結果の回路であ
る。

【図２７】（ａ）は図２６（ｂ）の回路における各外部
出力の故障検出確率、（ｂ）は図２６（ｂ）の回路にお
ける各外部入力の値割り当て確率である。

【図２８】本発明の第９の実施形態に係る検査容易化設
計方法における処理の流れを示すフローチャートであ
る。

【図２９】図２８のフローにおけるステップＳ９３の詳
細を示すフローである。

【図３０】図２８のフローにおけるステップＳ９４の詳
細を示すフローである。

【図３１】本発明の第９の実施形態に係る方法の対象と
なる組み合わせ回路を示す図である。

【図３２】（ａ）は図３１の回路における外部出力の故
障検出確率を示す図、（ｂ）は図３１の回路における外
部入力の値割り当て確率を示す図である。

【図３３】図３１の回路における代表信号線のコスト計
算結果を示す図である。

【図３４】図３１の回路における検査ポイント挿入候補
信号線のコスト計算結果を示す図である。

【図３５】図３１の回路において信号線ｎ２７に検査ポ
イントを挿入した回路モデルを示す図である。

【図３６】（ａ）は図３５の回路における外部出力の故
障検出確率を示す図、（ｂ）は図３５の回路における外
部入力の値割り当て確率を示す図である。

【図３７】図３５の回路における代表信号線のコスト計
算結果を示す図である。

【図３８】図３５の回路における検査ポイント挿入候補
信号線のコスト計算結果を示す図である。

【図３９】図３５の回路において信号線ｎ３５に検査ポ
イントを挿入した回路モデルを示す図である。

【図４０】（ａ）は図３９の回路における外部出力の故
障検出確率を示す図、（ｂ）は図３９の回路における外
部入力の値割り当て確率を示す図である。

【図４１】フルスキャン回路の一例を模式的に示す図で
ある。

【図４２】図４１に示すフルスキャン回路の検査入力パ
ターン生成モデルである。

【図４３】図４２に示す検査入力パターン生成モデルに
対して生成した検査入力パターンである。

【図４４】図４３に示すパラレル検査入力パターンを実
際のフルスキャン設計回路用に変換した検査入力パター
ンである。

【符号の説明】

１集積回路１１〜１３ＦＦ２１，２２検査回路２１ａ，２２ａ２入力セレクタ２１ｂ，２２ｂスキャンＦＦ２５，２５Ａ，２５ＢスキャンＦＦ

Claims

【特許請求の範囲】

【請求項１】集積回路に対し、検査入力パターンの生
成を容易にするための検査容易化設計を行う方法であっ
て、前記検査入力パターンの個数がより少なくなるように、
前記集積回路を構成する各ブロック毎に、それぞれ、検
査容易化設計を割り当てる工程を備えたことを特徴とす
る検査容易化設計方法。
【請求項２】請求項１記載の検査容易化設計方法にお
いて、前記検査容易化設計割り当て工程は、各ブロックについて、フルスキャン設計したときのパラ
レル検査入力パターン数を求める第１の処理と、前記第１の処理において求めたパラレル検査入力パター
ン数が所定値を超える，対象ブロックに対し、フルスキ
ャン設計を行い、かつ、検査ポイントを挿入する第２の
処理と、前記対象ブロック以外のブロックに対し、フルスキャン
設計を行う第３の処理とを備えたものであることを特徴
とする検査容易化設計方法。
【請求項３】請求項１記載の検査容易化設計方法にお
いて、前記検査容易化設計割り当て工程は、各ブロックについて、フルスキャン設計したときのパラ
レル検査入力パターン数を求める第１の処理と、前記第１の処理において求めたパラレル検査入力パター
ン数が最大の，対象ブロックに対し、フルスキャン設計
を行う第２の処理と、前記対象ブロック以外のブロックに対し、そのパラレル
検査入力パターン数が、前記第１の処理において求めた
前記対象ブロックのパラレル検査入力パターン数を超え
ないように、パーシャルスキャン設計またはフルスキャ
ン設計を行う第３の処理とを備えたものであることを特
徴とする検査容易化設計方法。
【請求項４】請求項１記載の検査容易化設計方法にお
いて、前記検査容易化設計割り当て工程は、各ブロックについて、フルスキャン設計したときのパラ
レル検査入力パターン数を求める第１の処理と、前記第１の処理において求めたパラレル検査入力パター
ン数が所定値を超える，対象ブロックに対し、フルスキ
ャン設計を行い、かつ、検査ポイントを挿入する第２の
処理と、前記対象ブロックについて、パラレル検査入力パターン
数を求める第３の処理と、前記対象ブロック以外のブロックに対し、そのパラレル
検査入力パターン数が、前記第３の処理において求めた
前記対象ブロックのパラレル検査入力パターン数を超え
ないように、パーシャルスキャン設計またはフルスキャ
ン設計を行う第４の処理とを備えたものであることを特
徴とする検査容易化設計方法。
【請求項５】請求項１記載の検査容易化設計方法にお
いて、前記検査容易化設計割り当て工程は、各ブロックについて、検査容易化設計の種類と、その検
査容易化設計の結果を表す結果情報とが格納された検査
容易化設計ライブラリを用い、かつ、各ブロックに対し、前記検査容易化設計ライブラリか
ら、故障検査に要するテスト時間に係る評価関数に従っ
て、検査容易化設計を選択する処理を備えていることを
特徴とする検査容易化設計方法。
【請求項６】請求項５記載の検査容易化設計方法にお
いて、前記検査容易化設計ライブラリは、前記結果情報とし
て、スキャンＦＦ数と、パラレル検査入力パターン数と
を格納したものであることを特徴とする検査容易化設計
方法。
【請求項７】請求項５記載の検査容易化設計方法にお
いて、前記評価関数は、各ブロックのスキャンＦＦ数の総和
と、各ブロックのパラレル検査入力パターン数の最大値
との積であることを特徴とする検査容易化設計方法。
【請求項８】パーシャルスキャン化された集積回路に
対し、検査入力パターンの生成を容易にするための検査
容易化設計を行う方法であって、前記集積回路において、一のブロックの出力と共通に接
続されている複数のブロックの，前記一のブロックの出
力と接続された各入力について、当該入力から組合せ回
路のみを通って到達可能であり、かつ、スキャンＦＦで
ないＦＦを探索するとともに、その個数を求める第１の
処理と、前記各入力から、前記第１の処理において求めたＦＦの
個数が最大である入力を、１個選択する第２の処理と、前記各入力のうち、前記第２の処理において選択した入
力以外の入力について、前記第１の処理において探索し
たＦＦを、全てスキャンＦＦに置換する第３の処理とを
備えたことを特徴とする検査容易化設計方法。
【請求項９】集積回路に対し、検査入力パターンの生
成を容易にするための検査容易化設計を行う方法であっ
て、前記集積回路が組合せ回路若しくはフルスキャン設計回
路であるとき、または前記集積回路を構成するブロック
が組合せ回路若しくはフルスキャン設計回路であると
き、当該集積回路またはブロックについて、そのパラレ
ル検査入力パターン数が削減されるように、検査ポイン
トの位置を求める工程を備え、前記工程において求めた検査ポイントの位置に、検査回
路を挿入することを特徴とする検査容易化設計方法。
【請求項１０】請求項９記載の検査容易化設計方法に
おいて、前記検査ポイント位置を求める工程は、選択した複数の外部出力に、共通の到達可能な外部入力
があるとき、この外部入力に前記複数の外部出力のうち
の１つのみが到達可能になるように、検査ポイントの位
置を求める第１の処理を備えていることを特徴とする検
査容易化設計方法。
【請求項１１】請求項９記載の検査容易化設計方法に
おいて、前記検査ポイント位置を求める工程は、選択した外部出力から、到達可能な外部入力数が所定値
以上であるとき、到達可能な外部入力数が前記所定値未
満になるように、検査ポイントの位置を求める第１の処
理を備えていることを特徴とする検査容易化設計方法。
【請求項１２】請求項１０または１１記載の検査容易
化設計方法において、前記検査ポイント位置を求める工程は、前処理として、前記集積回路またはブロックについて、
各外部出力の故障検出確率を算出する処理を備え、算出
した故障検出確率を用いて、前記第１の処理を実行する
外部出力を選択することを特徴とする検査容易化設計方
法。
【請求項１３】請求項１０または１１記載の検査容易
化設計方法において、前記検査ポイント位置を求める工程は、前処理として、前記集積回路またはブロックについて、
各外部出力から到達可能な外部入力数を算出する処理を
備え、算出した到達可能な外部入力数を用いて、前記第
１の処理を実行する外部出力を選択することを特徴とす
る検査容易化設計方法。
【請求項１４】請求項９記載の検査容易化設計方法に
おいて、前記検査ポイント位置を求める工程は、外部入力の値割当確率の最大値が所定値以下になるよう
に、検査ポイントの位置を求めるものであることを特徴
とする検査容易化設計方法。
【請求項１５】請求項９記載の検査容易化設計方法に
おいて、前記検査ポイント位置を求める工程は、前記集積回路またはブロックについて、各外部出力の故
障検出確率を算出する第１の処理と、各外部入力について、当該外部入力から到達可能な外部
出力について前記第１の処理で算出した故障検出確率の
総和を、値割り当て確率として算出する第２の処理とを
備え、検査ポイントが挿入された信号線を外部入出力とみなし
たとき、各外部入力の値割り当て確率がより小さくなる
ように、検査ポイントの位置を求めるものであることを
特徴とする検査容易化設計方法。
【請求項１６】請求項１５記載の検査容易化設計方法
において、検査ポイント位置を求める際に、検査ポイントを挿入し
たと仮定したとき、各外部入力の値割り当て確率の最大
値が最も小さくなる位置を、優先的に、検査ポイントの
位置として決定することを特徴とする検査容易化設計方
法。
【請求項１７】請求項１５記載の検査容易化設計方法
において、検査ポイントの位置を求める処理は、各外部出力の故障検出確率および各信号線の値割り当て
確率を計算する第１の処理と、代表信号線の中から、前記第１の処理の計算結果に基づ
いて、検査ポイントを挿入する候補となる候補信号線を
選択する第２の処理と、前記第２の処理において選択された候補信号線から、検
査ポイントを挿入する信号線を選択する第３の処理とを
備えたことを特徴とする検査容易化設計方法。
【請求項１８】請求項１７記載の検査容易化設計方法
において、前記代表信号線は、ファンアウトステムであることを特
徴とする検査容易化設計方法。
【請求項１９】請求項１７記載の検査容易化設計方法
において、前記代表信号線は、ファンアウトステムであり、かつ、
その値割り当て確率が、外部出力の故障検出率の最大値
よりも大きく、外部入力の値割り当て確率の最大値より
も小さいものであることを特徴とする検査容易化設計方
法。
【請求項２０】請求項１７記載の検査容易化設計方法
において、前記第２の処理は、各代表信号線についてコスト計算を行い、計算したコス
ト値が大きい代表信号線を優先して候補信号線として選
択するものであり、前記コスト計算は、当該代表信号線に到達可能な外部出力の集合を求め、この集合に属する各外部出力について、これに到達可能
であり、かつ、所定の閾値以上の値割り当て確率を有す
る各外部入力の，その値割り当て確率と前記閾値との差
の和を求め、前記集合に属する各外部出力に係る前記和の総和を、コ
スト値とするものであることを特徴とする検査容易化設
計方法。
【請求項２１】請求項１７記載の検査容易化設計方法
において、前記第３の処理は、各候補信号線についてコスト計算を行い、計算したコス
ト値が大きい候補信号線を優先して、検査ポイントを挿
入する信号線として選択するものであり、前記コスト計算は、当該候補信号線に到達可能であり、かつ、所定の閾値以
上の値割り当て確率を有する外部入力の集合を求め、この集合に属する各外部入力について、当該候補信号線
を切断することによって、到達不能となる外部出力の故
障検出確率の総和である削減量を求め、前記集合に属する各外部入力に係る前記削減量の総和
を、コスト値とするものであることを特徴とする検査容
易化設計方法。
【請求項２２】検査容易化設計がなされた集積回路で
あって、スキャンＦＦと２入力セレクタとからなる検査回路が、
信号線に挿入されており、かつ、前記２入力セレクタの選択信号線を制御するためのスキ
ャンＦＦを備えていることを特徴とする集積回路。
【請求項２３】請求項２２記載の集積回路であって、前記スキャンＦＦは、データ入力が、前記２入力セレクタが通常動作を行うと
きの選択信号の値に固定され、かつ、リセット入力が、
スキャンテストのときに当該スキャンＦＦのリセットの
値がディスイネーブルとなるように、構成されているこ
とを特徴とする集積回路。
【請求項２４】請求項２２記載の集積回路において、前記スキャンＦＦは、データ入力が、前記２入力セレクタが通常動作を行うと
きの選択信号の値に固定されていることを特徴とする集
積回路。
【請求項２５】請求項２２記載の集積回路において、前記スキャンＦＦは、データ入力が、信号線と接続され、リセット入力が、ス
キャンテストのときに当該スキャンＦＦのリセットの値
がディスイネーブルとなるように、構成されていること
を特徴とする集積回路。
【請求項２６】集積回路の設計方法であって、前記集積回路を構成する各ブロックについて、検査容易
化設計の種類と、その検査容易化設計の結果を表す結果
情報とが格納された検査容易化設計ライブラリを用い、各ブロックに対し、前記検査容易化設計ライブラリか
ら、検査容易化設計を選択する工程を備えたことを特徴
とする集積回路の設計方法。