JP2003139819A - Ｌｓｉスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法 - Google Patents

Abstract

(57)【要約】 【課題】大規模な回路構成の被検査ＬＳＩを、従来のロ
ジックＬＳＩテスタを活用して、低コストで検査する。 【解決手段】自動テストパターン生成手段（ＡＴＰＧ）
で生成されたオリジナルのテストパターンを、スキャン
チェーン用のパターンとスキャンチェーン用以外のパタ
ーンとに分離する。そして、ロジックＬＳＩテスタ２で
スキャンメモリボード３を制御して、スキャンメモリボ
ード３からスキャンイン信号１７を、また、ロジックＬ
ＳＩテスタ２から入力テスト信号２０を、同期をとって
被測定ＬＳＩ５に入力させる。また、被測定ＬＳＩ５か
ら出力されたスキャンアウト信号１８及び出力テスト信
号１９を期待値と比較して、その結果に基づき被測定Ｌ
ＳＩ５の良否判定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フルスキャン設計
されたＬＳＩに対してスキャンテストなどを行うための
ＬＳＩスキャンテスト装置、ＬＳＩスキャンテストシス
テム、ＬＳＩスキャンテスト方法、及びＬＳＩテストパ
ターン作成方法に関する。

【０００２】

【従来の技術】近年、半導体プロセスの微細化の進行に
伴い、ロジックＬＳＩは回路が大規模化しており、例え
ば、２００万〜３００万ゲートにも及ぶロジックＬＳＩ
が設計されるようになっている。このようなロジックＬ
ＳＩを出荷時にテストしようとすると、テストパターン
の量やテスト時間が膨大となるため、テストコストが増
大する。そこで、ロジックＬＳＩのテストコストを縮小
するために、テスト容易化設計が一般的に採用されてい
る。

【０００３】テスト容易化設計の手法として代表的なも
のに、フルスキャン設計がある。フルスキャン設計で
は、回路内部のフリップフロップをスキャン機能付きの
スキャンフリップフロップに置き換えて、外部ピンから
内部のフリップフロップを直接制御・観測できる経路で
あるスキャンチェーンを、各スキャン機能付きフリップ
フロップをシリアルに接続したシフトレジスタで構成す
る。また、テスト時に、順序回路をすべて組み合わせ回
路として取り扱えるように構成する。このように構成す
ることで、ロジックＬＳＩのテストが非常に容易とな
る。

【０００４】図１３は、フルスキャン設計を採用したロ
ジックＬＳＩの概略構成図である。図１３に示したよう
に、ロジックＬＳＩ５は内部に、組み合わせ回路５１〜
５５と、スキャンフリップフロップ６１〜６７，スキャ
ンフリップフロップ７１〜７７，スキャンフリップフロ
ップ８１〜８７，スキャンフリップフロップ９１〜９７
と、を備えた構成である。また、スキャンイン端子３１
〜３４、スキャンアウト端子３５〜３８、信号入力端子
４１〜４３、及び信号出力端子４４〜４６を備えてい
る。さらに、各スキャンフリップフロップは、７段のシ
フトレジスタ構成のスキャンチェーンを構成している。
すなわち、スキャンイン端子３１には、スキャンフリッ
プフロップ６１の入力端子が接続され、スキャンチェー
ン５６を構成するスキャンフリップフロップ６１〜６７
は、それぞれ入力端子と出力端子とがシリアル接続され
て、フリップフロップ６７の出力端子がスキャンアウト
端子３５に接続されている。同様に、スキャンチェーン
５７を構成するスキャンフリップフロップ７１〜７７
は、スキャンイン端子３２及びスキャンアウト端子３６
に接続されている。また、スキャンチェーン５８を構成
するスキャンフリップフロップ８１〜８７は、スキャン
イン端子３３及びスキャンアウト端子３７に接続されて
いる。さらに、スキャンチェーン５９を構成するスキャ
ンフリップフロップ９１〜９７は、スキャンイン端子３
４及びスキャンアウト端子３８に接続されている。この
ように、ロジックＬＳＩ５では、７段のシフトレジスタ
構成である４組のスキャンチェーン５６〜５９を備えて
いる。なお、スキャンフリップフロップの段数やチェー
ンの本数は、ロジックＬＳＩの回路構成や回路規模に応
じて当然変化する。

【０００５】組み合わせ回路５１は、入力端子４１〜４
３、及びスキャンフリップフロップ６１〜６７に接続さ
れている。また、組み合わせ回路５２は、スキャンフリ
ップフロップ６１〜６７，スキャンフリップフロップ７
１〜７７に接続されている。さらに、組み合わせ回路５
３は、スキャンフリップフロップ７１〜７７，スキャン
フリップフロップ８１〜８７に接続されている。加え
て、組み合わせ回路５４は、スキャンフリップフロップ
８１〜８７，スキャンフリップフロップ９１〜９７に接
続されている。また、組み合わせ回路５５は、スキャン
フリップフロップ９１〜９７、及び出力端子４４〜４６
に接続されている。

【０００６】以上の構成により、各スキャンチェーンの
シフト動作を利用して任意の値を設定・読み出して、各
スキャンフリップフロップのテストを行う。また、組み
合わせ回路５１〜５５のテストもスキャンチェーンを利
用して行う。これは、入力端子からのみデータを入力し
てテストを行う方法では、膨大なテストパターンデータ
を入力したとしても、組み合わせ回路を完全にテストす
ることができないためである。つまり、上記のようにス
キャンチェーンを利用して組み合わせ回路をテストする
場合は、組み合わせ回路を構成するロジック回路の途中
からデータを入力することが可能なため、組み合わせ回
路を完全にテストすることができるからである。

【０００７】フルスキャン設計されたロジックＬＳＩの
テストパターンは、自動テストパターン生成手段である
ＡＴＰＧ（Automatic Test Pattern Generator）によ
り、自動生成されるのが一般的である。図１４は、自動
生成されたテストパターンの一例である。本テストパタ
ーンは、ロジックＬＳＩテスタで実行されるものであ
り、横方向はテスタのチャンネル番号であり、縦方向は
テストステップを表している。また、ロジックＬＳＩテ
スタのチャンネルは、ＬＳＩ用のテストソケットなどを
通じて被測定ＬＳＩの端子に接続される。

【０００８】図１３に示したロジックＬＳＩ５をロジッ
クＬＳＩテスタでテストする場合は、以下のように接続
する。すなわち、ロジックＬＳＩテスタのＣＨ４をスキ
ャンイン端子３１に、ＣＨ５をスキャンイン端子３２
に、ＣＨ６をスキャンイン端子３３に、ＣＨ７をスキャ
ンイン端子３４に、それぞれ接続する。また、ロジック
ＬＳＩテスタのＣＨ８をスキャンアウト端子３５に、Ｃ
Ｈ９をスキャンアウト端子３６に、ＣＨ１０をスキャン
アウト端子３７に、ＣＨ１１をスキャンアウト端子３８
に、それぞれ接続する。さらに、ロジックＬＳＩテスタ
のＣＨ１〜ＣＨ３，ＣＨ１２〜ＣＨ２１は、入力端子４
１〜４３、出力端子４４〜４６、及び図外の入出力端子
に接続する。

【０００９】ロジックＬＳＩテスタでは、各テストステ
ップを規定時間毎に順次進めていき、各テスタチャンネ
ルから信号値“０”，“１”を出力する。また、テスタ
チャンネルを介して被測定ＬＳＩが出力した値を読み取
り、期待値の“Ｈ”又は“Ｌ”と比較して、良品判定を
行う。なお、期待値が“Ｘ”となっている場合は、期待
値と比較しないことを意味する。また、スキャンテスト
パターンの特徴としてテストステップは、シフト動作及
びキャプチャ動作からなる。シフト動作はＮ回であり、
スキャンテストパターンでのＮの値は固定値である。図
１４の例では、Ｎの値は７回である。一般的には、Ｎの
値は数百〜数千となる。また、キャプチャ動作は図１４
の例では１回であるが、一般的には１〜３の値となる。
スキャンテストパターンは、シフト動作とキャプチャ動
作とを交互に繰り返すものとなる。図１４の例では、繰
り返し回数を２回のみ示しているが、実際の繰り返し回
数は数千回である。

【００１０】図１４に示したテストパターンを用いてロ
ジックＬＳＩ５をテストする手順は、以下のようにな
る。まず、テストステップの最初から７ステップまでで
各スキャンチェーン５６〜５９においてシフト動作を実
施し、各スキャンフリップフロップに所定の値をセット
する。次に、組み合わせ回路５１〜５５を１回動作させ
るキャプチャ動作を１ステップ行う。続いて、次の７ス
テップで、スキャンフリップフロップにセットした値を
取り出し、期待値と比較判定するとともに、各スキャン
フリップフロップに所定の値をセットする。そして、同
様に組み合わせ回路５１〜５５を１回動作させるキャプ
チャ動作を１ステップ行う。これ以降のテストパターン
は、上記の動作と同様に７ステップのシフト動作と、１
ステップのキャプチャ動作と、を交互に繰り返す。以上
の動作により、ロジックＬＳＩに対して故障検出効果の
高いテストが実施できる。

【００１１】

【解決しようとする課題】しかしながら、フルスキャン
テストでは、シフト動作を行ってスキャンフリップフロ
ップへの状態設定と設定値の読み出しとを行うため、テ
ストパターンの種類が非常に多くなってしまうという問
題がある。テストパターンの数量は、回路規模の増大に
比例して増えていくため、ロジックＬＳＩの回路規模が
大きいと、ロジックＬＳＩテスタのテストパターンメモ
リを大量に消費してしまう。また、場合によっては、テ
ストパターンメモリに収納することが不可能なサイズと
なってしまうこともある。例えば、テストパターンメモ
リの記憶容量が２５０ＣＨ×２メガステップまでに対応
したものであるとする。そして、大規模な回路構成のロ
ジックＬＳＩをテストするために必要なテストパターン
の容量が２５０ＣＨ×１０メガステップであると、この
テストパターンメモリでは、すべてのテストパターンを
記憶することができない。

【００１２】このような場合、テストパターンメモリの
容量が不足するため、テストパターンを分割して複数回
テストすることで、テストパターンメモリの記憶容量を
増加させることなく、従来のロジックＬＳＩテスタでロ
ジックＬＳＩのテストを行うことができる。しかし、こ
の場合テストパターンの入れ替え作業や被測定ＬＳＩの
入れ替え作業が発生するため、テストコストが増大す
る。例えば、上記のようにテストパターンが２５０ＣＨ
×２メガステップから２５０ＣＨ×１０メガステップへ
増加した場合、テストパターンを５つに分割すること
で、すべてのテストパターンを実施することができる。
しかし、この場合、１つの被検査ＬＳＩをテストする毎
に５回テストパターンを入れ替えるか、又は、被検査Ｌ
ＳＩの１ロットに対して同じテストパターンでテストを
行うという工程を５回繰り返すか、のいずれかを選択し
なければならない。よって、ロジックＬＳＩのテストは
非常に煩雑となる。

【００１３】また、ロジックＬＳＩのテストパターンメ
モリの容量を増加させるという方法が考えられる。しか
しながら、この方法はロジックＬＳＩテスタの制御回路
などを変更する必要があるため、採用は困難である。

【００１４】さらに、従来のロジックＬＳＩテスタを使
用せずに、新規にロジックＬＳＩテスタを導入するとい
う方法もある。しかしながら、この方法は、初期投資と
して莫大な費用が発生するとともに、従来のロジックＬ
ＳＩテスタは活用できないという問題がある。

【００１５】そこで、本発明は上記の問題を解決するた
めに成したものであり、その目的は、大規模な回路構成
の被検査ＬＳＩを、従来のロジックＬＳＩテスタを活用
して、低コストで検査することが可能なＬＳＩスキャン
テスト装置、ＬＳＩスキャンテストシステム、ＬＳＩス
キャンテスト方法、及びＬＳＩテストパターン作成方法
を提供することにある。

【００１６】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００１７】（１）スキャンイン端子及びスキャンアウ
ト端子、並びに信号入力端子及び信号出力端子を少なく
とも備えたフルスキャン設計のＬＳＩを、ロジックＬＳ
ＩテスタとともにテストするためのＬＳＩスキャンテス
ト装置であって、前記ＬＳＩのテスト時に、前記ＬＳＩ
のスキャンイン端子から入力させるスキャンイン信号
と、前記ＬＳＩのスキャンアウト端子から出力されるス
キャンアウト信号の期待値と、のテストパターンを記憶
した記憶手段と、前記スキャンイン信号を出力するスキ
ャンイン信号出力手段と、前記スキャンアウト信号と当
該スキャンアウト信号の期待値とを比較して、比較結果
に応じた判定信号を出力する期待値比較手段と、上記各
手段を制御する制御手段と、を備え、上記各手段は、前
記ロジックＬＳＩテスタから出力された制御信号に同期
して動作することを特徴とする。

【００１８】この構成において、ＬＳＩスキャンテスト
装置は、ロジックＬＳＩテスタとともにフルスキャン設
計のＬＳＩをテストするために、信号出力手段からスキ
ャンイン信号を出力して、期待値比較手段でスキャンア
ウト信号と当該スキャンアウト信号の期待値とを比較し
て、比較結果に応じた判定信号を出力する。したがっ
て、従来のロジックＬＳＩテスタに加えてＬＳＩスキャ
ン装置を使用することで、従来よりも大規模な回路構成
のＬＳＩをテストすることが可能となる。また、ロジッ
クＬＳＩテスタが持つチャンネル数よりも多い端子数を
持つＬＳＩをテストすることが可能となる。

【００１９】（２）スキャンイン端子及びスキャンアウ
ト端子、並びに信号入力端子及び信号出力端子を少なく
とも備えたフルスキャン設計のＬＳＩをテストするため
のＬＳＩスキャンテストシステムであって、（１）に記
載のＬＳＩスキャンテスト装置と、前記ＬＳＩのテスト
時に、前記ＬＳＩの信号入力端子から入力させる入力テ
スト信号と、前記ＬＳＩの信号出力端子から出力される
出力テスト信号の期待値と、のテストパターンを記憶し
たテスタ記憶手段と、前記入力テスト信号を出力するテ
スト信号出力手段と、前記出力テスト信号と当該出力テ
スト信号の期待値とを比較した比較結果と、前記ＬＳＩ
スキャンテスト装置から出力された判定信号と、に基づ
いて前記ＬＳＩの良否判定を行う良否判定手段と、上記
各手段を制御するテスタ制御手段と、を備えたロジック
ＬＳＩテスタと、で構成されたことを特徴とする。

【００２０】この構成において、ＬＳＩスキャンテスト
システムでは、フルスキャン設計のＬＳＩを（１）のＬ
ＳＩスキャンテスト装置と、入力テスト信号を出力し
て、ＬＳＩから出力された出力テスト信号と当該出力テ
スト信号の期待値とを比較した比較結果と、（１）のＬ
ＳＩスキャンテスト装置から出力された判定信号と、に
基づいてＬＳＩの良否判定を行う。したがって、ロジッ
クＬＳＩテスタがテスト対象のＬＳＩよりも回路規模が
小さなＬＳＩにしか対応していない場合でも、ＬＳＩス
キャンテスト装置とともにＬＳＩスキャンテストシステ
ムを構成することで、従来のロジックＬＳＩテスタを用
いて対応外の大規模な回路構成のＬＳＩをテストするこ
とが可能となる。

【００２１】（３）前記ロジックＬＳＩテスタのテスタ
記憶手段は、テストパターンとして、入力テスト信号、
出力テスト信号、及び前記両テスト信号の出力回数を記
憶したことを特徴とする。

【００２２】この構成において、テストパターンとし
て、入力テスト信号、出力テスト信号、及び前記両テス
ト信号の出力回数を、ロジックＬＳＩテスタのテスタ記
憶手段は記憶している。したがって、従来よりも少ない
量のテストパターンを記憶すれば良いので、テスタ記憶
手段のメモリ使用量を大幅に削減することが可能とな
る。

【００２３】（４）スキャンイン端子及びスキャンアウ
ト端子、並びに信号入力端子及び信号出力端子を少なく
とも備えたフルスキャン設計のＬＳＩを、請求項２のＬ
ＳＩスキャンテストシステムでテストするＬＳＩスキャ
ンテスト方法であって、自動テストパターン生成手段に
より自動生成されたスキャンテストパターンを、前記Ｌ
ＳＩのスキャンイン端子から入力させるスキャンイン信
号及び前記ＬＳＩのスキャンアウト端子から出力される
スキャンアウト信号の期待値である第１テストパターン
と、前記ＬＳＩの信号入力端子から入力させる入力テス
ト信号及び前記ＬＳＩの信号出力端子から出力される出
力テスト信号の期待値である第２テストパターンと、に
分割して、前記第１テストパターンを前記ＬＳＩスキャ
ンテスト装置の記憶手段に記憶させ、前記第２テストパ
ターンを前記ロジックＬＳＩテスタのテスタ記憶手段に
記憶させ、前記ロジックＬＳＩテスタから前記ＬＳＩス
キャンテスト装置に制御信号を出力して、前記ＬＳＩス
キャンテスト装置から出力されるスキャンイン信号及び
前記ロジックＬＳＩテスタから出力される入力テスト信
号を同期させて、前記ＬＳＩをテストすることを特徴と
する。

【００２４】この構成において、ＬＳＩのスキャンテス
トを行うために、自動テストパターン生成手段により自
動生成されたスキャンテストパターンを、第１テストパ
ターン及び第２テストパターンに分割してロジックＬＳ
Ｉテスタ及びＬＳＩスキャンテスト装置に記憶させる。
そして、ロジックＬＳＩテスタからＬＳＩスキャンテス
ト装置に制御信号を出力して、ＬＳＩスキャンテスト装
置から出力されるスキャンイン信号及びロジックＬＳＩ
テスタから出力される入力テスト信号を同期させて、前
記ＬＳＩに入力させてテストを行う。したがって、既存
のロジックＬＳＩテスタを用いて、大規模な回路構成Ｌ
ＳＩを低コストでテストすることが可能となる。

【００２５】（５）スキャンイン端子及びスキャンアウ
ト端子、並びに信号入力端子及び信号出力端子を少なく
とも備えたフルスキャン設計のＬＳＩをテストするため
のＬＳＩテストパターン作成方法であって、自動テスト
パターン生成手段により自動生成されたテストパターン
を、前記ＬＳＩのスキャンイン端子から入力させるスキ
ャンイン信号及び前記ＬＳＩのスキャンアウト端子から
出力されるスキャンアウト信号の期待値である第１テス
トパターンと、前記ＬＳＩの信号入力端子から入力させ
る入力テスト信号及び前記ＬＳＩの信号出力端子から出
力される出力テスト信号の期待値である第２テストパタ
ーンと、に分割して、前記第２テストパターンを、同じ
テストパターンの連続回数と、前記入力テスト信号及び
前記出力テスト信号の期待値であるテストパターンと、
に変換することを特徴とする。

【００２６】この構成において、自動テストパターン生
成手段により自動生成されたスキャンテストパターン
を、第１テストパターン及び第２テストパターンに分割
して、さらに、第２テストパターンを、同じテストパタ
ーンの連続回数と、前記入力テスト信号及び前記出力テ
スト信号の期待値であるテストパターンと、に変換す
る。したがって、自動生成されたスキャンテストパター
ンを大幅に削減することが可能となる。

【００２７】

【発明の実施の形態】図１は、本発明の実施形態に係る
ＬＳＩスキャンテストシステムの概略構成を示したブロ
ック図である。ＬＳＩスキャンテストシステム１は、ロ
ジックＬＳＩテスタ２、及びＬＳＩスキャンテスト装置
であるスキャンメモリボード３を備え、この構成により
被測定ＬＳＩ５をテストする。また、ロジックＬＳＩテ
スタ２及びスキャンメモリボード３へは、メモリデータ
書き込み装置４でテストパターンを書き込む。ロジック
ＬＳＩテスタ２は、テスタ記憶手段であるテストパター
ンメモリ２２、テスタ制御手段である制御回路２３、テ
スト信号出力手段である信号出力回路２４、及び良否判
定手段である良否判定回路２５を備えている。スキャン
メモリボード３は、記憶手段であるメモリ素子１０、制
御手段である制御回路１１、スキャンイン信号出力手段
である信号出力回路１２、及び期待値比較手段である期
待値比較回路１３を備えている。

【００２８】ロジックＬＳＩテスタ２は、被測定ＬＳＩ
５をテストするための装置である。すなわち、テストパ
ターンメモリ２２で、スキャンテスト用信号以外の信号
情報として、ＬＳＩのテスト時に、被測定ＬＳＩ５の信
号入力端子から入力させる入力テスト信号２０と、被測
定ＬＳＩ５の信号出力端子から出力される出力テスト信
号１９の期待値と、のテストパターンを記憶している。
また、テストパターンメモリ２２の記憶内容に基づい
て、信号出力回路２４から入力テスト信号２０を被測定
ＬＳＩ５に出力する。さらに、良否判定回路２５で、被
測定ＬＳＩ５から出力された出力テスト信号１９及びこ
の出力テスト信号１９の期待値を比較する。そして、こ
の比較結果と、スキャンメモリボード３から出力された
判定信号であるパス／フェイル信号１６と、に基づいて
被検査ＬＳＩ５の良否判定を行う。加えて、ロジックＬ
ＳＩテスタ２の各部は、制御回路２３によって制御され
る。

【００２９】スキャンメモリボード３は、被測定ＬＳＩ
５のスキャンテストを行うための装置である。すなわ
ち、メモリ素子１０で、スキャンテスト用信号情報とし
て、ＬＳＩのテスト時に、被測定ＬＳＩ５のスキャンイ
ン端子から入力させるスキャンイン信号と、被測定ＬＳ
Ｉ５のスキャンアウト端子から出力されるスキャンアウ
ト信号の期待値と、のテストパターンを記憶している。
また、ロジックＬＳＩテスタ２から出力された制御信号
である制御クロック信号１４及びリセット信号１５に応
じて、被測定ＬＳＩ５に対して信号出力回路１２からス
キャンイン信号１７を出力する。また、被測定ＬＳＩ５
から出力されたスキャンアウト信号１８と、スキャンア
ウト信号１８の期待値と、を期待値比較回路１３で比較
して、その比較結果であるパス／フェイル信号１６をロ
ジックＬＳＩテスタ２に対して出力する。さらに、スキ
ャンメモリボード３の各部は、制御回路１１によって制
御される。

【００３０】メモリデータ書き込み装置４は、被測定Ｌ
ＳＩ５のスキャンテストパターンを、ロジックＬＳＩテ
スタ２のテストパターンメモリ２５と、スキャンメモリ
ボード３のメモリ素子１０と、に対して書き込むための
装置である。

【００３１】次に、本発明のＬＳＩテストシステムで使
用するテストパターン及びテストデータの作成方法につ
いて説明する。図２は、ＬＳＩテストシステムにおける
テストパターンの作成方法を示した流れ図である。本発
明では、図１４に示したようなオリジナルのテストパタ
ーンを、スキャンチェーン用のパターンとスキャンチェ
ーン用以外のパターンとに分離し、スキャンメモリボー
ド３とロジックＬＳＩテスタ２とから被測定ＬＳＩテス
ト信号５に入力する。この処理は、メモリデータ書き込
み装置４で行われる。

【００３２】以下、詳細に説明する。図３は、スキャン
以外のパターンを示した図である。図４は、スキャン信
号のパターンを示した図である。図２に示したオリジナ
ルスキャンパターンＤ１の内容は、図１４に示したスキ
ャン情報とその他の情報とが一緒に登録されたものであ
り、通常ロジックＬＳＩテスタ２のみを使用して被測定
ＬＳＩ５をテストするのに用いられる。また、このオリ
ジナルスキャンパターンＤ１は、自動テストパターン生
成手段であるＡＴＰＧにより自動生成されたテストパタ
ーンである。このオリジナルスキャンパターンＤ１に対
して、処理Ｓ１，処理Ｓ２を行って、スキャンイン信号
及びスキャンアウト信号の期待値である第１テストパタ
ーンと、スキャンイン以外の入力テスト信号及び出力テ
スト信号の期待値である第２テストパターンと、に分割
する作業を行う。その結果、第２テストパターンである
スキャン以外のパターンＤ２の内容は図３に示したパタ
ーンとなる。また、第１テストパターンであるスキャン
信号パターンＤ５は図４に示したパターンとなる。

【００３３】この操作により、オリジナルスキャンパタ
ーンＤ１からスキャンイン信号・スキャンアウト信号の
期待値が除かれたスキャンイン以外のパターンＤ２が作
成され、本テストパターンは最終的にロジックＬＳＩテ
スタ２で使用されるものとなる。

【００３４】次に、スキャン以外のパターンＤ２に対し
て処理Ｓ３，処理Ｓ４を行う。スキャン以外のパターン
Ｄ２のシフト動作に注目すると、パターンの変化が全く
ないという特徴がある。そこで、処理Ｓ３では、ロジッ
クＬＳＩテスタ２での繰り返し命令を圧縮する。図５
は、スキャン以外のテストパターンを圧縮したパターン
を示す図である。すなわち、図５に示したように、第２
テストパターンであるスキャン以外のパターンＤ２を、
同じテストパターンの連続回数と、前記入力テスト信号
及び前記出力テスト信号の期待値のテストパターンと、
のデータに変換する。これにより、同じテストパターン
が連続する場合は、シフト動作時のテストパターンを１
回分にすることができる。つまり、本処理により、テス
トパターンのサイズを小さくすることができ、ロジック
ＬＳＩテスタ２のテストパターンメモリ９の使用量を大
幅に削減することができるテストパターンが作成され
る。

【００３５】その後、処理Ｓ４として、スキャンメモリ
ボード３との同期をとって、スキャンイン信号及び入力
テスト信号のタイミングを合わせるために、初期設定パ
ターンと、スキャンメモリボード３に出力する制御クロ
ック信号１４及びリセット信号１５と、スキャンメモリ
ボード３が出力するパス／フェイル信号１６をロジック
ＬＳＩテスタ２側で判定するための期待値と、を追加し
たテストパターンの生成を行う。

【００３６】図６は、ロジックＬＳＩテスタで使用する
テストパターンを示した図である。図６に示した制御信
号を追加したパターンと、図１４に示したオリジナルス
キャンパターンと、の使用テスタチャンネル数を比較す
ると、図６に示した制御信号などを追加したパターンで
は、テスタチャンネルＣＨ２２〜２４が増加しており、
テスタチャンネルＣＨ４〜１１が減少している。つま
り、トータルの使用テスタチャンネル数は、５チャンネ
ル減少している。このように、スキャンメモリボード３
を使用することで、ロジックＬＳＩテスタ２のみを使用
した場合よりも使用チャンネル数を減少させることがで
きるので、ロジックＬＳＩテスタ２が備えるテスト端子
数よりも端子数の多い被測定ＬＳＩを検査することが可
能となる。また、一般的にスキャン信号数は、本発明の
実施形態で示した８本より多い場合がほとんどであるた
め、さらにテスタチャンネル数を減少することができ、
より多くの端子を備えた被測定ＬＳＩのテストが可能と
なる。

【００３７】図７は、スキャンイン信号のデータ変換テ
ーブルである。図８は、スキャンアウト信号のデータ変
換テーブルである。図９は、信号テーブル変換後のデー
タを表した図である。一方、スキャンテストパターンＤ
５に対しては、処理Ｓ５を行う。すなわち、図４に示し
たスキャン信号パターンに対して、スキャンイン側のデ
ータ“０”と“１”は図７に示したように、そのまま
“０”と“１”として図９に示したＤ０＃０〜Ｄ０＃３
の部分に置き換える。また、スキャンアウト側のデータ
“Ｌ”、“Ｈ”、“Ｘ”の３種類の信号は、図８に示し
た変化テーブルに従って、論理値“０”と“１”のにビ
ットに書き換える処理を行う。そして、図９に示したＤ
１＃０〜Ｄ１＃３及びＤ２＃０〜Ｄ２＃３の部分に置
く。以上の処理により、スキャンメモリボード３に使用
するデータファイルが作成される。なお、図９に示した
処理は、ロジックＬＳＩテスタのみで検査を行っていた
従来の方式でも同等の処理を実施している。

【００３８】以上の手順により作成されたスキャンメモ
リボードとスキャン用テストパターンとのテストデータ
を使用して本発明のＬＳＩテストシステムで被測定ＬＳ
Ｉ５をテストする手順について、図１０に示したフロー
チャートに従って説明する。図１０は、ＬＳＩテストシ
ステム１で被測定ＬＳＩをテストする手順を説明するた
めのフローチャートである。

【００３９】まず、スキャンメモリボード３のメモリ素
子１０に信号テーブル変換後のパターンＤ６を記憶させ
る（Ｓ１１）。次に、ロジックＬＳＩテスタのテストパ
ターンメモリ９に制御信号を追加したパターンＤ ４を
ロードする（Ｓ１２）。この処理は、ロジックＬＳＩテ
スタ２が通常備えている機能によって行う。この作業に
より、被測定ＬＳＩ５のテスト準備が完了する。

【００４０】続いて、被測定ＬＳＩ５に対してソケット
やプローブ（針）でＬＳＩテストシステム１に接続させ
（Ｓ１３）、テストパターンを信号として被測定ＬＳＩ
５に与える（Ｓ１４）。本テストパターンを実行する際
には、スキャンメモリボード３はロジックＬＳＩテスタ
２によって制御される。よって、被測定ＬＳＩ５には、
スキャンイン信号１７と、スキャンイン以外のテスト信
号である入力テスト信号２０と、の同期がとられて供給
される。そして、被測定ＬＳＩ５からはスキャンメモリ
ボード３に対してスキャンアウト信号１８が出力され
る。また、スキャンボード３では期待値比較回路１３
で、期待値とスキャンアウト信号１８との比較が行わ
れ、その結果がパス／フェイル信号１６としてロジック
ＬＳＩテスタ２に出力される。さらに、被測定ＬＳＩ５
からは、スキャンアウト以外の信号である出力テスト信
号１９が出力される。この信号はロジックＬＳＩテスタ
２に入力され、良否判定回路２５において期待値とこの
信号とが比較される。また、良否判定回路２５では、こ
の比較結果と、スキャンメモリボード３から出力された
パス／フェイル信号１６と、に基づいて被測定ＬＳＩ５
の良否判定が行われる（Ｓ１４）。

【００４１】良否判定が完了すると、次に良否判定する
被測定ＬＳＩがあるか否かを判定する（Ｓ１５）。この
時、被測定ＬＳＩが別のものに交換され、次の被測定Ｌ
ＳＩがある場合はＳ１３のステップを実行する。一方、
次の被測定ＬＳＩがない場合は処理を終了する。

【００４２】次に、スキャンメモリボード３の具体的な
構成、及び被測定用ＬＳＩ５をテストする際のスキャン
メモリボード３の詳細な動作について説明する。まず、
スキャンメモリボード３の具体的な構成について説明す
る。図１１は、スキャンメモリボードの具体的な構成図
である。スキャンメモリボード３の制御回路１１は、バ
イナリカウンタ２６、マスクレジスタ２７、及びＳ−Ｏ
ＵＴレジスタ２８によって構成される。また、信号出力
回路１２は、Ｓ−ＩＮレジスタ１２ａによって構成され
る。さらに、期待値比較回路１３は、結果比較回路１３
ａによって構成される。

【００４３】制御クロック信号１４は、メモリ素子１
０、Ｓ−ＩＮレジスタ１２ａ、バイナリカウンタ２６、
マスクレジスタ２７、及びＳ−ＯＵＴレジスタ２８に供
給される。また、リセット信号１５は、スキャンメモリ
ボード３の各部に供給され、スキャンメモリボード３の
回路全体を初期化する。バイナリカウンタ２６からは、
メモリ素子１０のアドレスが送信される。メモリ素子１
０からは、Ｓ−ＩＮレジスタ１２ａに対してＤａｔａ
０、Ｓ−ＯＵＴレジスタ２８に対してＤａｔａ１、マス
クレジスタ２７に対してＤａｔａ２が出力される。そし
て、被測定ＬＳＩ５に対してＳ−ＩＮレジスタ１２ａか
らスキャンイン信号１７を出力する。また、被測定ＬＳ
Ｉ５から出力されたスキャンアウト信号１８の期待値
は、Ｓ−ＯＵＴレジスタ２８に入力される。

【００４４】比較結果回路１４ａは、被測定ＬＳＩ５か
ら出力されたスキャンアウト信号１８と、スキャンアウ
ト信号１８の期待値であるＳ−ＯＵＴレジスタ２８の出
力値と、を比較する。そして、一致／不一致の結果であ
るパス／フェイル信号１６を出力する。この時、マスク
レジスタ２７においてマスクフラグが立っている場合
は、両者の一致／不一致に関わらず、一致したものとし
て結果を出力する。スキャンメモリボード３の回路で
は、複数本をスキャンアウト信号とＳ−ＯＵＴレジスタ
２８の信号と、マスクレジスタ２７とを備えており、比
較結果回路１６ではそれぞれについて一致／不一致を求
める。そして、すべての結果が一致していた場合に限り
パス信号１７を出力する。一方、１つでも不一致の場合
は、結果比較回路１６はフェイル信号を出力する。

【００４５】次に、被測定用ＬＳＩ５をテストする際の
スキャンメモリボード３の詳細な動作について説明す
る。図１２は、スキャンメモリボード３における各部の
入出力信号のタイミングチャートである。図１２に示し
たタイミングチャートの第１サイクルでは、リセット信
号１５がロジックＬＳＩテスタ２からスキャンメモリボ
ード３に入力される。このリセット信号１５により、ス
キャンメモリボード３のＳ−ＩＮレジスタ１２ａ、Ｓ−
ＯＵＴレジスタ２８、マスクレジスタ２７及びバイナリ
カウンタ２６の値が初期化される。

【００４６】第２サイクルでは、ロジックＬＳＩテスタ
２が出力する制御クロック信号１４に同期して、メモリ
素子１０のアドレス０のデータを読み出す処理が行われ
る。

【００４７】第３サイクルでは、Ｓ−ＩＮレジスタ１２
ａ、Ｓ−ＯＵＴレジスタ２８、マスクレジスタ２７にメ
モリ素子１０から読み出された値がセットされる。Ｓ−
ＩＮレジスタ１２ａにセットされた値は、スキャンメモ
リボード３から出力され、被測定ＬＳＩ５にスキャンイ
ン信号１７として入力される。このサイクルにおいて、
被測定ＬＳＩ５が動作し、スキャンアウト信号１８を出
力する。スキャンメモリボード３は、スキャンアウト信
号１８を受信すると、Ｓ−ＯＵＴレジスタ２８とマスク
レジスタ２７との出力値を使用して、結果判定回路１６
が期待値照合を行い、パス／フェイル信号１６を出力す
る。そして、パス／フェイル信号１６が入力されたロジ
ックＬＳＩテスト２の良否判定回路２５では、テスタス
トローブのタイミングで被測定ＬＳＩ５が良品か不良品
かを判定する。

【００４８】第４サイクルでは、第３サイクルと同様
に、新しいメモリ素子のデータが各レジスタにセットさ
れ、被測定ＬＳＩの動作と結果判定とが行われる。

【００４９】このような動作を被測定ＬＳＩが必要とす
るサイクル数分を繰り返し行い、毎サイクル実施される
パス／フェイル信号１６の出力を判定して、すべての信
号がパスとなった場合にのみ被測定ＬＳＩは、良品とし
て処理される。また、フェイル信号が一度でもあった場
合は、被測定ＬＳＩ５は不良品として処理される。

【００５０】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００５１】（１）ＬＳＩスキャンテスト装置は、ロジ
ックＬＳＩテスタとともにフルスキャン設計のＬＳＩを
テストするために、信号出力手段からスキャンイン信号
を出力して、期待値比較手段でスキャンアウト信号と当
該スキャンアウト信号の期待値とを比較して、比較結果
に応じた判定信号を出力する。よって、従来のロジック
ＬＳＩテスタに加えてＬＳＩスキャン装置を使用するこ
とで、従来よりも大規模な回路構成のＬＳＩをテストで
きる。また、ロジックＬＳＩテスタが持つチャンネル数
よりも多い端子数を持つＬＳＩをテストできる。

【００５２】（２）ＬＳＩスキャンテストシステムで
は、フルスキャン設計のＬＳＩをＬＳＩスキャンテスト
装置と、入力テスト信号を出力して、ＬＳＩから出力さ
れた出力テスト信号と当該出力テスト信号の期待値とを
比較した比較結果と、ＬＳＩスキャンテスト装置から出
力された判定信号と、に基づいてＬＳＩの良否判定を行
う。そのため、ロジックＬＳＩテスタがテスト対象のＬ
ＳＩよりも回路規模が小さなＬＳＩにしか対応していな
い場合でも、ＬＳＩスキャンテスト装置とともにＬＳＩ
スキャンテストシステムを構成することで、従来のロジ
ックＬＳＩテスタを用いて対応外の大規模な回路構成の
ＬＳＩをテストできる。

【００５３】（３）テストパターンとして、入力テスト
信号、出力テスト信号、及び前記両テスト信号の出力回
数を、ロジックＬＳＩテスタのテスタ記憶手段は記憶し
ている。つまり、従来よりも少ない量のテストパターン
を記憶すれば良いので、テスタ記憶手段のメモリ使用量
を大幅に削減することが可能となる。

【００５４】（４）ＬＳＩのスキャンテストを行うため
に、自動テストパターン生成手段により自動生成された
スキャンテストパターンを、第１テストパターン及び第
２テストパターンに分割してロジックＬＳＩテスタ及び
ＬＳＩスキャンテスト装置に記憶させる。そして、ロジ
ックＬＳＩテスタからＬＳＩスキャンテスト装置に制御
信号を出力して、ＬＳＩスキャンテスト装置から出力さ
れるスキャンイン信号及びロジックＬＳＩテスタから出
力される入力テスト信号を同期させて、前記ＬＳＩに入
力させてテストを行う。これにより、既存のロジックＬ
ＳＩテスタを用いて、大規模な回路構成ＬＳＩを低コス
トでテストできる。

【００５５】（５）自動テストパターン生成手段により
自動生成されたスキャンテストパターンを、第１テスト
パターン及び第２テストパターンに分割して、さらに、
第２テストパターンを、同じテストパターンの連続回数
と、前記入力テスト信号及び前記出力テスト信号の期待
値であるテストパターンと、に変換するので、自動生成
されたスキャンテストパターンを大幅に削減することが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＬＳＩスキャンテスト
システムの概略構成を示したブロック図である。

【図２】ＬＳＩテストシステムにおけるテストパターン
の作成方法を示した流れ図である。

【図３】スキャン以外のパターンを示した図である。

【図４】スキャン信号のパターンを示した図である。

【図５】スキャン以外のテストパターンを圧縮したパタ
ーンを示す図である。

【図６】ロジックＬＳＩテスタで使用するテストパター
ンを示した図である。

【図７】スキャンイン信号のデータ変換テーブルであ
る。

【図８】スキャンアウト信号のデータ変換テーブルであ
る。

【図９】信号テーブル変換後のデータを表した図であ
る。

【図１０】ＬＳＩテストシステム１で被測定ＬＳＩをテ
ストする手順を説明するためのフローチャートである。

【図１１】スキャンメモリボードの具体的な構成図であ
る。

【図１２】スキャンメモリボード３における各部の入出
力信号のタイミングチャートである。

【図１３】フルスキャン設計を採用したロジックＬＳＩ
の概略構成図である。

【図１４】自動生成されたテストパターンの一例であ
る。

【符号の説明】

１−ＬＳＩスキャンテストシステム ２−ロジックＬＳＩテスタ２ ３−スキャンメモリボード ４−メモリデータ書き込み装置 ５−被測定ＬＳＩ １７−スキャンイン信号 １８−スキャンアウト信号 １９−出力テスト信号 ２０−入力テスト信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 スキャンイン端子及びスキャンアウト端
   子、並びに信号入力端子及び信号出力端子を少なくとも
   備えたフルスキャン設計のＬＳＩを、ロジックＬＳＩテ
   スタとともにテストするためのＬＳＩスキャンテスト装
   置であって、 前記ＬＳＩのテスト時に、前記ＬＳＩのスキャンイン端
   子から入力させるスキャンイン信号と、前記ＬＳＩのス
   キャンアウト端子から出力されるスキャンアウト信号の
   期待値と、のテストパターンを記憶した記憶手段と、 前記スキャンイン信号を出力するスキャンイン信号出力
   手段と、 前記スキャンアウト信号と当該スキャンアウト信号の期
   待値とを比較して、比較結果に応じた判定信号を出力す
   る期待値比較手段と、 上記各手段を制御する制御手段と、を備え、 上記各手段は、前記ロジックＬＳＩテスタから出力され
   た制御信号に同期して動作することを特徴とするＬＳＩ
   スキャンテスト装置。
2. 【請求項２】 スキャンイン端子及びスキャンアウト端
   子、並びに信号入力端子及び信号出力端子を少なくとも
   備えたフルスキャン設計のＬＳＩをテストするためのＬ
   ＳＩスキャンテストシステムであって、 請求項１に記載のＬＳＩスキャンテスト装置と、 前記ＬＳＩのテスト時に、前記ＬＳＩの信号入力端子か
   ら入力させる入力テスト信号と、前記ＬＳＩの信号出力
   端子から出力される出力テスト信号の期待値と、のテス
   トパターンを記憶したテスタ記憶手段と、前記入力テス
   ト信号を出力するテスト信号出力手段と、前記出力テス
   ト信号と当該出力テスト信号の期待値とを比較した比較
   結果と、前記ＬＳＩスキャンテスト装置から出力された
   判定信号と、に基づいて前記ＬＳＩの良否判定を行う良
   否判定手段と、上記各手段を制御するテスタ制御手段
   と、を備えたロジックＬＳＩテスタと、で構成されたこ
   とを特徴とするＬＳＩスキャンテストシステム。
3. 【請求項３】 前記ロジックＬＳＩテスタのテスタ記憶
   手段は、テストパターンとして、入力テスト信号、出力
   テスト信号、及び前記両テスト信号の出力回数を記憶し
   たことを特徴とする請求項２に記載のＬＳＩテストシス
   テム。
4. 【請求項４】 スキャンイン端子及びスキャンアウト端
   子、並びに信号入力端子及び信号出力端子を少なくとも
   備えたフルスキャン設計のＬＳＩを、請求項２のＬＳＩ
   スキャンテストシステムでテストするＬＳＩスキャンテ
   スト方法であって、 自動テストパターン生成手段により自動生成されたスキ
   ャンテストパターンを、前記ＬＳＩのスキャンイン端子
   から入力させるスキャンイン信号及び前記ＬＳＩのスキ
   ャンアウト端子から出力されるスキャンアウト信号の期
   待値である第１テストパターンと、前記ＬＳＩの信号入
   力端子から入力させる入力テスト信号及び前記ＬＳＩの
   信号出力端子から出力される出力テスト信号の期待値で
   ある第２テストパターンと、に分割して、 前記第１テストパターンを前記ＬＳＩスキャンテスト装
   置の記憶手段に記憶させ、前記第２テストパターンを前
   記ロジックＬＳＩテスタのテスタ記憶手段に記憶させ、 前記ロジックＬＳＩテスタから前記ＬＳＩスキャンテス
   ト装置に制御信号を出力して、前記ＬＳＩスキャンテス
   ト装置から出力されるスキャンイン信号及び前記ロジッ
   クＬＳＩテスタから出力される入力テスト信号を同期さ
   せて、前記ＬＳＩをテストすることを特徴とするＬＳＩ
   スキャンテスト方法。
5. 【請求項５】 スキャンイン端子及びスキャンアウト端
   子、並びに信号入力端子及び信号出力端子を少なくとも
   備えたフルスキャン設計のＬＳＩをテストするためのＬ
   ＳＩテストパターン作成方法であって、 自動テストパターン生成手段により自動生成されたテス
   トパターンを、前記ＬＳＩのスキャンイン端子から入力
   させるスキャンイン信号及び前記ＬＳＩのスキャンアウ
   ト端子から出力されるスキャンアウト信号の期待値であ
   る第１テストパターンと、前記ＬＳＩの信号入力端子か
   ら入力させる入力テスト信号及び前記ＬＳＩの信号出力
   端子から出力される出力テスト信号の期待値である第２
   テストパターンと、に分割して、 前記第２テストパターンを、同じテストパターンの連続
   回数と、前記入力テスト信号及び前記出力テスト信号の
   期待値であるテストパターンと、に変換することを特徴
   とするＬＳＩテストパターン作成方法。