JPH0342850A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0342850A JPH0342850A JP1178307A JP17830789A JPH0342850A JP H0342850 A JPH0342850 A JP H0342850A JP 1178307 A JP1178307 A JP 1178307A JP 17830789 A JP17830789 A JP 17830789A JP H0342850 A JPH0342850 A JP H0342850A
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- 238000012360 testing method Methods 0.000 claims abstract description 51
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001770 laser ionisation spectroscopy Methods 0.000 description 1
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- 238000004088 simulation Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スキャンパス回路を内蔵する半導体集積回路装置（以下
、ＬＳＩという。）に係り、特にＬＳＩ内部のダイナミ
ックバーンイン試験を行うのに好適なＬＩＳに関し、 上記従来の問題点を解決し、テスト対象となるＬＳＩ自
体においてバーンイン試験を行いうる半導体集積回路装
置を提供することを目的とし、当該半導体集積回路装置
の内部にスキャンデータを通過させるスキャンパス回路
と、テストモード信号に応じてテスト動作を制御するテ
スト制御回路と、前記テスト制御回路からの制御信号に
基づいてスキャンデータを発生するスキャンデータ発生
回路と、前記テスト制御回路からの制御信号に基づいて
スキャンクロックを発生するスキャンクロック発生回路
と、を内蔵として構成する。
、ＬＳＩという。）に係り、特にＬＳＩ内部のダイナミ
ックバーンイン試験を行うのに好適なＬＩＳに関し、 上記従来の問題点を解決し、テスト対象となるＬＳＩ自
体においてバーンイン試験を行いうる半導体集積回路装
置を提供することを目的とし、当該半導体集積回路装置
の内部にスキャンデータを通過させるスキャンパス回路
と、テストモード信号に応じてテスト動作を制御するテ
スト制御回路と、前記テスト制御回路からの制御信号に
基づいてスキャンデータを発生するスキャンデータ発生
回路と、前記テスト制御回路からの制御信号に基づいて
スキャンクロックを発生するスキャンクロック発生回路
と、を内蔵として構成する。
本発明は、スキャンパス回路を内蔵する半導体集積回路
装置（以下、ＬＳＩという。）に係り、特にＬＳＩ内部
のダイナミックバーンイン試験を行うのに好適なＬＳＩ
に関する。
装置（以下、ＬＳＩという。）に係り、特にＬＳＩ内部
のダイナミックバーンイン試験を行うのに好適なＬＳＩ
に関する。
近年のプルセス技術の微細化とそれによるＬＳＩの高集
積化に伴ない、内部回路が設計通りに動作するかどうか
のテストが困難となる。また、初期不良品をリジェクト
して製品の信頼性を向上させるために出荷前のＬＳＩの
バーンイン試験を行うことが重要である。特に、ＬＳＩ
を動作させながらバーンインを行うダイナミックバーン
イン試験が重要である。
積化に伴ない、内部回路が設計通りに動作するかどうか
のテストが困難となる。また、初期不良品をリジェクト
して製品の信頼性を向上させるために出荷前のＬＳＩの
バーンイン試験を行うことが重要である。特に、ＬＳＩ
を動作させながらバーンインを行うダイナミックバーン
イン試験が重要である。
ＬＳＩ内部をテストする従来のダイナミックバーンイン
試験方法としてスキャン方式が知られている。
試験方法としてスキャン方式が知られている。
スキャン方式の例を第８〜第１０図に示す。この方式は
、ＬＳＩＩに内部の各組合せ回路２に配置されているフ
リップフロック３のすべて（あるいは選択されたいくつ
か）がテストモード時において直列に結ばれてシフトレ
ジスタを形成するスキャンパス回路７を予めＬＳＩの製
造時に形成しておく。テスト時にスキャンクロック５Ｃ
ＣＫに同期させてテストデータ（スキャンインデータ）
ＳＤ、Ｎをスキャンインし、シフトレジスタの内部デー
タ状態を任意に設定する。内部状態を知りたい場合には
システムクロック５ＹＳＣＫを停止させて内部状態に変
化を禁止し、スキャンクロック５ＣＣＫにより内部デー
タをシリアルにシフトレジスタからスキャンアウトする
。このスキャンアウトされたデータＳＤ を予めシ
ュミレーショ１１Ｔ ンなどにより生成した期待値と比較することにより内部
の異常をテストできる。
、ＬＳＩＩに内部の各組合せ回路２に配置されているフ
リップフロック３のすべて（あるいは選択されたいくつ
か）がテストモード時において直列に結ばれてシフトレ
ジスタを形成するスキャンパス回路７を予めＬＳＩの製
造時に形成しておく。テスト時にスキャンクロック５Ｃ
ＣＫに同期させてテストデータ（スキャンインデータ）
ＳＤ、Ｎをスキャンインし、シフトレジスタの内部デー
タ状態を任意に設定する。内部状態を知りたい場合には
システムクロック５ＹＳＣＫを停止させて内部状態に変
化を禁止し、スキャンクロック５ＣＣＫにより内部デー
タをシリアルにシフトレジスタからスキャンアウトする
。このスキャンアウトされたデータＳＤ を予めシ
ュミレーショ１１Ｔ ンなどにより生成した期待値と比較することにより内部
の異常をテストできる。
スキャンパス回路の例としては、’ＤＩＧＩＴＡＬ。
ＬＯＧＩＣＴＥＳＴＩＮＧ ＡＮＤ ＳＩＭＵＬＡＴＩ
ＯＮ″ （Ｐ、２７〜２７５Ｆｉ１．７．ＩＴ、 Ｈｓ
＋ｐｅ＋ ＆ ＲＯＷ、Ｐｕｂｌｉ＋ｈｃｓ Ｉｎｃ、
発行Ａ１１ｘｔｎｄｅｒ Ｍｉｃｇｏ著）に記載された
ものが知られている。またスキャン方式を一歩進めてＡ
Ｃ特性ノテストを可能とすルＬ Ｓ Ｓ Ｄ （Ｌｅｖ
ｅｌ−Ｓｅｎｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ
）の概念を用いたものが知られている。（同書、Ｐ、２
７６〜２８０ Ｆｉｇ、 ７．２０参照）。
ＯＮ″ （Ｐ、２７〜２７５Ｆｉ１．７．ＩＴ、 Ｈｓ
＋ｐｅ＋ ＆ ＲＯＷ、Ｐｕｂｌｉ＋ｈｃｓ Ｉｎｃ、
発行Ａ１１ｘｔｎｄｅｒ Ｍｉｃｇｏ著）に記載された
ものが知られている。またスキャン方式を一歩進めてＡ
Ｃ特性ノテストを可能とすルＬ Ｓ Ｓ Ｄ （Ｌｅｖ
ｅｌ−Ｓｅｎｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ
）の概念を用いたものが知られている。（同書、Ｐ、２
７６〜２８０ Ｆｉｇ、 ７．２０参照）。
さらに、スキャン方式には、第１１図〜第１２図に示す
ようなバウンダリスキャン方式がある。
ようなバウンダリスキャン方式がある。
この方式は、内部回路ブロック４の入力回路５と出力回
路６とを直列に結び、スキャンクロック５ＣＣＫに同期
させて、各内部回路ブロック４の入力回路５、出力回路
６を順次スキャンイン、スキャンアウトすることにより
テストするようにしたものである。
路６とを直列に結び、スキャンクロック５ＣＣＫに同期
させて、各内部回路ブロック４の入力回路５、出力回路
６を順次スキャンイン、スキャンアウトすることにより
テストするようにしたものである。
上記スキャン方式はいずれも外部かからスキャンデータ
やスキャンクロックを供給するようになっており、この
ことに起因して次のよう問題点がある。
やスキャンクロックを供給するようになっており、この
ことに起因して次のよう問題点がある。
第一に、スキャングロック５ＣＣＫ、スキャンデータ５
ＤＩＮをＬＳＩ内に供給するためのドライバが必要とな
り、試験装置が複雑化する。第二に、ドライバの駆動能
力の点で動作周波数が制限され、試験時間の短縮化に限
界がある。第三に、テスト用の記号をＬＳＩ内に供給す
るためのテストボード（バーンインボード）が多層化し
、装置構成の複雑化か、コスト高となる。第四に、ＬＳ
Ｉ内の内蔵メモリを動作させることができない。これは
、メモリ機能によりスキャンインされた内部データが変
化してしまい、対応するスキャンアウトデータＳＤ
が得られないからである。
ＤＩＮをＬＳＩ内に供給するためのドライバが必要とな
り、試験装置が複雑化する。第二に、ドライバの駆動能
力の点で動作周波数が制限され、試験時間の短縮化に限
界がある。第三に、テスト用の記号をＬＳＩ内に供給す
るためのテストボード（バーンインボード）が多層化し
、装置構成の複雑化か、コスト高となる。第四に、ＬＳ
Ｉ内の内蔵メモリを動作させることができない。これは
、メモリ機能によりスキャンインされた内部データが変
化してしまい、対応するスキャンアウトデータＳＤ
が得られないからである。
ＵＴ
第五に、スキャンクロック５ＣＣＫおよびスキャンイン
データＳ Ｄ 、、のための入力端子を固定しなければ
ならない。第六に、当該ＬＳＩＩ自体の信号データ入力
ピンをスキャン用に用いることができず、専用端子が必
要となる。
データＳ Ｄ 、、のための入力端子を固定しなければ
ならない。第六に、当該ＬＳＩＩ自体の信号データ入力
ピンをスキャン用に用いることができず、専用端子が必
要となる。
本発明は、上記従来の問題点を解決し、テスト対象とな
るＬＳＩ自体においてバーンイン試験を行いつる半導体
集積回路装置を提供することを目的とする。
るＬＳＩ自体においてバーンイン試験を行いつる半導体
集積回路装置を提供することを目的とする。
〔課題を解決するための手段〕
上記目的を達成するために、本発明は当該ＬＳＩ（１）
の内部にスキャンデータ（Ｓ Ｄ 、Ｎ）を通過させる
スキャンパス回路（７）と、テストモード信号に応じて
テスト動作を制御するテスト制御回路（８）と、前記テ
スト制御回路（８）からの制御信号に基づいてスキャン
データ（Ｓ Ｄ 、Ｎ）を発生するスキャンデータ発生
回路（９ａ）と、前記テスト制御回路（８）からの制御
信号に基づいてスキャンクロックを発生するスキャンク
ロック発生回路（９ｂ）と、を内蔵して構成する。
の内部にスキャンデータ（Ｓ Ｄ 、Ｎ）を通過させる
スキャンパス回路（７）と、テストモード信号に応じて
テスト動作を制御するテスト制御回路（８）と、前記テ
スト制御回路（８）からの制御信号に基づいてスキャン
データ（Ｓ Ｄ 、Ｎ）を発生するスキャンデータ発生
回路（９ａ）と、前記テスト制御回路（８）からの制御
信号に基づいてスキャンクロックを発生するスキャンク
ロック発生回路（９ｂ）と、を内蔵して構成する。
本発明によれば、ＬＳＩ （１）の外部よりテストモー
ド信号を入力すると、テスト制御回路（８）はテスト動
作のための制御信号をスキャンデータ発生回路（９ａ）
およびスキャンクロック回路（９ｂ）に送る。スキャン
データ発生回路（９ｂ）はスキャンデータ（Ｓ Ｄ Ｉ
Ｎ）を出力し、スキャンクロック回路（９ｂ）はスキ
ャンクロック５ＣＣＫ）を発生する。スキャンデータ（
Ｓ Ｄ 、Ｎ）はスキャンクロック（ＳＣＣＫ）の周期
でスキャンパス回路（７）に供給される。
ド信号を入力すると、テスト制御回路（８）はテスト動
作のための制御信号をスキャンデータ発生回路（９ａ）
およびスキャンクロック回路（９ｂ）に送る。スキャン
データ発生回路（９ｂ）はスキャンデータ（Ｓ Ｄ Ｉ
Ｎ）を出力し、スキャンクロック回路（９ｂ）はスキ
ャンクロック５ＣＣＫ）を発生する。スキャンデータ（
Ｓ Ｄ 、Ｎ）はスキャンクロック（ＳＣＣＫ）の周期
でスキャンパス回路（７）に供給される。
このように、ＬＳＩ （１）の外部からテストモード
信号を与えるだけで、ＬＳＩ（１）の内部においてスキ
ャンデータ（Ｓ Ｄ 、Ｎ）が発生し、スキャンパス回
路（７）を通でバーンインテスト動作が行なわれる 〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
信号を与えるだけで、ＬＳＩ（１）の内部においてスキ
ャンデータ（Ｓ Ｄ 、Ｎ）が発生し、スキャンパス回
路（７）を通でバーンインテスト動作が行なわれる 〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
第１図に示したように、ＬＳＩチップ１内には、スキャ
ンパス回路７、テスト制御回路８、スキャンデータ発生
器９ ａ ｓおよびスキャンクロック発生器９ｂが形成
されている スキャンパス回路７には内部スキャンチェーン７および
バウンダリングスキャンチェーン７ｂ（第９図〜第１２
図参照）の両方を含んでいる。
ンパス回路７、テスト制御回路８、スキャンデータ発生
器９ ａ ｓおよびスキャンクロック発生器９ｂが形成
されている スキャンパス回路７には内部スキャンチェーン７および
バウンダリングスキャンチェーン７ｂ（第９図〜第１２
図参照）の両方を含んでいる。
内部スキャンチェーン７ａに対するスキャンインデータ
ＳＤ、−供給は、第２図に示すようにスキャンイン用Ｉ
１０セル２３を介して行なわれる。
ＳＤ、−供給は、第２図に示すようにスキャンイン用Ｉ
１０セル２３を介して行なわれる。
スキャンイン用Ｉ１０セル２３は、テスト用入力ピン１
０．１１、セレクタ１２、信号線１３および１４により
構成される。セレクタ１２はテスト制御回路８からの制
御信号によりスキャンモード時にはＢ−Ｃのパスを通じ
て信号線１４から与えられるスキャンインデータ５ＤＩ
Ｎが再び信号線１３を介してＬＳＩ内部の内部スキャン
チェーン７ａに戻される また、バーンインモード時にはＡ−Ｂのパスが活性化さ
れる。スキャンクロック５ＣＣＫもスキャンインデータ
Ｓ Ｄ 、Ｎと同様のパスで供給される。
０．１１、セレクタ１２、信号線１３および１４により
構成される。セレクタ１２はテスト制御回路８からの制
御信号によりスキャンモード時にはＢ−Ｃのパスを通じ
て信号線１４から与えられるスキャンインデータ５ＤＩ
Ｎが再び信号線１３を介してＬＳＩ内部の内部スキャン
チェーン７ａに戻される また、バーンインモード時にはＡ−Ｂのパスが活性化さ
れる。スキャンクロック５ＣＣＫもスキャンインデータ
Ｓ Ｄ 、Ｎと同様のパスで供給される。
バウンダリーチェーン７ｂに対するスキャンインデータ
ＳＤ、−供給は、第３図に示すように。
ＳＤ、−供給は、第３図に示すように。
Ｉ１０セル２４に内蔵されたバウンダリングスキャン用
Ｆ／Ｆ １９を通じて行われる。つまり、スキャンデー
タ発生器９ａからのスキャンインデータＳ Ｄ 、Ｎは
バウンダリスキャン用Ｆ／Ｆ １９を介し、点線２０で
示すようにセレクタ１７のＢ−Ｃのパスから出力バッフ
７１６を介して全ての入力端子よりＬＳＩＩの内部に供
給される。スキャンクロック５ＣＣＫとも同様である。
Ｆ／Ｆ １９を通じて行われる。つまり、スキャンデー
タ発生器９ａからのスキャンインデータＳ Ｄ 、Ｎは
バウンダリスキャン用Ｆ／Ｆ １９を介し、点線２０で
示すようにセレクタ１７のＢ−Ｃのパスから出力バッフ
７１６を介して全ての入力端子よりＬＳＩＩの内部に供
給される。スキャンクロック５ＣＣＫとも同様である。
第７図に示すように、ＬＳＩＩの内臓メモリ（ＲＡＭ）
２５にはＩ１０セル２６からそのアドレス信号ＡＤＲ，
制御信号Ｃが直接アクセス可能に配線が施されており、
Ｉ１０セル２６を介してスキャンインデータＳＤ、Ｎを
スキャンデータ発生器９ａから供給する。スキャンクロ
ック５ＣＣＫも同様にスキャンクロック発生器９ｂを介
して供給される。
２５にはＩ１０セル２６からそのアドレス信号ＡＤＲ，
制御信号Ｃが直接アクセス可能に配線が施されており、
Ｉ１０セル２６を介してスキャンインデータＳＤ、Ｎを
スキャンデータ発生器９ａから供給する。スキャンクロ
ック５ＣＣＫも同様にスキャンクロック発生器９ｂを介
して供給される。
ＬＳＩＩをバーンインモードに設定するためには、テス
ト用入力ビン１０を決められたＤＣレベルに設定するこ
とにより可能である。
ト用入力ビン１０を決められたＤＣレベルに設定するこ
とにより可能である。
スキャンデータ発生器９ａおよびスキャンクロック発生
器９ｂは、第４図に示すように、リングオシレータ２１
と論理回路２２とから構成される。
器９ｂは、第４図に示すように、リングオシレータ２１
と論理回路２２とから構成される。
その詳細は具体例を第５図に、動作波形を第６図に示す
。発振周波数の調整はリングオシレータ２１の段数（図
では８段）を適宜変更するとにより任意に行うことがで
きる。またスキャンインデータＳ Ｄ Ｉ Ｎは論理回
路２２の構成により任意に作成することが可能である。
。発振周波数の調整はリングオシレータ２１の段数（図
では８段）を適宜変更するとにより任意に行うことがで
きる。またスキャンインデータＳ Ｄ Ｉ Ｎは論理回
路２２の構成により任意に作成することが可能である。
スキャンインデータＳ Ｄ 、Ｎとして１０１０１０”
の例を示したが、ＬＦＳＲ（リニアフィードバックシフ
トレジスター）を使用することに疑似ランダムパターン
を発生することもできる。
の例を示したが、ＬＦＳＲ（リニアフィードバックシフ
トレジスター）を使用することに疑似ランダムパターン
を発生することもできる。
以上述べたように、本発明によれば、外部よりまった＜
ＡＣ信号を供給することなくテスト用人力ピンをＤＣレ
ベルに設定することによりダイナミックバーンインを行
なうことができる。このためバーンインボードが簡略化
され、端子配置の制限もテスト用入力ピン以外に必要な
く、内蔵メモリーを含む内部回路を所望の周波数で動作
させることができる。
ＡＣ信号を供給することなくテスト用人力ピンをＤＣレ
ベルに設定することによりダイナミックバーンインを行
なうことができる。このためバーンインボードが簡略化
され、端子配置の制限もテスト用入力ピン以外に必要な
く、内蔵メモリーを含む内部回路を所望の周波数で動作
させることができる。
第１図は本発明の原理説明図、
第２図は本発明におけるスキャンイン用Ｉ１０セルの説
明図、 第３図は本発明におけるバウンダリスキャンＦ／Ｆ内蔵
のＩ１０セルの説明図、 第４図はスキャンデータ発生器およびスキャンクロック
発生器のブロック図、 第５図はスキャンデータ発生器およびスキャンクロック
発生器の具体例を示す回路図、第６図は第５図の各動作
波形を示すタイムチャート、 第７図は内蔵メモリへの信号供給の説明図、第８図は従
来のグイナミックバーンイン試験の説明図、 第９は従来の内部スキャンチェーンの概要図、第１０図
は従来の内部スキャンチェーンの詳細図、 第１１図は従来のバウンダリスキャンチェーンの概要図
、 第１２図は従来のバウンダリスキャンチェーンの詳細図
である。 １・・・ＬＳＩチップ ２・・・組合わせ回路 ３・・・フリップフロック ４・・・内部ブロック ５・・・入力回路 ６・・・出力回路 ７・・・スキャンパス回路 ８・・・テスト制御回路 ９ａ・・・スキャンデータ発生器 ９ｂ・・・スキャンロック発生器 １０・・・テスト用入力ピン 本発明の原理説明図 第 １ 図 第 ２ 図 バクンダリスキャンＦ／Ｆ内蔵のＩ１０セルの説明図第
３図 スキャンデータ発生器およびスキャンクロ、り発生器の
ブロック図第 図 第 図 ＢＩ 第５図の各動作波形を示すタイムチャート第 ６
図 内蔵メモリへの信号供給の説明図 第 図 従来のグイナミノクバーンイン試験の説明図第 ８
図 従来の内部スキャノチェーンの概要図 第９図 スキャンアウトデータ 従来の内部スキャノチェーンの詳細図 第 １０ 図 ８ＳＤｏｕｔスキヤンアウトデータ 従来のバウンダリスキャンチェーンの概要図第 １１
図 第 ２ 図
明図、 第３図は本発明におけるバウンダリスキャンＦ／Ｆ内蔵
のＩ１０セルの説明図、 第４図はスキャンデータ発生器およびスキャンクロック
発生器のブロック図、 第５図はスキャンデータ発生器およびスキャンクロック
発生器の具体例を示す回路図、第６図は第５図の各動作
波形を示すタイムチャート、 第７図は内蔵メモリへの信号供給の説明図、第８図は従
来のグイナミックバーンイン試験の説明図、 第９は従来の内部スキャンチェーンの概要図、第１０図
は従来の内部スキャンチェーンの詳細図、 第１１図は従来のバウンダリスキャンチェーンの概要図
、 第１２図は従来のバウンダリスキャンチェーンの詳細図
である。 １・・・ＬＳＩチップ ２・・・組合わせ回路 ３・・・フリップフロック ４・・・内部ブロック ５・・・入力回路 ６・・・出力回路 ７・・・スキャンパス回路 ８・・・テスト制御回路 ９ａ・・・スキャンデータ発生器 ９ｂ・・・スキャンロック発生器 １０・・・テスト用入力ピン 本発明の原理説明図 第 １ 図 第 ２ 図 バクンダリスキャンＦ／Ｆ内蔵のＩ１０セルの説明図第
３図 スキャンデータ発生器およびスキャンクロ、り発生器の
ブロック図第 図 第 図 ＢＩ 第５図の各動作波形を示すタイムチャート第 ６
図 内蔵メモリへの信号供給の説明図 第 図 従来のグイナミノクバーンイン試験の説明図第 ８
図 従来の内部スキャノチェーンの概要図 第９図 スキャンアウトデータ 従来の内部スキャノチェーンの詳細図 第 １０ 図 ８ＳＤｏｕｔスキヤンアウトデータ 従来のバウンダリスキャンチェーンの概要図第 １１
図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 当該半導体集積回路装置の内部にスキャンデータ（ＳＤ
＿Ｉ＿Ｎ）を通過させるスキャンパス回路（７）と、 テストモード信号に応じてテスト動作を制御するテスト
制御回路（８）と、 前記テスト制御回路からの制御信号に基づいてスキャン
データ（ＳＤ＿Ｉ＿Ｎ）を発生するスキャンデータ発生
回路（９ａ）と、 前記テスト制御回路からの制御信号に基づいてスキャン
クロックを発生するスキャンクロック発生回路（９ｂ）
と、 を内蔵することを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178307A JPH0770573B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路装置 |
| EP90307511A EP0408299B1 (en) | 1989-07-11 | 1990-07-10 | Semiconductor integrated circuit device and test method therefor |
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