JPS63271966A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63271966A JPS63271966A JP62105826A JP10582687A JPS63271966A JP S63271966 A JPS63271966 A JP S63271966A JP 62105826 A JP62105826 A JP 62105826A JP 10582687 A JP10582687 A JP 10582687A JP S63271966 A JPS63271966 A JP S63271966A
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- JP
- Japan
- Prior art keywords
- circuit
- lsi
- test
- gate
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 description 12
- 230000003068 static effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 241000270708 Testudinidae Species 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に間し、特にバーンインテスト
を容易にする内部クロック発生回路を備えた半導体集積
回路に関する。
を容易にする内部クロック発生回路を備えた半導体集積
回路に関する。
［従来の技術］
従来から大規模半導体集積回路（以下ＬＳＩと略称す）
の高品質を保証する為、製造工程内にバーインテスト（
以下ＢＴと略記）と称する加速試験によるスクリーニン
グを行ってきた。ＢＴでは通常の使用条件より高温な雰
囲気中で高電圧をＬＳＩに印加して加速させた後に電気
的特性検査によって不良品を取り除く。
の高品質を保証する為、製造工程内にバーインテスト（
以下ＢＴと略記）と称する加速試験によるスクリーニン
グを行ってきた。ＢＴでは通常の使用条件より高温な雰
囲気中で高電圧をＬＳＩに印加して加速させた後に電気
的特性検査によって不良品を取り除く。
ＢＴには加速試験中のＬＳＩの各端子に所定の信号を印
加し、試験中ＬＳＩを実使用に近い状態で動作させるダ
イナミックＢＴと呼ばれる方法と、ＬＳＩの各端子の電
位を固定しＬＳＩを動作させない状態で試験するスタテ
ィックＢＴと呼ばれる方法とがある。
加し、試験中ＬＳＩを実使用に近い状態で動作させるダ
イナミックＢＴと呼ばれる方法と、ＬＳＩの各端子の電
位を固定しＬＳＩを動作させない状態で試験するスタテ
ィックＢＴと呼ばれる方法とがある。
第３図はダイナミックＢＴ時のビン接続を示す回路図で
あり、ＬＳＩ２７の１４ビンは電源端子であり、電源線
２４に接続されている。また、７ピンの接地端子は接地
線２５に接続されている。
あり、ＬＳＩ２７の１４ビンは電源端子であり、電源線
２４に接続されている。また、７ピンの接地端子は接地
線２５に接続されている。
１３ビンはクロック端子であり、クロック供給線２６に
接続されている。１〜６ピン及び８〜１２ピンは人力ま
たは出力端子であり、ＬＳＩに所定の動作を行わせるた
めに入力端子には制御信号を印加している。
接続されている。１〜６ピン及び８〜１２ピンは人力ま
たは出力端子であり、ＬＳＩに所定の動作を行わせるた
めに入力端子には制御信号を印加している。
第４図はスタティックＢＴ時のピン接続を示す回路図で
あり、ＬＳＩ３０は７ピンの接地端子を接地線２９に接
続されており、他の端子、すなわち１〜６ビン及び８〜
１４ビンは電源線２８に接続され同一電位に固定されて
いる。
あり、ＬＳＩ３０は７ピンの接地端子を接地線２９に接
続されており、他の端子、すなわち１〜６ビン及び８〜
１４ビンは電源線２８に接続され同一電位に固定されて
いる。
［発明が解決しようとする問題点コ
上述した従来のダイナミックＢＴは試験効果としては理
想的と考えられているが、被試験ＬＳＩの各端子に所定
の信号を印加する必要があり試験装置が非常に複雑で高
価なものになるという問題点がある。
想的と考えられているが、被試験ＬＳＩの各端子に所定
の信号を印加する必要があり試験装置が非常に複雑で高
価なものになるという問題点がある。
一方スタテイックＢＴは被試験ＬＳＩに固定の電位を加
えるだけなので、結線も簡単であり、試験装置も安価で
あるが、ＬＳＩ内部の回路を動作させていないので、Ｌ
ＳＩの全回路が正常に動作するか否かを確実に試験でき
ないという問題点がある。
えるだけなので、結線も簡単であり、試験装置も安価で
あるが、ＬＳＩ内部の回路を動作させていないので、Ｌ
ＳＩの全回路が正常に動作するか否かを確実に試験でき
ないという問題点がある。
したがって、本発明の目的はＢＴ試験時に回路動作を簡
単に試験可能なＬＳＩを提供することである。
単に試験可能なＬＳＩを提供することである。
［発明の作用］
本発明は、通常モード時にクロックパルスが供給されて
所定の機能を実現する回路を含む半導体集積回路におい
て、外部からの指示に応答してテストモードを設定する
テスト状態設定手段と、テストモード時にクロックパル
スを上記所定の機能を実現する回路に供給する内部クロ
ック発生回路とを備えたことを特徴としている。
所定の機能を実現する回路を含む半導体集積回路におい
て、外部からの指示に応答してテストモードを設定する
テスト状態設定手段と、テストモード時にクロックパル
スを上記所定の機能を実現する回路に供給する内部クロ
ック発生回路とを備えたことを特徴としている。
上記構成に係る半導体集積回路を通常モードで動作させ
ると、クロックパルスの供給を受けつつ上記、回路は所
定の機能を実現させる。
ると、クロックパルスの供給を受けつつ上記、回路は所
定の機能を実現させる。
ところが、ＢＴ試験を実施するときは、半導体集積回路
をスタティックＢＴ試験機に取り付け、外部から指示を
与えるとテスト状態設定手段が半導体集積回路をテスト
モードに設定する。そうすると、内部クロック発生回路
で発生したクロックパルスが上記回路に供給され、この
状態でＢＴ試験が実施されろことになる。
をスタティックＢＴ試験機に取り付け、外部から指示を
与えるとテスト状態設定手段が半導体集積回路をテスト
モードに設定する。そうすると、内部クロック発生回路
で発生したクロックパルスが上記回路に供給され、この
状態でＢＴ試験が実施されろことになる。
［実施例コ
亀１失施舅
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の構成を示す回路図である
。インバータ１とバイアス用抵抗２は並列に接続され、
外部端子３，４に接続されており、これらで発振回路５
を形成している。インバーター６、ナントゲート７、抵
抗８および容量９で内部クロック発生回路としてＯＣＲ
発振回路１０を形成している。端子１１はテスト端子で
あり、通常は抵抗１２によって接地レベルつまり論理「
０」レベルに固定されている。端子１１に供給される電
圧レベルはナントゲート７に人力され、さらにインバー
タ１３を介して反転レベルがナントゲート１４に人力さ
れる。ナントゲート７の出力とナントゲート１４の出力
とは、ノアゲート１５を経てＬＳＩの回路１６に供給可
能である。
。インバータ１とバイアス用抵抗２は並列に接続され、
外部端子３，４に接続されており、これらで発振回路５
を形成している。インバーター６、ナントゲート７、抵
抗８および容量９で内部クロック発生回路としてＯＣＲ
発振回路１０を形成している。端子１１はテスト端子で
あり、通常は抵抗１２によって接地レベルつまり論理「
０」レベルに固定されている。端子１１に供給される電
圧レベルはナントゲート７に人力され、さらにインバー
タ１３を介して反転レベルがナントゲート１４に人力さ
れる。ナントゲート７の出力とナントゲート１４の出力
とは、ノアゲート１５を経てＬＳＩの回路１６に供給可
能である。
ＬＳＩが通常モードで使用される場合には、端子３と４
とに水晶振動子や容量が外部接続され、発振回路５によ
ってＬＳＩ動作に必要な、正確なりロックパルスを発生
させる。この時端子１１は抵抗１２により論理「０」レ
ベルに固定されているので、ＣＲ発振回路１０のナント
ゲート７の出力は「１」レベルに固定され、発振回路１
０は動作しない。一方、発振回路５のクロックパルスは
ナントゲート１４およびノアゲート１５を経てＬＳＩの
回路１６に供給され、ＬＳＩ全体は所定の動作を行う。
とに水晶振動子や容量が外部接続され、発振回路５によ
ってＬＳＩ動作に必要な、正確なりロックパルスを発生
させる。この時端子１１は抵抗１２により論理「０」レ
ベルに固定されているので、ＣＲ発振回路１０のナント
ゲート７の出力は「１」レベルに固定され、発振回路１
０は動作しない。一方、発振回路５のクロックパルスは
ナントゲート１４およびノアゲート１５を経てＬＳＩの
回路１６に供給され、ＬＳＩ全体は所定の動作を行う。
一方、ＢＴ試験中は端子１１が電源線に接続され論理「
１」レベルに固定される。この時インバーター１３の出
力は「０」でありナントゲート１４の出力は「１」に固
定される。ＣＲ発振回路１０のナントゲート７のテスト
端子入力は「１」レベルであり、ＣＲ発振回路１０は所
定のクロックパルスを発生させる。ＣＲ発振回路１０の
クロックパルスはノアゲート１５を経てＬＳＩの回路１
６に供給される。
１」レベルに固定される。この時インバーター１３の出
力は「０」でありナントゲート１４の出力は「１」に固
定される。ＣＲ発振回路１０のナントゲート７のテスト
端子入力は「１」レベルであり、ＣＲ発振回路１０は所
定のクロックパルスを発生させる。ＣＲ発振回路１０の
クロックパルスはノアゲート１５を経てＬＳＩの回路１
６に供給される。
この状態でのＢＴ試験接続は、第４図の従来のスタティ
ックＢＴの接続がそのまま使用される。
ックＢＴの接続がそのまま使用される。
ただし本方式ではクロックパルスを継続して被試験ＬＳ
Ｉの内部で発生し、他の入力端子に関しては電源レベル
に固定されているので、ＬＳＩの内部回路を正確に動作
させることはできないが、回路素子の加速試験としては
スタティックＢＴよりも効果があることが報告されてい
る。またＢＴ試験に用いるクロックパルスは、特に正確
な周波数は必要なく、半導体集積回路上に形成可能な抵
抗や容量を用いたＣＲ発振回路で対応できるので、外部
に一切発振用の部品を設ける必要はなく、非常に装置が
簡単になる。
Ｉの内部で発生し、他の入力端子に関しては電源レベル
に固定されているので、ＬＳＩの内部回路を正確に動作
させることはできないが、回路素子の加速試験としては
スタティックＢＴよりも効果があることが報告されてい
る。またＢＴ試験に用いるクロックパルスは、特に正確
な周波数は必要なく、半導体集積回路上に形成可能な抵
抗や容量を用いたＣＲ発振回路で対応できるので、外部
に一切発振用の部品を設ける必要はなく、非常に装置が
簡単になる。
上記端子１１、抵抗１２、ノアゲート１５は全体として
テスト状態設定手段を構成している。
テスト状態設定手段を構成している。
策λ叉施訓
第２図は、本発明の第２実施例を示す回路図である。端
子１７は外部からクロックを入力する端子であり、イン
バーター１８を経て回路にクロックを供給する。インバ
ーター列１９は奇数段のインバーターを直列接続して形
成される内部クロック発生回路としてのリング発振器で
あり、インバーターの信号遅延時間に対応する所定の周
波数で発振する。
子１７は外部からクロックを入力する端子であり、イン
バーター１８を経て回路にクロックを供給する。インバ
ーター列１９は奇数段のインバーターを直列接続して形
成される内部クロック発生回路としてのリング発振器で
あり、インバーターの信号遅延時間に対応する所定の周
波数で発振する。
端子２０と抵抗２１は、第１実施例の端子１１と抵抗１
２と同じ機能を有するテスト端子を形成している。アン
ド−ノアゲート２２は端子２０の論理レベルに応じて、
１９のリング発振器の出力と、端子１７の外部クロック
を切り換える、切り換え回路でその出力がＬＳＩの回路
２３に供給される。この場合もＢＴ試験回路は第４図に
示されたスタティックＢＴ用の回路が使用できる。
２と同じ機能を有するテスト端子を形成している。アン
ド−ノアゲート２２は端子２０の論理レベルに応じて、
１９のリング発振器の出力と、端子１７の外部クロック
を切り換える、切り換え回路でその出力がＬＳＩの回路
２３に供給される。この場合もＢＴ試験回路は第４図に
示されたスタティックＢＴ用の回路が使用できる。
［発明の効果］
以上説明したように本発明は、ＢＴ試験専用の内部クロ
ック発生回路をＬＳＩに内蔵させることにより、ダイナ
ミックＢＴに近い効果を維持しながら、スタティックＢ
Ｔ装置と同様の簡便な試験装置で試験をすることができ
るという効果がある。
ック発生回路をＬＳＩに内蔵させることにより、ダイナ
ミックＢＴに近い効果を維持しながら、スタティックＢ
Ｔ装置と同様の簡便な試験装置で試験をすることができ
るという効果がある。
第１図は、本発明の第１の実施例の構成を示す回路図、
第２図は、本発明の第２実施例の構成を示す回路図、
第３図は、従来のダイナミックＢＴ試験実施時のピン接
続を示す回路図、 第４図は、従来のスタティックＢＴ試験実施時のピン接
続を示す回路図である。 ５００９発振回路、 １０、、、ＢＴ用ＣＲ発振回路、 １１、、、端子、 １５、、、ノア回路、 １６、、、ＬＳＩ内部の回路、 １９、、、リング発振器、 ２４０．、電源線、 ２５、、、接地線、 ２Ｂ、、、電源線、 ２９００．接地線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図
続を示す回路図、 第４図は、従来のスタティックＢＴ試験実施時のピン接
続を示す回路図である。 ５００９発振回路、 １０、、、ＢＴ用ＣＲ発振回路、 １１、、、端子、 １５、、、ノア回路、 １６、、、ＬＳＩ内部の回路、 １９、、、リング発振器、 ２４０．、電源線、 ２５、、、接地線、 ２Ｂ、、、電源線、 ２９００．接地線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図
Claims (1)
- 【特許請求の範囲】 通常モード時にクロックパルスが供給されて所定の機
能を実現する回路を含む半導体集積回路において、 外部からの指示に応答してテストモードを設定するテス
ト状態設定手段と、 テストモード時にクロックパルスを上記所定の機能を実
現する回路に供給する内部クロック発生回路とを備えた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105826A JPS63271966A (ja) | 1987-04-28 | 1987-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105826A JPS63271966A (ja) | 1987-04-28 | 1987-04-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271966A true JPS63271966A (ja) | 1988-11-09 |
Family
ID=14417861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105826A Pending JPS63271966A (ja) | 1987-04-28 | 1987-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147640A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP2007047178A (ja) * | 2005-08-11 | 2007-02-22 | Samsung Electronics Co Ltd | パッケージバーンインテストの可能な半導体集積回路及びバーンインテスト方法 |
| JP2009049170A (ja) * | 2007-08-20 | 2009-03-05 | Renesas Technology Corp | 半導体装置 |
-
1987
- 1987-04-28 JP JP62105826A patent/JPS63271966A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147640A (ja) * | 1990-10-09 | 1992-05-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP2007047178A (ja) * | 2005-08-11 | 2007-02-22 | Samsung Electronics Co Ltd | パッケージバーンインテストの可能な半導体集積回路及びバーンインテスト方法 |
| JP2009049170A (ja) * | 2007-08-20 | 2009-03-05 | Renesas Technology Corp | 半導体装置 |
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