JPH0222580A - テスト回路 - Google Patents
テスト回路Info
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- JPH0222580A JPH0222580A JP63173098A JP17309888A JPH0222580A JP H0222580 A JPH0222580 A JP H0222580A JP 63173098 A JP63173098 A JP 63173098A JP 17309888 A JP17309888 A JP 17309888A JP H0222580 A JPH0222580 A JP H0222580A
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、発振回路を内蔵した半導体集積回路における
テスト回路に関するもので声る。
テスト回路に関するもので声る。
(従来の技術)
時訓、マイクロコンピュータ等を構成する半導体集積回
路(以下、ICという)には、発振回路が内蔵され、そ
の発振回路から出力される内部クロック信号により、I
C内の回路が動作するようになっている。
路(以下、ICという)には、発振回路が内蔵され、そ
の発振回路から出力される内部クロック信号により、I
C内の回路が動作するようになっている。
この種のICでは、発振回路の発振周波数が製造条件に
よりばらつくこと、内部クロック信号に同期して変化す
る出力端子の機能を外部でテストすることが難しいこと
等の理由で、内部クロック信号を使用しないで、外部ク
ロック信号を用いてICの);(能テストを行うのが一
般的である。
よりばらつくこと、内部クロック信号に同期して変化す
る出力端子の機能を外部でテストすることが難しいこと
等の理由で、内部クロック信号を使用しないで、外部ク
ロック信号を用いてICの);(能テストを行うのが一
般的である。
従来、このようなテスト機能を有するICとしては、例
えば第2図のようなものがめった。以下、その構成を図
を用いて説明する。
えば第2図のようなものがめった。以下、その構成を図
を用いて説明する。
第2図は従来のICの一例を示す構成図である。
このIC10は、外部クロック信号φ用の入力端子11
、外部制御信号C8を入力するための制御端子12、及
び出力信号OUT用の出力端子13を備えている。入力
端子11及び制御端子12には、テスト回路14を介し
てCR型の発振回路15の入力ノードN15−1が接続
され、その発振回路15の出力ノードN15−2と出力
端子13との間に、機能回路として例えば1/2分周回
路16が接続されている。テスト回路14は、アナログ
スイッチ14aで構成されている。このアノ−ログスイ
ッチ14aは、制御信号O8がf゛ト1″なると、入出
力端子間がオン状態、制御信号CSが゛ド′になると、
入出力端子間がオフしてハイインピーダンス状態となる
。1/2分周回路16は、入力信号の立上がりを1/2
分周し、その結果を出力端子13へ出力する回路である
。
、外部制御信号C8を入力するための制御端子12、及
び出力信号OUT用の出力端子13を備えている。入力
端子11及び制御端子12には、テスト回路14を介し
てCR型の発振回路15の入力ノードN15−1が接続
され、その発振回路15の出力ノードN15−2と出力
端子13との間に、機能回路として例えば1/2分周回
路16が接続されている。テスト回路14は、アナログ
スイッチ14aで構成されている。このアノ−ログスイ
ッチ14aは、制御信号O8がf゛ト1″なると、入出
力端子間がオン状態、制御信号CSが゛ド′になると、
入出力端子間がオフしてハイインピーダンス状態となる
。1/2分周回路16は、入力信号の立上がりを1/2
分周し、その結果を出力端子13へ出力する回路である
。
第3図は第2図中のCR型発振回路15の回路図で必る
。
。
この発振回路15では、入出力ノードN15−1、N1
5−2間にインバータ15a〜15d71)(直列に接
続され、そのインバータ15a、15bに対して容ff
115eが並列に接続され、ざらにそのインバータ15
a、15b、15cに対して抵抗15 fが並列に接続
されている。発振回路15は、入力ノードN15−1が
ハイインピーダンスのとぎ、容ff115e及び抵抗1
5「で決まる一定の周波数で発振し、それを出力ノード
N15−2へ出力し、入力ノードN15−1に信号が入
力されるときはその信号をインバータ15a〜15dを
通してそのまま出力ノードN15−2へ伝送する機能を
有している。
5−2間にインバータ15a〜15d71)(直列に接
続され、そのインバータ15a、15bに対して容ff
115eが並列に接続され、ざらにそのインバータ15
a、15b、15cに対して抵抗15 fが並列に接続
されている。発振回路15は、入力ノードN15−1が
ハイインピーダンスのとぎ、容ff115e及び抵抗1
5「で決まる一定の周波数で発振し、それを出力ノード
N15−2へ出力し、入力ノードN15−1に信号が入
力されるときはその信号をインバータ15a〜15dを
通してそのまま出力ノードN15−2へ伝送する機能を
有している。
第4図は第2図のタイミングヂ(7−トであり、この図
を参照しつつ第2図の動作を説明する。
を参照しつつ第2図の動作を説明する。
第2図のICl0を内部クロックモードで動作させる場
合は、制御信号C8をパビ′にする。すると、アナログ
スイッチ14aの入出力端子間がハイインピーダンス状
態となり、発振回路15の出力ノードN15−2から出
力される周期t1の内部クロック信号は、1/2分周回
路16で分周され、出力信jffOUTの形で出力端子
13から出力される。
合は、制御信号C8をパビ′にする。すると、アナログ
スイッチ14aの入出力端子間がハイインピーダンス状
態となり、発振回路15の出力ノードN15−2から出
力される周期t1の内部クロック信号は、1/2分周回
路16で分周され、出力信jffOUTの形で出力端子
13から出力される。
テストエ稈において、例えば172分周回路16の機能
テストを行う場合は、制御信号C8を′“1−1°′に
してテスト回路14を外部クロックモードにする。する
と、アナログスイッチ14aがオン状態となり、入力端
子11に供給された周期t2の外部クロック信号φがア
ナログスイッチ14a及び発振回路15を通して1/2
分周回路16に与えられる。1/2分周回路16は発振
回路15の出力を1/2分周し、それを出力信号0LI
Tの形で出力する。従って出力信QOU−1’力(周期
t2のクロック信号であるか否かを判定すれば、−丁7
2分周回路16のテスト結果か得られる。
テストを行う場合は、制御信号C8を′“1−1°′に
してテスト回路14を外部クロックモードにする。する
と、アナログスイッチ14aがオン状態となり、入力端
子11に供給された周期t2の外部クロック信号φがア
ナログスイッチ14a及び発振回路15を通して1/2
分周回路16に与えられる。1/2分周回路16は発振
回路15の出力を1/2分周し、それを出力信号0LI
Tの形で出力する。従って出力信QOU−1’力(周期
t2のクロック信号であるか否かを判定すれば、−丁7
2分周回路16のテスト結果か得られる。
これにより、内部クロックモードでの出]J信号OUT
の変化点(立上がりまたは立下がり)が不明確なことか
らくるテストのしにくさを回避し、テストの容易化が図
れる。
の変化点(立上がりまたは立下がり)が不明確なことか
らくるテストのしにくさを回避し、テストの容易化が図
れる。
第5図は従来の他のICの例を示す構成図である。
このIC10−1では、第2図のIC10に、リセット
信号ACLを入力覆るためのリセット端子177’)N
30加され、さらに1/2分周回路16がリセット機能
付の1/2分周回路16−1に置き換えられている。1
/2分周回路16−1は、入力信号の立上がりを1/2
分周し、その結果を出力端子13へ出力し、リセット信
号ACLがR1〜1゛′だと、出力が強制的にit L
IIにリセットされる回路である。
信号ACLを入力覆るためのリセット端子177’)N
30加され、さらに1/2分周回路16がリセット機能
付の1/2分周回路16−1に置き換えられている。1
/2分周回路16−1は、入力信号の立上がりを1/2
分周し、その結果を出力端子13へ出力し、リセット信
号ACLがR1〜1゛′だと、出力が強制的にit L
IIにリセットされる回路である。
第6図は第5図のタイミングチャートであり、この図を
参照しつつ第5図の動作を説明する。
参照しつつ第5図の動作を説明する。
制御信号C8がId l 11の時は、発振回路15が
自走発振する内部クロックモードになり、出力端子13
には発振周期t1を1/2分周した出力信号0tJTが
出ツノされる。
自走発振する内部クロックモードになり、出力端子13
には発振周期t1を1/2分周した出力信号0tJTが
出ツノされる。
ところで、内部クロックモードで出力信号OUTの値を
テストしようとすると、IC10−1の外部から発振周
期t1とその初期値及び変化点を知るのが難しいため、
出力信号OU Tの期待値を一義的に確定しにくい。そ
こで、制御信号C8を″ト1″にして外部クロック上−
ドにし、入力端子11から周期t2の外部クロック信号
φを入力すると共に、入力端子17にリセット信号AC
Lを入力することで、出力信号0tJTの初期値と期待
値を一義的に確定でき、それによってテストの容易化が
さらに向上する。
テストしようとすると、IC10−1の外部から発振周
期t1とその初期値及び変化点を知るのが難しいため、
出力信号OU Tの期待値を一義的に確定しにくい。そ
こで、制御信号C8を″ト1″にして外部クロック上−
ドにし、入力端子11から周期t2の外部クロック信号
φを入力すると共に、入力端子17にリセット信号AC
Lを入力することで、出力信号0tJTの初期値と期待
値を一義的に確定でき、それによってテストの容易化が
さらに向上する。
(発明が解決しようとする課題)
しかしながら、上記構成のテスト回路14では、実用上
必要のない入力端子11及び制御端子12、さらにはリ
セット端子17が必要となる。これらの外部端子の増加
は、ICのチップリイズの人41°4化、及び製造コス
トの増大を招き、これらを解決することが困難であった
。
必要のない入力端子11及び制御端子12、さらにはリ
セット端子17が必要となる。これらの外部端子の増加
は、ICのチップリイズの人41°4化、及び製造コス
トの増大を招き、これらを解決することが困難であった
。
本発明は前記従来技術が持っていた課題として、外部端
子の増加によるヂップリイズの大型化と、製造コスト高
の点について解決したテスト回路を提供するものである
。
子の増加によるヂップリイズの大型化と、製造コスト高
の点について解決したテスト回路を提供するものである
。
(課題を解決するための手段)
前記課題を解決するために、請求項1の発明では、入力
ノードがハイインピーダンスの時には一定周波数のクロ
ック信号を出カッ〜ドから出力し、かつ該入力ノードか
ら信号が入力されるとその信号をそのまま該出力ノート
へ出力する発(辰回路と、前記出力ノードからの出力信
号により動作する機能回路とを備えた半導体集積回路内
に設けられ、外部端子に供給されるテスト信号をスイッ
チ素子の切換えにより入力して前記入力ノートに供給す
るテスト回路において、前記外部端子から入力されるテ
スト信号を検出し、その検出信号により前記スイッチ素
子を切換え動作させる検出手段を設けたものである。
ノードがハイインピーダンスの時には一定周波数のクロ
ック信号を出カッ〜ドから出力し、かつ該入力ノードか
ら信号が入力されるとその信号をそのまま該出力ノート
へ出力する発(辰回路と、前記出力ノードからの出力信
号により動作する機能回路とを備えた半導体集積回路内
に設けられ、外部端子に供給されるテスト信号をスイッ
チ素子の切換えにより入力して前記入力ノートに供給す
るテスト回路において、前記外部端子から入力されるテ
スト信号を検出し、その検出信号により前記スイッチ素
子を切換え動作させる検出手段を設けたものである。
請求項2の発明では、請求項1のテスト回路に代えて、
前記外部端子から入力されるテスト信号を検出しその検
出信号により前記スイッチ素子を切換え動作させる検出
手段と、前記検出信号により前記機能回路を初期化する
ためのパルスを発生するパルス発生手段とを設けたもの
である。
前記外部端子から入力されるテスト信号を検出しその検
出信号により前記スイッチ素子を切換え動作させる検出
手段と、前記検出信号により前記機能回路を初期化する
ためのパルスを発生するパルス発生手段とを設けたもの
である。
また、請求項3の発明では、請求項1のテスト回路に代
えて、前記外部端子から入力されるテスト信号を検出し
てそれに応じた検出信号を出力する検出手段と、前記検
出信号に基づき前記スイッチ素子の切換え用信号と前記
機能回路の初期化用信号とを発生する信号発生手段と、
前記テスト信号及び前記信号発生手段の出力に基づき前
記発振回路の出力または前記殿能回路の出力のいずれか
一方を選択する選択手段とを設けたものである。
えて、前記外部端子から入力されるテスト信号を検出し
てそれに応じた検出信号を出力する検出手段と、前記検
出信号に基づき前記スイッチ素子の切換え用信号と前記
機能回路の初期化用信号とを発生する信号発生手段と、
前記テスト信号及び前記信号発生手段の出力に基づき前
記発振回路の出力または前記殿能回路の出力のいずれか
一方を選択する選択手段とを設けたものである。
(作 用)
請求項1の発明によれば、以上のようにテスト回路を構
成したので、検出手段はテスト信号を検出してスイッチ
素子を切換え動作させ、外部からのスイッヂ切換え信号
の入力を不要にざぜる動きをする。− 請求項2の発明では、検出手段が前記と同様の働き゛を
する。またパルス発生手段は、機能回路を初期化して初
期用ツノ値を確定し、テストを容易化ざUる働きをする
。
成したので、検出手段はテスト信号を検出してスイッチ
素子を切換え動作させ、外部からのスイッヂ切換え信号
の入力を不要にざぜる動きをする。− 請求項2の発明では、検出手段が前記と同様の働き゛を
する。またパルス発生手段は、機能回路を初期化して初
期用ツノ値を確定し、テストを容易化ざUる働きをする
。
請求項3の発明では、検出手段がテスト信号を検出して
それに応じた検出信号を出力する。信号発生手段は前記
検出信号に基づき、スイッチ素子を切換えて外部からの
スイッヂ切換え信号の入力を不要にさせると共に、機能
回路を初期化して初期出力値を確定させ、テストを容易
化させる働きをする。また選択回路は、発振回路又は機
能回路の出力のいずれか一方を選択し、テストモードを
多様化させる動きをする。
それに応じた検出信号を出力する。信号発生手段は前記
検出信号に基づき、スイッチ素子を切換えて外部からの
スイッヂ切換え信号の入力を不要にさせると共に、機能
回路を初期化して初期出力値を確定させ、テストを容易
化させる働きをする。また選択回路は、発振回路又は機
能回路の出力のいずれか一方を選択し、テストモードを
多様化させる動きをする。
従って前記課題を解決できるのである。
(実施例)
第1図は本発明の第1の実施例を示すICの構成図であ
る。
る。
このIC20は、テスト信号TS用の入力端子21、及
び出力信QOUT用の出力端子22を備えている。入力
端子21には、テスト回路30を介してCR型の発振回
路40の入力ノードN40−1が接続され、その発振回
路40の出力ノードN40−2と出力端子22との間に
、機能回路として例えば1/2分周回路41が接続され
ている。
び出力信QOUT用の出力端子22を備えている。入力
端子21には、テスト回路30を介してCR型の発振回
路40の入力ノードN40−1が接続され、その発振回
路40の出力ノードN40−2と出力端子22との間に
、機能回路として例えば1/2分周回路41が接続され
ている。
テスト回路30は、入力端子21と入力ノードN40−
1の間に接続されたスイッチ素子、例えばアナログスイ
ッチ31と、テスト信号TSを検出してアナログスイッ
チ31を切換え動作させる検出手段とで構成されている
。検出手段は、信号反転用のインバータ32.36、N
チャネルMOSトランジスタ(以下、NMO3という)
33、抵抗34及び容量35で構成されている。
1の間に接続されたスイッチ素子、例えばアナログスイ
ッチ31と、テスト信号TSを検出してアナログスイッ
チ31を切換え動作させる検出手段とで構成されている
。検出手段は、信号反転用のインバータ32.36、N
チャネルMOSトランジスタ(以下、NMO3という)
33、抵抗34及び容量35で構成されている。
即ち、入力端子21はインバータ32を介してNMO3
33のゲートに接続され、そのNMO333のドレイン
・ソースが容量35の両端に接続されている。容量35
はノードN35と接地電位間に接続され、そのノードN
35が抵抗34を介して電源電位ddに接続されると共
に、インバータ36及び検出信号出力用のノードN36
を介してアナログスイッチ31に接続されている。
33のゲートに接続され、そのNMO333のドレイン
・ソースが容量35の両端に接続されている。容量35
はノードN35と接地電位間に接続され、そのノードN
35が抵抗34を介して電源電位ddに接続されると共
に、インバータ36及び検出信号出力用のノードN36
を介してアナログスイッチ31に接続されている。
アナログスイッチ31は、ノートN36が“Weになる
と入出力端子間がオン状態、ノードN36が“ビ′にな
ると入出力端子間がハイインピーダンス状態となる。発
振回路40は第3図の回路で構成され、入力ノードN4
0−1がハイインピーダンスのときは一定周波数で発振
し、入力ノードN40−1に信号か入力されるときはそ
の信号をそのまま出力ノードN40−2へ伝送でる機能
を有している。1/2分周回路41は、入力信号の立上
がりを1/2分周し、その結果を出力端子22へ出力す
る回路である。
と入出力端子間がオン状態、ノードN36が“ビ′にな
ると入出力端子間がハイインピーダンス状態となる。発
振回路40は第3図の回路で構成され、入力ノードN4
0−1がハイインピーダンスのときは一定周波数で発振
し、入力ノードN40−1に信号か入力されるときはそ
の信号をそのまま出力ノードN40−2へ伝送でる機能
を有している。1/2分周回路41は、入力信号の立上
がりを1/2分周し、その結果を出力端子22へ出力す
る回路である。
第7図は第1図のタイミングチセートであり、この図を
参照しつつ第1図の動作を説明する。
参照しつつ第1図の動作を説明する。
テスト信号TSがH°′の内部クロックモードでは、N
MO333がオフしているので、ノードN35は“Ht
+にプルアップされ、それがインバータ36で反転され
てノードN36が゛ビ′となる。ノードN36が“1′
となると、アナログスイッチ31の出力側がハイインピ
ーダンスとなるため、発振回路40は自走発振し、周期
t1の信号を分周回路41へ出力する。分周回路41は
周期t1の信号を1/2分周し、その結果を出力信号O
UTの形で出力端子22へ出力する。
MO333がオフしているので、ノードN35は“Ht
+にプルアップされ、それがインバータ36で反転され
てノードN36が゛ビ′となる。ノードN36が“1′
となると、アナログスイッチ31の出力側がハイインピ
ーダンスとなるため、発振回路40は自走発振し、周期
t1の信号を分周回路41へ出力する。分周回路41は
周期t1の信号を1/2分周し、その結果を出力信号O
UTの形で出力端子22へ出力する。
ここで、外部からは周期t1の値を知ることが難しいの
で、出力信号OUTの周期が正しいか否かを判定しにく
い。そこで、周期t2のテスト信号TSを入力端子21
に供給してテスト回路30を外部クロックモードにする
と、ノードN36が′“H”となってアナログスイッチ
31がオンし、周期t2のテスト信号TSが発振回路4
0を通して分周回路41で1/2分周され、その結果が
出力信号OUTの形で出力端子22から送出される。
で、出力信号OUTの周期が正しいか否かを判定しにく
い。そこで、周期t2のテスト信号TSを入力端子21
に供給してテスト回路30を外部クロックモードにする
と、ノードN36が′“H”となってアナログスイッチ
31がオンし、周期t2のテスト信号TSが発振回路4
0を通して分周回路41で1/2分周され、その結果が
出力信号OUTの形で出力端子22から送出される。
これだと、周期t2の値が外部かられかるので、出力信
号OUTの値が正しいか否かを判定できる。
号OUTの値が正しいか否かを判定できる。
外部りUツクモードの開始から終了までの過程は、次の
ようになる。即ち、NMO833のオン抵抗値をRn、
抵抗34の抵抗値をRとし、Rn<Rとづると、時刻T
1において、テスト信号TSが゛ビ′になってNMO8
33がオンした直後、ノードN35の電圧は時間の経過
と共に、曲線Aのように時定数C−Rn (但し、C:
容量35の値)で急降下づる。ノードN35の電圧がイ
ンバータ36のスレッショルド電圧Vtを下まわったと
ころで、ノードN36は((H99になる。
ようになる。即ち、NMO833のオン抵抗値をRn、
抵抗34の抵抗値をRとし、Rn<Rとづると、時刻T
1において、テスト信号TSが゛ビ′になってNMO8
33がオンした直後、ノードN35の電圧は時間の経過
と共に、曲線Aのように時定数C−Rn (但し、C:
容量35の値)で急降下づる。ノードN35の電圧がイ
ンバータ36のスレッショルド電圧Vtを下まわったと
ころで、ノードN36は((H99になる。
時間t3が経過してテスト信8TSが((l l IF
になる。NMO833のオン抵抗値Rnが充分に小さけ
れば、この直前でノードN35の電圧は完全に゛ビ′に
なっている。テスト信号TSが“H+lになると、NM
O833がオフし、ノードN35の電圧は時間の経過と
ともに、曲線Bのように時定数C−Rで時刻T2までゆ
っくり上昇する。抵抗34の抵抗値Rが充分に大きけれ
ば、時間L4が経過する間にノードN35の電圧がイン
バータ36のスレッショルド電圧Vtを上まわることは
ない。従って時間t3の間にノードN35の電圧が完全
にL +1になり、時間t4の間にノードN35の電圧
がインバータ36のスレッショルド電圧Vtを上まわら
ないような周期t2のテスト化QTSを入力している間
は、ノードN36はl−1”のままとなる。ノードN3
6が’ H”であると、アナログスイッチ31がオンし
、周期t2のテスト化@TSが発振回路40を通して分
周回路41で1/2分周され、その結果が出力信号OL
、ITの形で出ノ〕される。
になる。NMO833のオン抵抗値Rnが充分に小さけ
れば、この直前でノードN35の電圧は完全に゛ビ′に
なっている。テスト信号TSが“H+lになると、NM
O833がオフし、ノードN35の電圧は時間の経過と
ともに、曲線Bのように時定数C−Rで時刻T2までゆ
っくり上昇する。抵抗34の抵抗値Rが充分に大きけれ
ば、時間L4が経過する間にノードN35の電圧がイン
バータ36のスレッショルド電圧Vtを上まわることは
ない。従って時間t3の間にノードN35の電圧が完全
にL +1になり、時間t4の間にノードN35の電圧
がインバータ36のスレッショルド電圧Vtを上まわら
ないような周期t2のテスト化QTSを入力している間
は、ノードN36はl−1”のままとなる。ノードN3
6が’ H”であると、アナログスイッチ31がオンし
、周期t2のテスト化@TSが発振回路40を通して分
周回路41で1/2分周され、その結果が出力信号OL
、ITの形で出ノ〕される。
テスト信号TSをjg In 19にして内部クロック
モードにすると、時刻T3でノードN35の電圧がスレ
ッショルド電圧Vtを上まわり、ノードN36が“ビと
なってアナログスイッチ31の出力側がハイインピーダ
ンスとなる。発振回路40は時間L5の経過後、再び自
分自身で発振を初め、その発振信号が分周回路41で1
/2分周され、出力信@OUTとして出力される。
モードにすると、時刻T3でノードN35の電圧がスレ
ッショルド電圧Vtを上まわり、ノードN36が“ビと
なってアナログスイッチ31の出力側がハイインピーダ
ンスとなる。発振回路40は時間L5の経過後、再び自
分自身で発振を初め、その発振信号が分周回路41で1
/2分周され、出力信@OUTとして出力される。
本実施例では、テスト回路30により、1つの入力端子
21から入力されるテスト信号TSに基づき、自動的に
外部クロックモードに切換える構成にしたので、外部ク
ロックモードに切換えるための外部端子を設けることな
く、IC20の的確なテストが行える。(のため、IC
20のチップサイズの縮小、端子ホンディング等のkl
3nコス1〜の低減が可能になるばかりか、テスi・
信号TSのみぞ入力づればよいため、外部からの駆動方
法の簡単化が削れる。
21から入力されるテスト信号TSに基づき、自動的に
外部クロックモードに切換える構成にしたので、外部ク
ロックモードに切換えるための外部端子を設けることな
く、IC20の的確なテストが行える。(のため、IC
20のチップサイズの縮小、端子ホンディング等のkl
3nコス1〜の低減が可能になるばかりか、テスi・
信号TSのみぞ入力づればよいため、外部からの駆動方
法の簡単化が削れる。
第8図は本発明の第2の実施例を示すICの+14成図
であり、第1図中の要素と同一の要素には同一の符号が
付されている。
であり、第1図中の要素と同一の要素には同一の符号が
付されている。
このIC20−1では、第1図のテスト回路30に対応
するテスト回路30−1内に、インバータ37、リヒッ
ト付き遅延型フリップフロップ回路(以下、D−FFと
いう)38、及び2人力のアンドゲート(以下、AND
ゲートという)39より構成されるパルス発生手段を付
加し、さらに第1図の1/2分周回路41をリセッ1へ
付き1/2分周回路41−1に置き換えた構成になって
いる。
するテスト回路30−1内に、インバータ37、リヒッ
ト付き遅延型フリップフロップ回路(以下、D−FFと
いう)38、及び2人力のアンドゲート(以下、AND
ゲートという)39より構成されるパルス発生手段を付
加し、さらに第1図の1/2分周回路41をリセッ1へ
付き1/2分周回路41−1に置き換えた構成になって
いる。
パルス発生手段において、ノードN36にはD−FF3
8の入力端子りが接続されると共に、インバータ37を
介してそのD−FF38のリセット端子Rが接続されて
いる。さらにインバータ32の出力側はD−FF38の
クロック端子GKに接続され、そのD−FF38の出力
端子互側のノードN38とノードN36とが2人力AN
Dゲート39の入力側に接続されている。このANDゲ
ート3つの出力側ノードN39は、1/2分周回路41
−1のリセット端子Rに接続されている。
8の入力端子りが接続されると共に、インバータ37を
介してそのD−FF38のリセット端子Rが接続されて
いる。さらにインバータ32の出力側はD−FF38の
クロック端子GKに接続され、そのD−FF38の出力
端子互側のノードN38とノードN36とが2人力AN
Dゲート39の入力側に接続されている。このANDゲ
ート3つの出力側ノードN39は、1/2分周回路41
−1のリセット端子Rに接続されている。
ここで、D−FF38は、クロック端子CKの立上りエ
ツジで入ノj端子りの値を取込み、それの反転信号を反
転出力端子回から出力し、リセット端子Rが“[(′°
だと強制的に反転出力端子互が“’H”になる回路であ
る。またリセツ1〜付き1/2分周回路41−1は、そ
の入力側のノードN40−2の立上がりを1/2分周し
てその結果を出力端子22へ出力し、リセット端子Rが
’H”だと、出力を強制的に″ビ°にリセットする回路
である。
ツジで入ノj端子りの値を取込み、それの反転信号を反
転出力端子回から出力し、リセット端子Rが“[(′°
だと強制的に反転出力端子互が“’H”になる回路であ
る。またリセツ1〜付き1/2分周回路41−1は、そ
の入力側のノードN40−2の立上がりを1/2分周し
てその結果を出力端子22へ出力し、リセット端子Rが
’H”だと、出力を強制的に″ビ°にリセットする回路
である。
第9図は第8図のタイミングチャートであり、この図を
参照しつつ第8図の動作を説明する。
参照しつつ第8図の動作を説明する。
テスト信号TSが“Hllの内部クロックモードでは、
第7図と同様に、発振回路40から出力される周期し1
の発振信号が分周回路41−1で1/2分周され、その
結果が出力信gOUTの形で出ツノ端子22から出力さ
れる。ところが、この状邂で出力信5’3OUTをテス
トスるのは難しい。
第7図と同様に、発振回路40から出力される周期し1
の発振信号が分周回路41−1で1/2分周され、その
結果が出力信gOUTの形で出ツノ端子22から出力さ
れる。ところが、この状邂で出力信5’3OUTをテス
トスるのは難しい。
そこで、時刻T1において周期j2(=(:3−1−し
4)のテスl−1:8TSを入力端子21に入力し、外
部クロックモードに切換えると、インパーク36の出力
側ノードN36が“′ト1″状態を保持し、j7ナログ
スイツチ31がオン状態となる。これにより、周期t2
のテスト信号TSは、アナログスイッチ31及び発振回
路40を通して分周回路41−1で1/2分周され、そ
の結果が出力信号0tJTの形で出力端子22から出力
される。こCで、時刻下1〜T2の間、ANDグー1−
39の出力側ノードが“l−1”となって分周回路41
−1をリレツトツる。従って分周回路41−1は時刻T
1でリセットされてその出力信QOtJTが“ビ′とな
り、時刻T2後においてテスト信号TSの立上がり毎に
ノードN40−2の信号を1/2分周し、それを出力信
80UTの形で出力する。
4)のテスl−1:8TSを入力端子21に入力し、外
部クロックモードに切換えると、インパーク36の出力
側ノードN36が“′ト1″状態を保持し、j7ナログ
スイツチ31がオン状態となる。これにより、周期t2
のテスト信号TSは、アナログスイッチ31及び発振回
路40を通して分周回路41−1で1/2分周され、そ
の結果が出力信号0tJTの形で出力端子22から出力
される。こCで、時刻下1〜T2の間、ANDグー1−
39の出力側ノードが“l−1”となって分周回路41
−1をリレツトツる。従って分周回路41−1は時刻T
1でリセットされてその出力信QOtJTが“ビ′とな
り、時刻T2後においてテスト信号TSの立上がり毎に
ノードN40−2の信号を1/2分周し、それを出力信
80UTの形で出力する。
テスト信号TSを“Hパのままにすると、時刻T3−1
でノードN35の電圧がインバータ36のスレッショル
ド電圧を上まわり、ノードN36が゛′ビ′となってア
ナログスイッチ31の出力側がハイインピーダンスとな
り、内部クロックモードになる。時間し5−1経過後、
発振回路40は再び自走発振を初め、その発振信号が分
周回路41−1で1/′2分周され、その結果が出力信
号OUTの形で出力される。
でノードN35の電圧がインバータ36のスレッショル
ド電圧を上まわり、ノードN36が゛′ビ′となってア
ナログスイッチ31の出力側がハイインピーダンスとな
り、内部クロックモードになる。時間し5−1経過後、
発振回路40は再び自走発振を初め、その発振信号が分
周回路41−1で1/′2分周され、その結果が出力信
号OUTの形で出力される。
本実施例では、周期t2のテスト信号TSを入力づると
、分周回路41−1がリセットされ、その後、周期t2
を1/2分周した出力信8OUTが出力端子22から出
力される。そのため、周期t2の値と変化点がわかり、
分周回路41−1の初期値もはっきりするので、出力信
QOUTのテスI・を第1図よりも容易に行える。その
上、従来の第5図では3つの外部端子(11,12,1
7)h−必要であったが、これが1つの入力端子21で
足り、それによって第1の実施例と同様に、IC20−
1のチップサイズの縮小、端子ポンディング等の製造コ
ストの低減、外部からの駆動方法の簡単化という利点が
得られる。
、分周回路41−1がリセットされ、その後、周期t2
を1/2分周した出力信8OUTが出力端子22から出
力される。そのため、周期t2の値と変化点がわかり、
分周回路41−1の初期値もはっきりするので、出力信
QOUTのテスI・を第1図よりも容易に行える。その
上、従来の第5図では3つの外部端子(11,12,1
7)h−必要であったが、これが1つの入力端子21で
足り、それによって第1の実施例と同様に、IC20−
1のチップサイズの縮小、端子ポンディング等の製造コ
ストの低減、外部からの駆動方法の簡単化という利点が
得られる。
第10図は本発明の第3図の実施例を示すICの構成図
であり、第1図中の要素と同一の要素には同一の符号が
付されている。
であり、第1図中の要素と同一の要素には同一の符号が
付されている。
このIC20−2では、第1図のテスト回路30に対応
するテスト回路30−2内に、インバータ50、リセッ
ト付きD−FF51,52及び2人力ANDゲート53
より構成される信号発生手段と、3人力ANDゲート5
4及び2人力オアグー1− (以下、ORゲートという
)55からなる選択手段とを付加し、さらに第1図の1
/2分周回路41をリセット付き1/2分周回路41−
1に置き換えた構成になっている。
するテスト回路30−2内に、インバータ50、リセッ
ト付きD−FF51,52及び2人力ANDゲート53
より構成される信号発生手段と、3人力ANDゲート5
4及び2人力オアグー1− (以下、ORゲートという
)55からなる選択手段とを付加し、さらに第1図の1
/2分周回路41をリセット付き1/2分周回路41−
1に置き換えた構成になっている。
信号発生手段は、アナログスイッチ31の切換え用信号
と分周回路41−1のリセット用信号を発生するもので
、インバータ36の出力側ノードN36がD−FF51
の入力端子り及びANDゲート53の入力側に接続され
、さらにそのノードN36がインバータ50を介してD
−FF51゜52の各リセット端子Rに接続されている
。
と分周回路41−1のリセット用信号を発生するもので
、インバータ36の出力側ノードN36がD−FF51
の入力端子り及びANDゲート53の入力側に接続され
、さらにそのノードN36がインバータ50を介してD
−FF51゜52の各リセット端子Rに接続されている
。
D−FF51の出力端子Q側のノードN51はスイッチ
索子31及びD−FF52の入力端子りに接続され、そ
のD−FF51の反転出力端子互がANDゲート54の
入力側に接続されている。また入力端子21はD−FF
5”lのクロック端子CKに接続され、その入力端子2
1に接続されたインバータ32の出力側がD−FF52
のクロック端子GKに接続され、ざらにそのD−FF5
2の反転出力端子同側のノードN52がANDゲート5
3の入力側に接続されている。ANDゲート53の出力
側ノードN53は、分周回路41−1のリセット端子R
に接続されている。
索子31及びD−FF52の入力端子りに接続され、そ
のD−FF51の反転出力端子互がANDゲート54の
入力側に接続されている。また入力端子21はD−FF
5”lのクロック端子CKに接続され、その入力端子2
1に接続されたインバータ32の出力側がD−FF52
のクロック端子GKに接続され、ざらにそのD−FF5
2の反転出力端子同側のノードN52がANDゲート5
3の入力側に接続されている。ANDゲート53の出力
側ノードN53は、分周回路41−1のリセット端子R
に接続されている。
選択手段を構成するANDゲート54及びORグー1−
55のうら、ANDゲート54の入力側は、インバータ
32の出力側、D−FF51の反転出力端子互、及び発
振回路40の出力側ノードN40−2に接続されている
。ANDゲート54の出力側ノードN54と分周回路4
1−1の出力側ノードN41−1とは、ORゲート55
を介して出力端子22に接続されている。
55のうら、ANDゲート54の入力側は、インバータ
32の出力側、D−FF51の反転出力端子互、及び発
振回路40の出力側ノードN40−2に接続されている
。ANDゲート54の出力側ノードN54と分周回路4
1−1の出力側ノードN41−1とは、ORゲート55
を介して出力端子22に接続されている。
第11図は第10図のタイミングチャートであり、この
図を参照しつつ第10図の動作を説明する。
図を参照しつつ第10図の動作を説明する。
入力端子21に供給されるデス1ル信号TSを゛ビ′に
して発振回路テストモードにすると、そのパビ′がイン
バータ32で反転されてNMO833がオンし、ノード
N35が“ビ′になる。この時、D−FF51の出力端
子Q側のノードN51は“L IIであるため、アナロ
グスイッチ31の出力側がハイインピーダンスとなり、
発振回路40が自走発掘状態となる。また、インバータ
36の出力側ノードN36が“H”、D−FF52の反
転出力端子同側のノードN52が“Wのため、ANDゲ
ート53の出力側ノードN53が“ト1″となり、分周
回路41−1がリセッI〜されてその出力側ノードN4
1−1が“ビ′となる。
して発振回路テストモードにすると、そのパビ′がイン
バータ32で反転されてNMO833がオンし、ノード
N35が“ビ′になる。この時、D−FF51の出力端
子Q側のノードN51は“L IIであるため、アナロ
グスイッチ31の出力側がハイインピーダンスとなり、
発振回路40が自走発掘状態となる。また、インバータ
36の出力側ノードN36が“H”、D−FF52の反
転出力端子同側のノードN52が“Wのため、ANDゲ
ート53の出力側ノードN53が“ト1″となり、分周
回路41−1がリセッI〜されてその出力側ノードN4
1−1が“ビ′となる。
これにより、発振回路40の発振信号は、ANDゲート
54及びORゲート55を通して出力信号0tJTの形
で出力端子22へ出力される。
54及びORゲート55を通して出力信号0tJTの形
で出力端子22へ出力される。
テスト信号TSをトじ′にして内部クロックモードにす
ると、その“Hopがインバータ32で反転されてNM
O333がオフし、ノードN35が゛Lパから“ト1゛
°へと上昇していく。ノードN35の電圧がインバータ
36のスレッシミルド電圧Vtを越えると、そのインバ
ータN36の出力側ノードN36が“ビ′になり、その
ビがインバータ50で反転されてD−FF51,52が
リセットされる。すると、D−FF51の出力端子Q側
のノードN51が“ビ、D−FF52の反転出力端子同
側のノードN52が“H′′となる。ノードN51が“
′ビ′になると、アナログスイッチ31の出力側がハイ
インピーダンス状態となり、発振回路40が自走発振状
態となる。この時、ANDゲート53の出力側ノードN
53が″ビ′のため、分周回路41−1は発振回路40
の発振信号を1/2分周し、その結果をORゲート55
を通して出力信8OUTの形で出力する。
ると、その“Hopがインバータ32で反転されてNM
O333がオフし、ノードN35が゛Lパから“ト1゛
°へと上昇していく。ノードN35の電圧がインバータ
36のスレッシミルド電圧Vtを越えると、そのインバ
ータN36の出力側ノードN36が“ビ′になり、その
ビがインバータ50で反転されてD−FF51,52が
リセットされる。すると、D−FF51の出力端子Q側
のノードN51が“ビ、D−FF52の反転出力端子同
側のノードN52が“H′′となる。ノードN51が“
′ビ′になると、アナログスイッチ31の出力側がハイ
インピーダンス状態となり、発振回路40が自走発振状
態となる。この時、ANDゲート53の出力側ノードN
53が″ビ′のため、分周回路41−1は発振回路40
の発振信号を1/2分周し、その結果をORゲート55
を通して出力信8OUTの形で出力する。
テスト信号TSを所定周波数のクロック信号にして外部
クロックモードにすると、前記第2の実施例と同様に、
D−FF51の出力端子Q側のノードN51が“’ I
−1”になってアナログスイッチ31がオン状態となる
。従って、テスト信号TSはアナログスイッチ31及び
発振回路40を通し−て分周回路41−1で1/2分周
され、その結果がORゲート55を通して出力信8OU
Tの形で出力される。
クロックモードにすると、前記第2の実施例と同様に、
D−FF51の出力端子Q側のノードN51が“’ I
−1”になってアナログスイッチ31がオン状態となる
。従って、テスト信号TSはアナログスイッチ31及び
発振回路40を通し−て分周回路41−1で1/2分周
され、その結果がORゲート55を通して出力信8OU
Tの形で出力される。
再度、テスト信号丁Sを“Hlfに固定すると、内部ク
ロックモードに変わる。
ロックモードに変わる。
また、外部クロックモードにおいてノードN51が゛ト
1パの区間で、テスト信号TSを“LITに固定すると
、分周回路41−1の動作が停止し、発振回路40、A
NDゲート54、及びORグー1へ55を通して出力信
号0tJTを゛′ト1パまたは“ビに固定できる。
1パの区間で、テスト信号TSを“LITに固定すると
、分周回路41−1の動作が停止し、発振回路40、A
NDゲート54、及びORグー1へ55を通して出力信
号0tJTを゛′ト1パまたは“ビに固定できる。
この第3の実施例では、次のような利点がある。
(i) テスト信号TSが゛ビ′の時は発振回路テスト
モード、テスト信号TSが“トじ′の時は内部クロック
モード、テスト信号TSがクロック信号の時は外部クロ
ックモード、テスI・信8TSがクロック信号から″ビ
′になるとその時点で内部動作停止モードとなる。この
ようにテスト信号TSを制御するだけで4つのモードを
設定でき、1つの入力端子21でテストモードの多様化
が計れる。
モード、テスト信号TSが“トじ′の時は内部クロック
モード、テスト信号TSがクロック信号の時は外部クロ
ックモード、テスI・信8TSがクロック信号から″ビ
′になるとその時点で内部動作停止モードとなる。この
ようにテスト信号TSを制御するだけで4つのモードを
設定でき、1つの入力端子21でテストモードの多様化
が計れる。
(i> 発振回路テストモードでは、発振回路40の
発振信号を直接に出力できる。機能回路が1/2分周回
路41.41−1のような出力の単純な回路ではなく、
発振回路40が数千クロックあるいは数万クロック出力
して始めて何らかの出力を出す回路の場合、前記第1お
よび第2の実施例では、その数千クロックあるいは数万
クロックの闇、待たなければ、発振回路40の動作のテ
ス1−を行えない。これに対してこの第3の実施例では
、発成出力を直接みることができるため、テスト時間の
短縮化が計れる。
発振信号を直接に出力できる。機能回路が1/2分周回
路41.41−1のような出力の単純な回路ではなく、
発振回路40が数千クロックあるいは数万クロック出力
して始めて何らかの出力を出す回路の場合、前記第1お
よび第2の実施例では、その数千クロックあるいは数万
クロックの闇、待たなければ、発振回路40の動作のテ
ス1−を行えない。これに対してこの第3の実施例では
、発成出力を直接みることができるため、テスト時間の
短縮化が計れる。
なお、機能回路それ自体の動作をテストする場合は、他
の実施例と同様に、高周波クロックを入力する等して加
速してテストできる。
の実施例と同様に、高周波クロックを入力する等して加
速してテストできる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
らのがある。
が可能である。その変形例としては、例えば次のような
らのがある。
(a) アナログスイッチ31はMOSトランジスタ
ー等の他のスイッチ素子でもよい。その出ツノ側・に接
続される発揚回路40は、第3図以外の回路で構成して
もよい。
ー等の他のスイッチ素子でもよい。その出ツノ側・に接
続される発揚回路40は、第3図以外の回路で構成して
もよい。
(b) 分周回路41.41−1は、論理回路等の他
の機能回路に置き換えてもよい。
の機能回路に置き換えてもよい。
(c) NMO333、抵抗34及び容量35等で構
成される検出手段は、PチャネルMO8トランジスタ等
を用いた他の回路で構成してもよい。
成される検出手段は、PチャネルMO8トランジスタ等
を用いた他の回路で構成してもよい。
さらに、パルス発生手段あるいは信号発生手段は、D−
FF以外の他のフリップフロップ回路やゲート回路等を
用いて構成してもよい。また選択手段は、他のゲート回
路で構成することも可能である。
FF以外の他のフリップフロップ回路やゲート回路等を
用いて構成してもよい。また選択手段は、他のゲート回
路で構成することも可能である。
(発明の効果)
以上詳細に説明したように、請求項1の発明では、検出
手段により、外部端子から入力されるデス1へ信号を検
出し、その検出信号によりスイッチ素子を切換え動作さ
せる構成にしたので、スイッチ素子切換え信号用の外部
端子を削減でき、それによってICのチップサイズの小
型化、及び低コスト化という効果が期待できる。
手段により、外部端子から入力されるデス1へ信号を検
出し、その検出信号によりスイッチ素子を切換え動作さ
せる構成にしたので、スイッチ素子切換え信号用の外部
端子を削減でき、それによってICのチップサイズの小
型化、及び低コスト化という効果が期待できる。
請求項2の発明では、パルス発生手段により、機能回路
を初期化可能な構成にしたので、前記の効果に加えて、
テスト時に出力期待値を確定でき、それによってデス1
−が容易になる。
を初期化可能な構成にしたので、前記の効果に加えて、
テスト時に出力期待値を確定でき、それによってデス1
−が容易になる。
請求項3の発明では、信号発生手段により、スイッチ素
子の切換えと機能回路の初期化を行わせ、心に選択下段
により、発振回路または機能回路の出力いずれか一方を
選択して出力づる構成にしたので、請求項1.2の発明
の効果に加えてテストモードの種類を増加させることが
できる。
子の切換えと機能回路の初期化を行わせ、心に選択下段
により、発振回路または機能回路の出力いずれか一方を
選択して出力づる構成にしたので、請求項1.2の発明
の効果に加えてテストモードの種類を増加させることが
できる。
第1図は本発明の第1の実施例を示すICの構成図、第
2図は従来のICの構成図、第3図は第2図中の発振回
路の回路図、第4図は第2図のタイミングチャート、第
5図は従来の他のICの構成図、第6図は第5図のタイ
ミングチャート、第7図は第1図のタイミングチャート
、第8図は本発明の第2の実施例を示すICの構成図、
第9図は第8図のタイミングチャート、第10図は本発
明の第3の実施例を示すICの構成図、第11図は第1
0図のタイミングチャー1〜である。 20.20−1.20−2・・・・・・IC130゜3
0−1.30−2・・・・・・テスト回路、31・・・
・・・アナログスイッチ、33・・・・・・NMO8,
34・・・・・・抵抗、35・・・・・・容量、38・
・・・・・D −、F F、39・・・・・・ANDゲ
ート、4.0 ・−・−発振回路、41.411・・・
・・・分周回路、51.52・・・・・・D−FF、5
3・・・・・・ANDゲート、54・・・・・・AND
ゲート、55・・・・・・ORゲート、N40−1・・
・・・・入力ノード、N40−2・・・・・・出力ノー
ド、TS・・・・・・テスト信号。
2図は従来のICの構成図、第3図は第2図中の発振回
路の回路図、第4図は第2図のタイミングチャート、第
5図は従来の他のICの構成図、第6図は第5図のタイ
ミングチャート、第7図は第1図のタイミングチャート
、第8図は本発明の第2の実施例を示すICの構成図、
第9図は第8図のタイミングチャート、第10図は本発
明の第3の実施例を示すICの構成図、第11図は第1
0図のタイミングチャー1〜である。 20.20−1.20−2・・・・・・IC130゜3
0−1.30−2・・・・・・テスト回路、31・・・
・・・アナログスイッチ、33・・・・・・NMO8,
34・・・・・・抵抗、35・・・・・・容量、38・
・・・・・D −、F F、39・・・・・・ANDゲ
ート、4.0 ・−・−発振回路、41.411・・・
・・・分周回路、51.52・・・・・・D−FF、5
3・・・・・・ANDゲート、54・・・・・・AND
ゲート、55・・・・・・ORゲート、N40−1・・
・・・・入力ノード、N40−2・・・・・・出力ノー
ド、TS・・・・・・テスト信号。
Claims (1)
- 【特許請求の範囲】 1、入力ノードがハイインピーダンスの時には一定周波
数のクロック信号を出力ノードから出力し、かつ該入力
ノードから信号が入力されるとその信号をそのまま該出
力ノードへ出力する発振回路と、前記出力ノードからの
出力信号により動作する機能回路とを備えた半導体集積
回路内に設けられ、外部端子に供給されるテスト信号を
スイッチ素子の切換えにより入力して前記入力ノードに
供給するテスト回路において、 前記外部端子から入力されるテスト信号を検出し、その
検出信号により前記スイッチ素子を切換え動作させる検
出手段を設けたことを特徴とするテスト回路。 2、請求項1記載のテスト回路において、 前記外部端子から入力されるテスト信号を検出しその検
出信号により前記スイッチ素子を切換え動作させる検出
手段と、 前記検出信号により前記機能回路を初期化するためのパ
ルスを発生するパルス発生手段とを、設けたことを特徴
とするテスト回路。 3、請求項1記載のテスト回路において、 前記外部端子から入力されるテスト信号を検出してそれ
に応じた検出信号を出力する検出手段と、前記検出信号
に基づき前記スイッチ素子の切換え用信号と前記機能回
路の初期化用信号とを発生する信号発生手段と、 前記テスト信号及び前記信号発生手段の出力に基づき前
記発振回路の出力または前記機能回路の出力のいずれか
一方を選択する選択手段とを、設けたことを特徴とする
テスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63173098A JPH0222580A (ja) | 1988-07-12 | 1988-07-12 | テスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63173098A JPH0222580A (ja) | 1988-07-12 | 1988-07-12 | テスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0222580A true JPH0222580A (ja) | 1990-01-25 |
Family
ID=15954148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63173098A Pending JPH0222580A (ja) | 1988-07-12 | 1988-07-12 | テスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0222580A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102645624A (zh) * | 2011-02-22 | 2012-08-22 | 鸿富锦精密工业(深圳)有限公司 | 测试电路 |
JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
-
1988
- 1988-07-12 JP JP63173098A patent/JPH0222580A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102645624A (zh) * | 2011-02-22 | 2012-08-22 | 鸿富锦精密工业(深圳)有限公司 | 测试电路 |
JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
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