JPH0222580A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、発振回路を内蔵した半導体集積回路における
テスト回路に関するもので声る。

（従来の技術） 時訓、マイクロコンピュータ等を構成する半導体集積回
路（以下、ＩＣという）には、発振回路が内蔵され、そ
の発振回路から出力される内部クロック信号により、Ｉ
Ｃ内の回路が動作するようになっている。

この種のＩＣでは、発振回路の発振周波数が製造条件に
よりばらつくこと、内部クロック信号に同期して変化す
る出力端子の機能を外部でテストすることが難しいこと
等の理由で、内部クロック信号を使用しないで、外部ク
ロック信号を用いてＩＣの）；（能テストを行うのが一
般的である。

従来、このようなテスト機能を有するＩＣとしては、例
えば第２図のようなものがめった。以下、その構成を図
を用いて説明する。

第２図は従来のＩＣの一例を示す構成図である。

このＩＣ１０は、外部クロック信号φ用の入力端子１１
、外部制御信号Ｃ８を入力するための制御端子１２、及
び出力信号ＯＵＴ用の出力端子１３を備えている。入力
端子１１及び制御端子１２には、テスト回路１４を介し
てＣＲ型の発振回路１５の入力ノードＮ１５−１が接続
され、その発振回路１５の出力ノードＮ１５−２と出力
端子１３との間に、機能回路として例えば１／２分周回
路１６が接続されている。テスト回路１４は、アナログ
スイッチ１４ａで構成されている。このアノ−ログスイ
ッチ１４ａは、制御信号Ｏ８がｆ゛ト１″なると、入出
力端子間がオン状態、制御信号ＣＳが゛ド′になると、
入出力端子間がオフしてハイインピーダンス状態となる
。１／２分周回路１６は、入力信号の立上がりを１／２
分周し、その結果を出力端子１３へ出力する回路である
。

第３図は第２図中のＣＲ型発振回路１５の回路図で必る
。

この発振回路１５では、入出力ノードＮ１５−１、Ｎ１
５−２間にインバータ１５ａ〜１５ｄ７１）（直列に接
続され、そのインバータ１５ａ、１５ｂに対して容ｆｆ
１１５ｅが並列に接続され、ざらにそのインバータ１５
ａ、１５ｂ、１５ｃに対して抵抗１５　ｆが並列に接続
されている。発振回路１５は、入力ノードＮ１５−１が
ハイインピーダンスのとぎ、容ｆｆ１１５ｅ及び抵抗１
５「で決まる一定の周波数で発振し、それを出力ノード
Ｎ１５−２へ出力し、入力ノードＮ１５−１に信号が入
力されるときはその信号をインバータ１５ａ〜１５ｄを
通してそのまま出力ノードＮ１５−２へ伝送する機能を
有している。

第４図は第２図のタイミングヂ（７−トであり、この図
を参照しつつ第２図の動作を説明する。

第２図のＩＣｌ０を内部クロックモードで動作させる場
合は、制御信号Ｃ８をパビ′にする。すると、アナログ
スイッチ１４ａの入出力端子間がハイインピーダンス状
態となり、発振回路１５の出力ノードＮ１５−２から出
力される周期ｔ１の内部クロック信号は、１／２分周回
路１６で分周され、出力信ｊｆｆＯＵＴの形で出力端子
１３から出力される。

テストエ稈において、例えば１７２分周回路１６の機能
テストを行う場合は、制御信号Ｃ８を′“１−１°′に
してテスト回路１４を外部クロックモードにする。する
と、アナログスイッチ１４ａがオン状態となり、入力端
子１１に供給された周期ｔ２の外部クロック信号φがア
ナログスイッチ１４ａ及び発振回路１５を通して１／２
分周回路１６に与えられる。１／２分周回路１６は発振
回路１５の出力を１／２分周し、それを出力信号０ＬＩ
Ｔの形で出力する。従って出力信ＱＯＵ−１’力（周期
ｔ２のクロック信号であるか否かを判定すれば、−丁７
２分周回路１６のテスト結果か得られる。

これにより、内部クロックモードでの出］Ｊ信号ＯＵＴ
の変化点（立上がりまたは立下がり）が不明確なことか
らくるテストのしにくさを回避し、テストの容易化が図
れる。

第５図は従来の他のＩＣの例を示す構成図である。

このＩＣ１０−１では、第２図のＩＣ１０に、リセット
信号ＡＣＬを入力覆るためのリセット端子１７７’）Ｎ
３０加され、さらに１／２分周回路１６がリセット機能
付の１／２分周回路１６−１に置き換えられている。１
／２分周回路１６−１は、入力信号の立上がりを１／２
分周し、その結果を出力端子１３へ出力し、リセット信
号ＡＣＬがＲ１〜１゛′だと、出力が強制的にｉｔ　Ｌ
　ＩＩにリセットされる回路である。

第６図は第５図のタイミングチャートであり、この図を
参照しつつ第５図の動作を説明する。

制御信号Ｃ８がＩｄ　ｌ　１１の時は、発振回路１５が
自走発振する内部クロックモードになり、出力端子１３
には発振周期ｔ１を１／２分周した出力信号０ｔＪＴが
出ツノされる。

ところで、内部クロックモードで出力信号ＯＵＴの値を
テストしようとすると、ＩＣ１０−１の外部から発振周
期ｔ１とその初期値及び変化点を知るのが難しいため、
出力信号ＯＵ　Ｔの期待値を一義的に確定しにくい。そ
こで、制御信号Ｃ８を″ト１″にして外部クロック上−
ドにし、入力端子１１から周期ｔ２の外部クロック信号
φを入力すると共に、入力端子１７にリセット信号ＡＣ
Ｌを入力することで、出力信号０ｔＪＴの初期値と期待
値を一義的に確定でき、それによってテストの容易化が
さらに向上する。

（発明が解決しようとする課題） しかしながら、上記構成のテスト回路１４では、実用上
必要のない入力端子１１及び制御端子１２、さらにはリ
セット端子１７が必要となる。これらの外部端子の増加
は、ＩＣのチップリイズの人４１°４化、及び製造コス
トの増大を招き、これらを解決することが困難であった
。

本発明は前記従来技術が持っていた課題として、外部端
子の増加によるヂップリイズの大型化と、製造コスト高
の点について解決したテスト回路を提供するものである
。

（課題を解決するための手段） 前記課題を解決するために、請求項１の発明では、入力
ノードがハイインピーダンスの時には一定周波数のクロ
ック信号を出カッ〜ドから出力し、かつ該入力ノードか
ら信号が入力されるとその信号をそのまま該出力ノート
へ出力する発（辰回路と、前記出力ノードからの出力信
号により動作する機能回路とを備えた半導体集積回路内
に設けられ、外部端子に供給されるテスト信号をスイッ
チ素子の切換えにより入力して前記入力ノートに供給す
るテスト回路において、前記外部端子から入力されるテ
スト信号を検出し、その検出信号により前記スイッチ素
子を切換え動作させる検出手段を設けたものである。

請求項２の発明では、請求項１のテスト回路に代えて、
前記外部端子から入力されるテスト信号を検出しその検
出信号により前記スイッチ素子を切換え動作させる検出
手段と、前記検出信号により前記機能回路を初期化する
ためのパルスを発生するパルス発生手段とを設けたもの
である。

また、請求項３の発明では、請求項１のテスト回路に代
えて、前記外部端子から入力されるテスト信号を検出し
てそれに応じた検出信号を出力する検出手段と、前記検
出信号に基づき前記スイッチ素子の切換え用信号と前記
機能回路の初期化用信号とを発生する信号発生手段と、
前記テスト信号及び前記信号発生手段の出力に基づき前
記発振回路の出力または前記殿能回路の出力のいずれか
一方を選択する選択手段とを設けたものである。

（作　用） 請求項１の発明によれば、以上のようにテスト回路を構
成したので、検出手段はテスト信号を検出してスイッチ
素子を切換え動作させ、外部からのスイッヂ切換え信号
の入力を不要にざぜる動きをする。− 請求項２の発明では、検出手段が前記と同様の働き゛を
する。またパルス発生手段は、機能回路を初期化して初
期用ツノ値を確定し、テストを容易化ざＵる働きをする
。

請求項３の発明では、検出手段がテスト信号を検出して
それに応じた検出信号を出力する。信号発生手段は前記
検出信号に基づき、スイッチ素子を切換えて外部からの
スイッヂ切換え信号の入力を不要にさせると共に、機能
回路を初期化して初期出力値を確定させ、テストを容易
化させる働きをする。また選択回路は、発振回路又は機
能回路の出力のいずれか一方を選択し、テストモードを
多様化させる動きをする。

従って前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示すＩＣの構成図であ
る。

このＩＣ２０は、テスト信号ＴＳ用の入力端子２１、及
び出力信ＱＯＵＴ用の出力端子２２を備えている。入力
端子２１には、テスト回路３０を介してＣＲ型の発振回
路４０の入力ノードＮ４０−１が接続され、その発振回
路４０の出力ノードＮ４０−２と出力端子２２との間に
、機能回路として例えば１／２分周回路４１が接続され
ている。

テスト回路３０は、入力端子２１と入力ノードＮ４０−
１の間に接続されたスイッチ素子、例えばアナログスイ
ッチ３１と、テスト信号ＴＳを検出してアナログスイッ
チ３１を切換え動作させる検出手段とで構成されている
。検出手段は、信号反転用のインバータ３２．３６、Ｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯ３という）
３３、抵抗３４及び容量３５で構成されている。

即ち、入力端子２１はインバータ３２を介してＮＭＯ３
３３のゲートに接続され、そのＮＭＯ３３３のドレイン
・ソースが容量３５の両端に接続されている。容量３５
はノードＮ３５と接地電位間に接続され、そのノードＮ
３５が抵抗３４を介して電源電位ｄｄに接続されると共
に、インバータ３６及び検出信号出力用のノードＮ３６
を介してアナログスイッチ３１に接続されている。

アナログスイッチ３１は、ノートＮ３６が“Ｗｅになる
と入出力端子間がオン状態、ノードＮ３６が“ビ′にな
ると入出力端子間がハイインピーダンス状態となる。発
振回路４０は第３図の回路で構成され、入力ノードＮ４
０−１がハイインピーダンスのときは一定周波数で発振
し、入力ノードＮ４０−１に信号か入力されるときはそ
の信号をそのまま出力ノードＮ４０−２へ伝送でる機能
を有している。１／２分周回路４１は、入力信号の立上
がりを１／２分周し、その結果を出力端子２２へ出力す
る回路である。

第７図は第１図のタイミングチセートであり、この図を
参照しつつ第１図の動作を説明する。

テスト信号ＴＳがＨ°′の内部クロックモードでは、Ｎ
ＭＯ３３３がオフしているので、ノードＮ３５は“Ｈｔ
＋にプルアップされ、それがインバータ３６で反転され
てノードＮ３６が゛ビ′となる。ノードＮ３６が“１′
となると、アナログスイッチ３１の出力側がハイインピ
ーダンスとなるため、発振回路４０は自走発振し、周期
ｔ１の信号を分周回路４１へ出力する。分周回路４１は
周期ｔ１の信号を１／２分周し、その結果を出力信号Ｏ
ＵＴの形で出力端子２２へ出力する。

ここで、外部からは周期ｔ１の値を知ることが難しいの
で、出力信号ＯＵＴの周期が正しいか否かを判定しにく
い。そこで、周期ｔ２のテスト信号ＴＳを入力端子２１
に供給してテスト回路３０を外部クロックモードにする
と、ノードＮ３６が′“Ｈ”となってアナログスイッチ
３１がオンし、周期ｔ２のテスト信号ＴＳが発振回路４
０を通して分周回路４１で１／２分周され、その結果が
出力信号ＯＵＴの形で出力端子２２から送出される。

これだと、周期ｔ２の値が外部かられかるので、出力信
号ＯＵＴの値が正しいか否かを判定できる。

外部りＵツクモードの開始から終了までの過程は、次の
ようになる。即ち、ＮＭＯ８３３のオン抵抗値をＲｎ、
抵抗３４の抵抗値をＲとし、Ｒｎ＜Ｒとづると、時刻Ｔ
１において、テスト信号ＴＳが゛ビ′になってＮＭＯ８
３３がオンした直後、ノードＮ３５の電圧は時間の経過
と共に、曲線Ａのように時定数Ｃ−Ｒｎ　（但し、Ｃ：
容量３５の値）で急降下づる。ノードＮ３５の電圧がイ
ンバータ３６のスレッショルド電圧Ｖｔを下まわったと
ころで、ノードＮ３６は（（Ｈ９９になる。

時間ｔ３が経過してテスト信８ＴＳが（（ｌ　ｌ　ＩＦ
になる。ＮＭＯ８３３のオン抵抗値Ｒｎが充分に小さけ
れば、この直前でノードＮ３５の電圧は完全に゛ビ′に
なっている。テスト信号ＴＳが“Ｈ＋ｌになると、ＮＭ
Ｏ８３３がオフし、ノードＮ３５の電圧は時間の経過と
ともに、曲線Ｂのように時定数Ｃ−Ｒで時刻Ｔ２までゆ
っくり上昇する。抵抗３４の抵抗値Ｒが充分に大きけれ
ば、時間Ｌ４が経過する間にノードＮ３５の電圧がイン
バータ３６のスレッショルド電圧Ｖｔを上まわることは
ない。従って時間ｔ３の間にノードＮ３５の電圧が完全
にＬ　＋１になり、時間ｔ４の間にノードＮ３５の電圧
がインバータ３６のスレッショルド電圧Ｖｔを上まわら
ないような周期ｔ２のテスト化ＱＴＳを入力している間
は、ノードＮ３６はｌ−１”のままとなる。ノードＮ３
６が’　Ｈ”であると、アナログスイッチ３１がオンし
、周期ｔ２のテスト化＠ＴＳが発振回路４０を通して分
周回路４１で１／２分周され、その結果が出力信号ＯＬ
、ＩＴの形で出ノ〕される。

テスト信号ＴＳをｊｇ　Ｉｎ　１９にして内部クロック
モードにすると、時刻Ｔ３でノードＮ３５の電圧がスレ
ッショルド電圧Ｖｔを上まわり、ノードＮ３６が“ビと
なってアナログスイッチ３１の出力側がハイインピーダ
ンスとなる。発振回路４０は時間Ｌ５の経過後、再び自
分自身で発振を初め、その発振信号が分周回路４１で１
／２分周され、出力信＠ＯＵＴとして出力される。

本実施例では、テスト回路３０により、１つの入力端子
２１から入力されるテスト信号ＴＳに基づき、自動的に
外部クロックモードに切換える構成にしたので、外部ク
ロックモードに切換えるための外部端子を設けることな
く、ＩＣ２０の的確なテストが行える。（のため、ＩＣ
２０のチップサイズの縮小、端子ホンディング等のｋｌ
　３ｎコス１〜の低減が可能になるばかりか、テスｉ・
信号ＴＳのみぞ入力づればよいため、外部からの駆動方
法の簡単化が削れる。

第８図は本発明の第２の実施例を示すＩＣの＋１４成図
であり、第１図中の要素と同一の要素には同一の符号が
付されている。

このＩＣ２０−１では、第１図のテスト回路３０に対応
するテスト回路３０−１内に、インバータ３７、リヒッ
ト付き遅延型フリップフロップ回路（以下、Ｄ−ＦＦと
いう）３８、及び２人力のアンドゲート（以下、ＡＮＤ
ゲートという）３９より構成されるパルス発生手段を付
加し、さらに第１図の１／２分周回路４１をリセッ１へ
付き１／２分周回路４１−１に置き換えた構成になって
いる。

パルス発生手段において、ノードＮ３６にはＤ−ＦＦ３
８の入力端子りが接続されると共に、インバータ３７を
介してそのＤ−ＦＦ３８のリセット端子Ｒが接続されて
いる。さらにインバータ３２の出力側はＤ−ＦＦ３８の
クロック端子ＧＫに接続され、そのＤ−ＦＦ３８の出力
端子互側のノードＮ３８とノードＮ３６とが２人力ＡＮ
Ｄゲート３９の入力側に接続されている。このＡＮＤゲ
ート３つの出力側ノードＮ３９は、１／２分周回路４１
−１のリセット端子Ｒに接続されている。

ここで、Ｄ−ＦＦ３８は、クロック端子ＣＫの立上りエ
ツジで入ノｊ端子りの値を取込み、それの反転信号を反
転出力端子回から出力し、リセット端子Ｒが“［（′°
だと強制的に反転出力端子互が“’Ｈ”になる回路であ
る。またリセツ１〜付き１／２分周回路４１−１は、そ
の入力側のノードＮ４０−２の立上がりを１／２分周し
てその結果を出力端子２２へ出力し、リセット端子Ｒが
’Ｈ”だと、出力を強制的に″ビ°にリセットする回路
である。

第９図は第８図のタイミングチャートであり、この図を
参照しつつ第８図の動作を説明する。

テスト信号ＴＳが“Ｈｌｌの内部クロックモードでは、
第７図と同様に、発振回路４０から出力される周期し１
の発振信号が分周回路４１−１で１／２分周され、その
結果が出力信ｇＯＵＴの形で出ツノ端子２２から出力さ
れる。ところが、この状邂で出力信５’３ＯＵＴをテス
トスるのは難しい。

そこで、時刻Ｔ１において周期ｊ２（＝（：３−１−し
４）のテスｌ−１：８ＴＳを入力端子２１に入力し、外
部クロックモードに切換えると、インパーク３６の出力
側ノードＮ３６が“′ト１″状態を保持し、ｊ７ナログ
スイツチ３１がオン状態となる。これにより、周期ｔ２
のテスト信号ＴＳは、アナログスイッチ３１及び発振回
路４０を通して分周回路４１−１で１／２分周され、そ
の結果が出力信号０ｔＪＴの形で出力端子２２から出力
される。こＣで、時刻下１〜Ｔ２の間、ＡＮＤグー１−
３９の出力側ノードが“ｌ−１”となって分周回路４１
−１をリレツトツる。従って分周回路４１−１は時刻Ｔ
１でリセットされてその出力信ＱＯｔＪＴが“ビ′とな
り、時刻Ｔ２後においてテスト信号ＴＳの立上がり毎に
ノードＮ４０−２の信号を１／２分周し、それを出力信
８０ＵＴの形で出力する。

テスト信号ＴＳを“Ｈパのままにすると、時刻Ｔ３−１
でノードＮ３５の電圧がインバータ３６のスレッショル
ド電圧を上まわり、ノードＮ３６が゛′ビ′となってア
ナログスイッチ３１の出力側がハイインピーダンスとな
り、内部クロックモードになる。時間し５−１経過後、
発振回路４０は再び自走発振を初め、その発振信号が分
周回路４１−１で１／′２分周され、その結果が出力信
号ＯＵＴの形で出力される。

本実施例では、周期ｔ２のテスト信号ＴＳを入力づると
、分周回路４１−１がリセットされ、その後、周期ｔ２
を１／２分周した出力信８ＯＵＴが出力端子２２から出
力される。そのため、周期ｔ２の値と変化点がわかり、
分周回路４１−１の初期値もはっきりするので、出力信
ＱＯＵＴのテスＩ・を第１図よりも容易に行える。その
上、従来の第５図では３つの外部端子（１１，１２，１
７）ｈ−必要であったが、これが１つの入力端子２１で
足り、それによって第１の実施例と同様に、ＩＣ２０−
１のチップサイズの縮小、端子ポンディング等の製造コ
ストの低減、外部からの駆動方法の簡単化という利点が
得られる。

第１０図は本発明の第３図の実施例を示すＩＣの構成図
であり、第１図中の要素と同一の要素には同一の符号が
付されている。

このＩＣ２０−２では、第１図のテスト回路３０に対応
するテスト回路３０−２内に、インバータ５０、リセッ
ト付きＤ−ＦＦ５１，５２及び２人力ＡＮＤゲート５３
より構成される信号発生手段と、３人力ＡＮＤゲート５
４及び２人力オアグー１−　（以下、ＯＲゲートという
）５５からなる選択手段とを付加し、さらに第１図の１
／２分周回路４１をリセット付き１／２分周回路４１−
１に置き換えた構成になっている。

信号発生手段は、アナログスイッチ３１の切換え用信号
と分周回路４１−１のリセット用信号を発生するもので
、インバータ３６の出力側ノードＮ３６がＤ−ＦＦ５１
の入力端子り及びＡＮＤゲート５３の入力側に接続され
、さらにそのノードＮ３６がインバータ５０を介してＤ
−ＦＦ５１゜５２の各リセット端子Ｒに接続されている
。

Ｄ−ＦＦ５１の出力端子Ｑ側のノードＮ５１はスイッチ
索子３１及びＤ−ＦＦ５２の入力端子りに接続され、そ
のＤ−ＦＦ５１の反転出力端子互がＡＮＤゲート５４の
入力側に接続されている。また入力端子２１はＤ−ＦＦ
５”ｌのクロック端子ＣＫに接続され、その入力端子２
１に接続されたインバータ３２の出力側がＤ−ＦＦ５２
のクロック端子ＧＫに接続され、ざらにそのＤ−ＦＦ５
２の反転出力端子同側のノードＮ５２がＡＮＤゲート５
３の入力側に接続されている。ＡＮＤゲート５３の出力
側ノードＮ５３は、分周回路４１−１のリセット端子Ｒ
に接続されている。

選択手段を構成するＡＮＤゲート５４及びＯＲグー１−
５５のうら、ＡＮＤゲート５４の入力側は、インバータ
３２の出力側、Ｄ−ＦＦ５１の反転出力端子互、及び発
振回路４０の出力側ノードＮ４０−２に接続されている
。ＡＮＤゲート５４の出力側ノードＮ５４と分周回路４
１−１の出力側ノードＮ４１−１とは、ＯＲゲート５５
を介して出力端子２２に接続されている。

第１１図は第１０図のタイミングチャートであり、この
図を参照しつつ第１０図の動作を説明する。

入力端子２１に供給されるデス１ル信号ＴＳを゛ビ′に
して発振回路テストモードにすると、そのパビ′がイン
バータ３２で反転されてＮＭＯ８３３がオンし、ノード
Ｎ３５が“ビ′になる。この時、Ｄ−ＦＦ５１の出力端
子Ｑ側のノードＮ５１は“Ｌ　ＩＩであるため、アナロ
グスイッチ３１の出力側がハイインピーダンスとなり、
発振回路４０が自走発掘状態となる。また、インバータ
３６の出力側ノードＮ３６が“Ｈ”、Ｄ−ＦＦ５２の反
転出力端子同側のノードＮ５２が“Ｗのため、ＡＮＤゲ
ート５３の出力側ノードＮ５３が“ト１″となり、分周
回路４１−１がリセッＩ〜されてその出力側ノードＮ４
１−１が“ビ′となる。

これにより、発振回路４０の発振信号は、ＡＮＤゲート
５４及びＯＲゲート５５を通して出力信号０ｔＪＴの形
で出力端子２２へ出力される。

テスト信号ＴＳをトじ′にして内部クロックモードにす
ると、その“Ｈｏｐがインバータ３２で反転されてＮＭ
Ｏ３３３がオフし、ノードＮ３５が゛Ｌパから“ト１゛
°へと上昇していく。ノードＮ３５の電圧がインバータ
３６のスレッシミルド電圧Ｖｔを越えると、そのインバ
ータＮ３６の出力側ノードＮ３６が“ビ′になり、その
ビがインバータ５０で反転されてＤ−ＦＦ５１，５２が
リセットされる。すると、Ｄ−ＦＦ５１の出力端子Ｑ側
のノードＮ５１が“ビ、Ｄ−ＦＦ５２の反転出力端子同
側のノードＮ５２が“Ｈ′′となる。ノードＮ５１が“
′ビ′になると、アナログスイッチ３１の出力側がハイ
インピーダンス状態となり、発振回路４０が自走発振状
態となる。この時、ＡＮＤゲート５３の出力側ノードＮ
５３が″ビ′のため、分周回路４１−１は発振回路４０
の発振信号を１／２分周し、その結果をＯＲゲート５５
を通して出力信８ＯＵＴの形で出力する。

テスト信号ＴＳを所定周波数のクロック信号にして外部
クロックモードにすると、前記第２の実施例と同様に、
Ｄ−ＦＦ５１の出力端子Ｑ側のノードＮ５１が“’　Ｉ
−１”になってアナログスイッチ３１がオン状態となる
。従って、テスト信号ＴＳはアナログスイッチ３１及び
発振回路４０を通し−て分周回路４１−１で１／２分周
され、その結果がＯＲゲート５５を通して出力信８ＯＵ
Ｔの形で出力される。

再度、テスト信号丁Ｓを“Ｈｌｆに固定すると、内部ク
ロックモードに変わる。

また、外部クロックモードにおいてノードＮ５１が゛ト
１パの区間で、テスト信号ＴＳを“ＬＩＴに固定すると
、分周回路４１−１の動作が停止し、発振回路４０、Ａ
ＮＤゲート５４、及びＯＲグー１へ５５を通して出力信
号０ｔＪＴを゛′ト１パまたは“ビに固定できる。

この第３の実施例では、次のような利点がある。

（ｉ）　テスト信号ＴＳが゛ビ′の時は発振回路テスト
モード、テスト信号ＴＳが“トじ′の時は内部クロック
モード、テスト信号ＴＳがクロック信号の時は外部クロ
ックモード、テスＩ・信８ＴＳがクロック信号から″ビ
′になるとその時点で内部動作停止モードとなる。この
ようにテスト信号ＴＳを制御するだけで４つのモードを
設定でき、１つの入力端子２１でテストモードの多様化
が計れる。

（ｉ＞　　発振回路テストモードでは、発振回路４０の
発振信号を直接に出力できる。機能回路が１／２分周回
路４１．４１−１のような出力の単純な回路ではなく、
発振回路４０が数千クロックあるいは数万クロック出力
して始めて何らかの出力を出す回路の場合、前記第１お
よび第２の実施例では、その数千クロックあるいは数万
クロックの闇、待たなければ、発振回路４０の動作のテ
ス１−を行えない。これに対してこの第３の実施例では
、発成出力を直接みることができるため、テスト時間の
短縮化が計れる。

なお、機能回路それ自体の動作をテストする場合は、他
の実施例と同様に、高周波クロックを入力する等して加
速してテストできる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
らのがある。

（ａ）　　アナログスイッチ３１はＭＯＳトランジスタ
ー等の他のスイッチ素子でもよい。その出ツノ側・に接
続される発揚回路４０は、第３図以外の回路で構成して
もよい。

（ｂ）　　分周回路４１．４１−１は、論理回路等の他
の機能回路に置き換えてもよい。

（ｃ）　　ＮＭＯ３３３、抵抗３４及び容量３５等で構
成される検出手段は、ＰチャネルＭＯ８トランジスタ等
を用いた他の回路で構成してもよい。

さらに、パルス発生手段あるいは信号発生手段は、Ｄ−
ＦＦ以外の他のフリップフロップ回路やゲート回路等を
用いて構成してもよい。また選択手段は、他のゲート回
路で構成することも可能である。

（発明の効果） 以上詳細に説明したように、請求項１の発明では、検出
手段により、外部端子から入力されるデス１へ信号を検
出し、その検出信号によりスイッチ素子を切換え動作さ
せる構成にしたので、スイッチ素子切換え信号用の外部
端子を削減でき、それによってＩＣのチップサイズの小
型化、及び低コスト化という効果が期待できる。

請求項２の発明では、パルス発生手段により、機能回路
を初期化可能な構成にしたので、前記の効果に加えて、
テスト時に出力期待値を確定でき、それによってデス１
−が容易になる。

請求項３の発明では、信号発生手段により、スイッチ素
子の切換えと機能回路の初期化を行わせ、心に選択下段
により、発振回路または機能回路の出力いずれか一方を
選択して出力づる構成にしたので、請求項１．２の発明
の効果に加えてテストモードの種類を増加させることが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＩＣの構成図、第
２図は従来のＩＣの構成図、第３図は第２図中の発振回
路の回路図、第４図は第２図のタイミングチャート、第
５図は従来の他のＩＣの構成図、第６図は第５図のタイ
ミングチャート、第７図は第１図のタイミングチャート
、第８図は本発明の第２の実施例を示すＩＣの構成図、
第９図は第８図のタイミングチャート、第１０図は本発
明の第３の実施例を示すＩＣの構成図、第１１図は第１
０図のタイミングチャー１〜である。 ２０．２０−１．２０−２・・・・・・ＩＣ１３０゜３
０−１．３０−２・・・・・・テスト回路、３１・・・
・・・アナログスイッチ、３３・・・・・・ＮＭＯ８，
３４・・・・・・抵抗、３５・・・・・・容量、３８・
・・・・・Ｄ　−、Ｆ　Ｆ、３９・・・・・・ＡＮＤゲ
ート、４．０　・−・−発振回路、４１．４１１・・・
・・・分周回路、５１．５２・・・・・・Ｄ−ＦＦ、５
３・・・・・・ＡＮＤゲート、５４・・・・・・ＡＮＤ
ゲート、５５・・・・・・ＯＲゲート、Ｎ４０−１・・
・・・・入力ノード、Ｎ４０−２・・・・・・出力ノー
ド、ＴＳ・・・・・・テスト信号。

Claims (1)

1. 【特許請求の範囲】 １、入力ノードがハイインピーダンスの時には一定周波
   数のクロック信号を出力ノードから出力し、かつ該入力
   ノードから信号が入力されるとその信号をそのまま該出
   力ノードへ出力する発振回路と、前記出力ノードからの
   出力信号により動作する機能回路とを備えた半導体集積
   回路内に設けられ、外部端子に供給されるテスト信号を
   スイッチ素子の切換えにより入力して前記入力ノードに
   供給するテスト回路において、 前記外部端子から入力されるテスト信号を検出し、その
   検出信号により前記スイッチ素子を切換え動作させる検
   出手段を設けたことを特徴とするテスト回路。 ２、請求項１記載のテスト回路において、 前記外部端子から入力されるテスト信号を検出しその検
   出信号により前記スイッチ素子を切換え動作させる検出
   手段と、 前記検出信号により前記機能回路を初期化するためのパ
   ルスを発生するパルス発生手段とを、設けたことを特徴
   とするテスト回路。 ３、請求項１記載のテスト回路において、 前記外部端子から入力されるテスト信号を検出してそれ
   に応じた検出信号を出力する検出手段と、前記検出信号
   に基づき前記スイッチ素子の切換え用信号と前記機能回
   路の初期化用信号とを発生する信号発生手段と、 前記テスト信号及び前記信号発生手段の出力に基づき前
   記発振回路の出力または前記機能回路の出力のいずれか
   一方を選択する選択手段とを、設けたことを特徴とする
   テスト回路。