JP3572329B2 - データラッチ回路及びデータラッチ回路の動作方法。 - Google Patents
データラッチ回路及びデータラッチ回路の動作方法。 Download PDFInfo
- Publication number
- JP3572329B2 JP3572329B2 JP36567599A JP36567599A JP3572329B2 JP 3572329 B2 JP3572329 B2 JP 3572329B2 JP 36567599 A JP36567599 A JP 36567599A JP 36567599 A JP36567599 A JP 36567599A JP 3572329 B2 JP3572329 B2 JP 3572329B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- clock signal
- input
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データラッチ回路に関し、特に、複数のクロック信号に応じて高速にデータをラッチするデータラッチ回路に関する。
【０００２】
【従来の技術】
複数のクロック信号の論理和に応じてデータをラッチするデータラッチ回路が使用される。例えば、周波数の低いクロック信号しか供給できない状況で、データラッチ回路を高速に動作させる場合に、複数のクロック信号の論理和に応じてデータをラッチするデータラッチ回路が使用される。周波数の低いクロック信号しか供給できない状況とは、例えば、テスタによりデータラッチ回路を含む半導体装置を試験する場合に、そのテスタが試験を行える周波数が低い場合である。
【０００３】
このようなデータラッチ回路には、周波数が同一で位相がπだけ異なる２つのクロック信号を供給される。その２つのクロック信号の論理和をとった信号は、その周波数の低いクロック信号の２倍の周波数を有する。周波数の低いクロック信号しか供給できない場合でも、複数のクロック信号の論理和に応じてデータをラッチする半導体回路は、高い周波数が供給される場合と同様に高速動作が可能である。
【０００４】
複数のクロック信号の論理和に応じてデータをラッチする半導体回路として、図１１に示すものが知られている。公知のその半導体回路は、ＮＯＲゲート１０１を含む。そのＮＯＲゲート１０１の入力端子には第１クロック信号線１０２と、第２クロック信号線１０３とが接続される。
【０００５】
第１クロック信号線１０２には、第１クロック信号Ａが供給される。第１クロック信号線１０２は、複数の回路（フリップフロップ１０４以外は図示されない）にクロック信号を供給する信号線である。第２クロック信号線１０３には、第２クロック信号Ｂが供給される。第２クロック信号線１０３は、複数の回路（フリップフロップ１０４以外は図示されない）に接続される信号線である。ＮＯＲゲート１０１は、第１クロック信号Ａと第２クロック信号ＢとのＮＯＲの論理を有するローカルクロック信号Ｃを生成し、フリップフロップ１０６に出力する。
【０００６】
フリップフロップ１０４は、マスターフリップフロップ１０５とスレーブフリップフロップ１０６とを含む。マスターフリップフロップ１０５とスレーブフリップフロップ１０６の両者には、ローカルクロック信号Ｃが入力される。
【０００７】
マスターフリップフロップ１０５には、入力信号Ｄが入力される。マスターフリップフロップ１０５は、ローカルクロック信号ＣがＬＯ電圧からＨＩ電圧に遷移して以後、ローカルクロック信号ＣがＨＩ電圧の間、ラッチ信号Ｅを固定する。ローカルクロック信号ＣがＨＩ電圧の間に入力信号Ｄが変動しても、ラッチ信号Ｅは変動しない。一方、ローカルクロック信号ＣがＬＯ電圧に保持されている間は、マスターフリップフロップ１０５は、入力信号Ｄのデータをそのままラッチ信号Ｅとして出力する。
【０００８】
スレーブフリップフロップは１０６は、ローカルクロック信号Ｃが立ち上がる時、ラッチ信号Ｅのデータをラッチする。この時、スレーブフリップフロップ１０６は、マスターフリップフロップ１０５が保持するデータを受け取ることになる。スレーブフリップフロップ１０６は、ローカルクロック信号ＣがＬＯ電圧に戻った後も、ラッチ信号Ｅのデータを保持しつづける。スレーブフリップフロップ１０６は、次にローカルクロック信号Ｅが立ち上がるまで、ラッチしたデータを保持し続ける。スレーブフリップフロップ１０６は、保持しているデータを出力信号Ｆとして出力する。
【０００９】
このような半導体回路は、特に、通常の動作モードとテストモードとを切り換えて動作する半導体回路として使用される。通常の動作モードでは、半導体装置に搭載されているクロックにより動作する。テストモードとは、半導体回路をテストするときの動作モードである。このとき、クロック信号はテスタにより供給される。
【００１０】
通常の動作モードの最大動作周波数は、テスタにより供給が可能な周波数より高い場合がある。例えば、通常の動作モードの最大動作周波数が２００ＭＨｚであり、テスタの供給できるクロック信号の最大周波数が１００ＭＨｚである場合である。
【００１１】
このような場合、図１１に示されている半導体回路は、テスタの供給するクロック信号を逓倍して半導体回路を動作する。これにより、テスタの最大動作周波数（例えば、１００ＭＨｚ）が、半導体の最大動作周波数（例えば、１００ＭＨｚ）より低い場合でも、半導体回路の機能をテスタで検査できる。
【００１２】
図１１に示されているような半導体回路は、テストモード時の周波数の低いクロック信号では、半導体回路は良好に動作する。しかし、半導体回路の通常の動作モード時に、周波数の高いクロック信号を供給された場合に、誤動作することがあった。
【００１３】
なぜなら、クロック信号を供給する信号線の容量が大きいために、クロック信号の伝搬時間が長くなる、あるいは、クロック信号の立ち上がり波形が鈍ってしまうからである。
【００１４】
図１１に示されている公知の半導体回路において、クロック信号を供給する信号線の容量が大きいのは、それがＮＯＲゲート１０１を使用するからである。ＮＯＲゲートは、入力端子の容量が大きい。そのため、第１クロック信号線１０２と、第２クロック信号線１０３の容量が大きくなる。信号線の容量が大きくなることは、高速する場合に誤動作を引き起こすことがある。信号線の容量を小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路が望まれる。
【００１５】
また、図１１に示されている公知の半導体回路は、ＮＯＲゲート１０１の出力がマスターフリップフロップ１０５と、スレーブフリップフロップ１０６の両者に接続される。ＮＯＲゲート１０１は、マスターフリップフロップ１０５と、スレーブフリップフロップ１０６の両者を駆動することができる程度の大きさのドライブ能力が必要である。使用する論理ゲートの最大ドライブ能力が大きいことは、高速動作に不利である。
【００１６】
使用する論理ゲートの最大ドライブ能力を小さくしながら複数のクロック信号に応じてデータをラッチする半導体回路が望まれる。
【００１７】
本発明の目的は、クロック信号を供給する信号線の容量をより小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路を提供することである。
【００１８】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１９】
本発明のデータラッチ回路は、マスターフリップフロップ（２、４４）と、スレーブフリップフロップ（３、４５）とを具備する。マスターフリップフロップ（２、４４）は、第１クロック信号（ａ）に応答して第１信号（ｄ）を取り込み、第１クロック信号（ａ）に応答して第１信号（ｄ）に応じた第１データを保持し、前記第１データを第２信号（ｅ、ｆ）として出力する。スレーブフリップフロップ（３、４５）は、第１クロック信号（ａ）と一又は複数の第２クロック信号（ｃ）との論理和に応答して、第２信号（ｅ，ｆ）に対応した第２データを取り込む。スレーブフリップフロップ（３、４５）は、前記論理和に応答して、前記第２データを保持する。スレーブフリップフロップ（３、４５）は、前記第２データに対応した第３信号（ｇ）を出力する。本発明のデータラッチ回路のマスターフリップフロップ（２、４４）には、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和は出力されない。第１クロック信号（ａ）と第２クロック信号（ｃ）の論理和を生成するために、論理ゲートを使用する場合、その論理ゲートの出力の負荷が軽減される。
【００２０】
スレーブフリップフロップ（２）は、複数の出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）と、複数のインバータ（８、１０）と、複数の切替スイッチ（７、９）とを更に含むことがある。出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）は、前記第２データを電圧として保持する第１出力ノード（Ｎ６、Ｎ７）と、前記第２データの相補のデータを電圧として保持する第２出力ノード（Ｎ４，Ｎ５）とからなる。複数のインバータ（８、１０）は、第１出力ノード（Ｎ６、Ｎ７）と第２出力ノード（Ｎ４、Ｎ５）とを接続する。切替スイッチ（７、９）のうちの一の切替スイッチ（７）は、第１クロック信号（ａ）に応じて、第２信号（ｅ、ｆ）を出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）のいずれかに出力する。切替スイッチ（７、９）、のうちの他の切替スイッチ（９）は、第２クロック信号（ａ，ｃ）に応じて、第２信号（ｅ、ｆ）を前記出力ノードのいずれかに出力する。本発明のデータラッチ回路は、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和を生成する論理ゲートを使用することなく、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和に応答してデータをラッチする。
【００２１】
マスターフリップフロップ（３）は、前記第１データを示す第１ラッチノード（Ｎ１、Ｎ２）と、前記第１データの相補のデータを示す第２ラッチノード（Ｎ３）とを含む。切替スイッチ（７，９）のうち、一の切替スイッチ（９）は、第１クロック信号（ａ）又は第２クロック信号（ｃ）のいずれかに応じて、第１ラッチノード（Ｎ１、Ｎ２）を出力ノード（Ｎ４、Ｎ５、Ｎ６，Ｎ７）のうちのいずれかに接続することがある。このとき、切替スイッチ（７，９）のうち、他の一の切替スイッチ（９）は、第１クロック信号（ａ）又は第２クロック信号（ｃ）のいずれかに応じて、第２ラッチノード（Ｎ１、Ｎ２）を出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）のうちのいずれかに接続する。第２信号を伝達する信号線の負荷が、第１ラッチノード（Ｎ１，Ｎ２）に接続される信号線と、第２ラッチノード（Ｎ３）に接続される信号線とに分散される。
【００２２】
また、スレーブフリップフロップ（４５）は、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和を演算する論理ゲート（４９）を含むことがある。スレーブフリップフロップ（４５）は、論理ゲート（４９）により生成された第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和の信号に応答してデータをラッチする。
【００２３】
第１クロック信号（ａ）と、第２クロック信号（ｃ）とは、同一の周波数を有し、互いに異なる位相を有することがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）のみで動作する場合よりも高速で動作する。
【００２４】
第２クロック信号（ｃ）の位相は、第１クロック信号（ａ）の位相を０とし、前記第２クロック信号の数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは１からｎの自然数）のいずれかである。第１クロック信号（ａ）及び第２クロック信号（ｃ）の周波数のｎ＋１倍の周波数でデータラッチ回路が動作する。
【００２５】
また、第３クロック信号（ｋ）を発生する内部クロック発生回路（３４）と、第１外部クロック信号（ｌ）が供給される第１端子（３６）と、第２外部クロック信号（ｍ）が供給される第２端子（３７）と、スイッチ（３５）とを更に含むことがある。このとき、スイッチ（３５）は、内部クロック発生回路（３４）と、第１端子（３６）とに接続される。スイッチ（３５）は、第３クロック信号（ｋ）又は第１外部クロック信号（ｌ）のいずれかを第１クロック信号（ａ）として出力する。第２端子（３７）は、第２外部クロック信号（ｍ）を第２クロック信号（ｃ）とする。
【００２６】
また、本発明のデータラッチ回路の動作方法は、第１クロック信号（ａ）に応じて、第１信号（ｄ）が指示する第１データをマスターフリップフロップ（２、４４）に取り込むことと、第１クロック信号（ａ）に応じて、前記第１データをマスターフリップフロップ（２）に保持することと、前記第１データを第２信号（ｅ、ｆ）として出力することと、第１クロック信号（ａ）と一又は複数の第２クロック信号（ｃ）との論理和に応答して、第２信号（ｅ，ｆ）に対応する第２データをスレーブフリップフロップ（３，４５）に取り込むことと、前記論理和に応じて、前記第２データを保持することと、前記第２データを示す第３信号（ｄ）をスレーブフリップフロップ（３，４５）から出力することとを具備する。本発明のデータラッチ回路の動作方法では、マスターフリップフロップ（２、４４）に、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和は出力されない。第１クロック信号（ａ）と第２クロック信号（ｃ）の論理和を生成するために論理ゲートを使用する場合、その論理ゲートの出力の負荷が軽減される。
【００２７】
また、第１クロック信号（ｃ）と前記第２クロック信号とは、同一の周波数を有し、互いに異なる位相を有することがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）のみで動作する場合よりも、データラッチ回路を高速で動作する。
【００２８】
また、第２クロック信号（ｃ）のそれぞれの位相は、第１クロック信号（ａ）の位相を０とし、第２クロック信号（ｃ）の数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは１からｎの自然数）のいずれかであることがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）の周波数のｎ倍の周波数で、データラッチ回路を動作する。
【００２９】
【発明の実施の形態】
図面に一致対応して、本発明による第１の実施の形態の半導体回路は、インバータとフリップフロップとを備えている。そのインバータ３１の入力端子には、図１に示されているように、第１クロック信号線３２が接続される。第１クロック信号線３２には、クロック信号ａが供給される。クロック信号ａは、ＨＩ電位又はＬＯ電位のいずれかをとる信号である。ここで、ＨＩ電位とは電源電位であり、ＬＯ電位とは接地電位である。本明細書の以下の記載に現れる信号は、いずれもＨＩ電位又はＬＯ電位のいずれかをとる信号である。
【００３０】
インバータ３１は、クロック信号ａを反転し、ローカルクロック信号ｂを生成する。ここで、「信号を反転する」とは、信号がＨＩ電位であるときはＬＯ電位を出力し、信号がＬＯ電位であるときはＨＩ電位を出力することをいう。
【００３１】
ローカルクロック信号ｂは、フリップフロップ１に入力される。フリップフロップ１には、第２クロック信号線３３を介し、更にクロック信号ｃが入力される。
【００３２】
フリップフロップ１は、マスターフリップフロップ２と、スレーブフリップフロップ３と含む。マスターフリップフロップ２には、ローカルクロック信号ｂが入力される。ローカルクロック信号ｂは、クロック信号ａが反転された信号である。従って、マスターフリップフロップ２は、クロック信号ａに応じて動作することになる。マスターフリップフロップ２には、更に入力信号ｄが入力される。
【００３３】
マスターフリップフロップ２は、切替スイッチ４を含む。切替スイッチ４の入力には、入力端子Ｎ０とノードＮ１とが接続される。ノードＮ０は、入力信号ｄが入力されるノードである。ノードＮ１は、マスターフリップフロップ２が保持するデータの正論理のデータを保持するノードである。ノードＮ１の電位の生成の過程は後述される。
【００３４】
切替スイッチ４は、トランスファゲート４ａと、トランスファゲート４ｂとを含む。トランスファゲート４ａは、入力端子Ｎ０に接続される。トランスファゲート４ａは、ローカルクロック信号ｂがＨＩのとき、ＯＮ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続される。トランスファゲート４ａは、ローカルクロック信号ｂがＬＯのとき、ＯＦＦ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続されない。
【００３５】
トランスファゲート４ｂは、ノードＮ１に接続される。トランスファゲート４ｂは、ローカルクロック信号ｂがＨＩのとき、ＯＦＦ状態になる。このとき、ノードＮ１はノードＮ２に接続されない。トランスファゲート４ｂは、ローカルクロック信号ｂがＬＯのとき、ＯＮ状態になる。このとき、ノードＮ１はノードＮ２に接続される。
【００３６】
図２は、トランスファゲート４ａの回路図を示す。トランスファゲート４ａは、ｎチャネルトランジスタ２１と、ｐチャネルトランジスタ２２とを具備する。ｎチャネルトランジスタ２１のソースと、ｐチャネルトランジスタ２２のソースとは、ソース端子２３に接続される。ｎチャネルトランジスタ２１のドレインと、ｐチャネルトランジスタ２２のドレインとは、ドレイン端子２４に接続される。ｎチャネルトランジスタ２１のゲートは、ゲート端子２５に接続される。ｐチャネルトランジスタ２２のゲートは、インバータ２６を介してゲート端子２５に接続される。
【００３７】
ゲート端子２５にＨＩ電圧が印加されているとき、ソース端子２３とドレイン端子２３とは、電気的に導通する（ＯＮ）。ゲート電極２５にＬＯ電圧が印加されているとき、ソース端子２３とドレイン端子２３とは、電気的に遮断される（ＯＦＦ）。
【００３８】
本明細書において、図２に示されているトランスファゲートは、図３に示されている記号を用いて表現される。ここで、「ＴＧ」の文字を囲む長方形の２つの短辺に接続する線は、ソース端子又はドレイン端子を表す。ソース端子とドレイン端子は電気的に等価であるため区別されない。「ＴＧ」の文字を囲む長方形の一の長辺に接続する線は、ゲート端子を表す。
【００３９】
図４は、トランスファゲート４ｂの等価回路図を示している。トランスファゲート４ｂは、トランスファゲート４ａとほぼ同様の構成を有する。相違点は、ｐチャネルトランジスタ２７のゲートは、ゲート端子２８に直接に接続し、ｎチャネルトランジスタ２９のゲートは、インバータ３０を介してゲート端子２８に接続する点である。
【００４０】
ゲート端子２８にＨＩ電圧が印加されているとき、ソース端子３１とドレイン端子３２とは、電気的に遮断される（ＯＦＦ）。ゲート電極２８にＬＯ電圧が印加されているとき、ソース端子３１とドレイン端子３２とは、電気的に導通する（ＯＮ）。
【００４１】
本明細書において、図４に示されているトランスファゲートは、図５に示されている記号を用いて表現される。ここで、「ＴＧ」の文字を囲む長方形の両短辺に接続する線は、ソース端子又はドレイン端子を表す。ソース端子とドレイン端子は電気的に等価であるため区別されない。「ＴＧ」の文字を囲む長方形の一の長辺に接する小円に接続する線は、ゲート端子を表す。
【００４２】
トランスファゲート４ａと、トランスファゲート４ｂとは相補的に動作する。結果として、切替スイッチ４は、ローカルクロック信号ｂに応じて、入力端子Ｎ０又はノードＮ１のいずれかをノードＮ２に接続することになる。ローカルクロック信号ｃがＨＩの時、切替スイッチ４は入力端子Ｎ０をノードＮ２に接続する。ローカルクロック信号ｃがＬＯの時、切替スイッチ４は、ノードＮ１をノードＮ２に接続する。
【００４３】
図１に示されているように、切替スイッチ４の出力が接続されるノードＮ２は、インバータ５の入力に接続される。インバータ５は、ノードＮ２の電位を反転し、ノードＮ３に出力する。なお、本明細書において、ある素子が「電位を反転する」とは、その素子の入力の端子の電位がＨＩのときはＬＯの電位を発生し、その素子の入力の端子の電位がＬＯのときはＨＩの電位を発生することをいう。ノードＮ３は、マスターフリップフロップ２が保持するデータの負論理のデータを保持する。ノードＮ３の電位は、負論理ラッチ信号ｅとしてスレーブフリップフロップ３に出力される。
【００４４】
ノードＮ３は、インバータ６の入力に接続される。インバータ６は、ノードＮ３の電位を反転し、ノードＮ１に出力する。ノードＮ１の電位は、正論理ラッチ信号ｆとしてスレーブフリップフロップ３に出力される。
【００４５】
スレーブフリップフロップ３には、負論理ラッチ信号ｅと、正論理ラッチ信号ｆとが入力される。スレーブフリップフロップ３には、更に、ローカルクロック信号ｂと、クロック信号ｃとが入力される。スレーブフリップフロップ３は、ローカルクロック信号ｂと、クロック信号ｃとに応じて動作する。ここで、ローカルクロック信号ｂは、クロック信号ａが反転された信号である。従って、スレーブフリップフロップ３は、クロック信号ａと、クロック信号ｂの両者に応じて動作することになる。
【００４６】
スレーブフリップフロップ３は、切替スイッチ７を含む。切替スイッチ７の入力は、マスターフリップフロップ２に含まれるノードＮ３と、スレーブフリップフロップ３に含まれるノードＮ４とに接続される。ノードＮ３に接続されている入力からは、負論理ラッチ信号ｅが入力される。一方、ノードＮ４の電位の生成の過程は後述される。切替スイッチ７の出力はノードＮ５に接続される。
【００４７】
切替スイッチ７は、ローカルクロック信号ｂに応じ、ノードＮ５をノードＮ３又はノードＮ４のいずれかに接続する。ローカルクロック信号ｂがＨＩのとき、切替スイッチ７は、ノードＮ４とノードＮ５とを接続する。ここで、ノードＮ４は、スレーブフリップフロップ３の保持するデータの負論理のデータが保持されるノードである。このとき、ノードＮ５には、スレーブフリップフロップ３の保持するデータの負論理のデータが入力されることになる。ローカルクロック信号ｂがＬＯのとき、切替スイッチ７は、ノードＮ３とノードＮ５とを接続する。このとき、ノードＮ５には負論理ラッチ信号ｅが入力されることになる。
【００４８】
切替スイッチ７は、トランスファゲート７ａと、トランスファゲート７ｂとを具備する。トランスファゲート７ａは、ノードＮ４に接続される。トランスファゲート７ｂは、ノードＮ３に接続される。トランスファゲート７ａは、トランスファゲート４ａと同一の機能及び構造を有する。トランスファゲート７ｂは、トランスファゲート４ｂと同一の機能及び構造を有する。切替スイッチ７は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００４９】
ノードＮ５は、インバータ８の入力に接続される。インバータ８は、ノードＮ５の電位を反転し、ノードＮ６に出力する。ノードＮ６は、スレーブフリップフロップ３の保持するデータの正論理のデータが保持されるノードになる。ノードＮ６は、切替スイッチ９の入力のうちの一の入力に接続される。切替スイッチ９の他の入力は、マスターフリップフロップ２のノードＮ１に接続される。切替スイッチ９の出力は、ノードＮ７に接続される。
【００５０】
切替スイッチ９は、クロック信号ｃに応じ、ノードＮ７を、ノードＮ１又はノードＮ６のいずれかに接続する。クロック信号ｃは、クロック信号ａと同一の周期を有し、クロック信号ａからπだけずれた位相を有する。クロック信号ｃがＨＩのとき、切替スイッチ９は、ノードＮ１をノードＮ７に接続する。このとき、ノードＮ７には、正論理ラッチ信号ｆが入力されることになる。クロック信号ｃがＬＯのとき、切替スイッチ９は、ノードＮ６をノードＮ７に接続する。このとき、ノードＮ７には、スレーブフリップフロップ３の保持するデータの正論理のデータが入力されることになる。
【００５１】
切替スイッチ９は、トランスファゲート９ａと、トランスファゲート９ｂとを具備する。トランスファゲート９ａは、ノードＮ６に接続される。トランスファゲート９ｂは、ノードＮ１に接続される。トランスファゲート９ａは、トランスファゲート４ａと同一の機能及び構造を有する。トランスファゲート９ｂは、トランスファゲート４ｂと同一の機能及び構造を有する。切替スイッチ９は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００５２】
ノードＮ７は、インバータ１０の入力に接続される。インバータ１０は、ノードＮ７の電位を反転し、ノードＮ４に出力する。
【００５３】
ノードＮ４とノードＮ６との間は、ノードＮ４、切替スイッチ７、インバータ８、ノードＮ６の順に信号を伝達する経路により接続される。この経路により信号が伝達される間に、信号は反転される。更に、ノードＮ４とノードＮ６との間は、ノードＮ６、切替スイッチ９、インバータ１０、ノードＮ４の順に信号を伝達する経路により接続される。この経路により信号が伝達される間に、信号は反転される。
【００５４】
また、出力インバータ１１の入力は、ノードＮ５に接続される。出力インバータ１１は、ノードＮ５の電位を反転し、出力信号ｇとして出力する。ノードＮ５には、スレーブフリップフロップ３の保持するデータの負論理のデータが保持されている。結果として、スレーブフリップフロップ３の保持するデータが出力信号ｇとして出力されることになる。
【００５５】
本発明による第１の実施の形態の半導体回路の動作が、以下に説明される。
フリップフロップの動作が、図６に示されているタイミングチャートを参照しながら以下に述べられる。時刻ｔがｔ＜０であるとき、クロック信号ａ、クロック信号ｃとしてはいずれもＬＯの電位の信号が入力されているとする。このとき、ローカルクロック信号ｂはＨＩである。ローカルクロック信号ｂは、クロック信号ａが反転された信号だからである。
【００５６】
また、時刻ｔがｔ＜０であるとき、入力信号ｄはＬＯであるとする。このとき、ノードＮ２の電位はＬＯである。ノードＮ２には入力信号ｄが入力されているからである。また、ノードＮ３の電位はＨＩである。ノードＮ３には、ノードＮ２の電位を反転した電位が出力されるからである。ノードＮ１の電位はＬＯである。ノードＮ１には、ノードＮ３の電位を反転した電位が出力されるからである。
【００５７】
更に、スレーブフリップフロップ３にはＬＯのデータが保持されているとする。即ち、スレーブフリップフロップ３のノードＮ６、ノードＮ７にはＬＯの電位が保持され、ノードＮ４と、ノードＮ５にはＨＩの電位が保持されているとする。
【００５８】
時刻０≦ｔ＜ｔ１：
時刻０≦ｔ＜ｔ１の間、クロック信号ａ、第２ローカルクロック信号ｃの両者はＬＯである。ローカルクロック信号ｂはＨＩである。従って、ノードＮ２には、入力端子Ｎ０が接続される。ノードＮ２には入力信号ｄが入力される。
【００５９】
入力信号ｄの電位は時刻０でＨＩに遷移する。入力信号ｄは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。インバータ５とインバータ６により電位が反転される。従って、ノードＮ１とノードＮ４の電位は、入力信号ｄに従ってｔ＝０でＨＩに遷移する。正論理ラッチ信号ｆもＨＩに遷移することになる。ノードＮ３の電位は、ｔ＝０でＬＯに遷移する。ノードＮ３の電位は、ノードＮ２の電位を反転して生成されるからである。負論理ラッチ信号ｅもＬＯに遷移することになる。
【００６０】
一方、スレーブフリップフロップ３では、ノードＮ５はノードＮ４に接続される。ノードＮ７は、ノードＮ６に接続される。スレーブフリップフロップ３では、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に信号が伝達される閉ループが構成される。この閉ループにより、スレーブフリップフロップ３はｔ＝０で保持しているデータを保持しつづける。即ち、ノードＮ４とノードＮ５とはＨＩ、ノードＮ６とノードＮ７とはＬＯの電位を保持する。出力信号ｇは、ノードＮ５の電位を反転して生成される。即ち、出力信号ｇは、ＬＯを出力しつづける。
【００６１】
時刻ｔ１≦ｔ＜ｔ２：
時刻ｔ１において、クロック信号ａはＬＯからＨＩに遷移する。ローカルクロック信号ｂは、ＬＯになる。
【００６２】
マスターフリップフロップ３のノードＮ２は、入力信号ｄから遮断され、ノードＮ１に接続される。ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１、ノードＮ２の順に信号が伝達される閉ループが構成される。この閉ループにより、時刻ｔ１における入力信号ｄのデータが保持される。即ち、ノードＮ１とノードＮ２とは、ＨＩの電位を保持しつづける。また、ノードＮ３は、ＬＯの電位を保持しつづける。正論理ラッチ信号ｆはＨＩ、負論理ラッチ信号ｅは、ＬＯの状態を維持する。
【００６３】
一方、スレーブフリップフロップ３のノードＮ５は、マスターフリップフロップ２のノードＮ３に接続される。時刻ｔ１における負論理ラッチ信号ｅが、スレーブフリップフロップ３にとり込まれる。負論理ラッチ信号ｅは、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に伝達される。ノードＮ４とノードＮ５とは、ＬＯの電位に、ノードＮ６とノードＮ７とはＨＩの電位になる。
【００６４】
スレーブフリップフロップ３は、ノードＮ５の負論理のデータを出力信号ｇとして出力する。即ち、スレーブフリップフロップ３は出力信号ｇとしてＨＩを出力する。このようにして、フリップフロップ１は、ローカルクロック信号ｄが立ち上がるとき、入力信号ｄのデータをラッチし、ラッチしたデータを出力信号ｇとして出力する。
【００６５】
時刻ｔ２≦ｔ＜ｔ４：
クロック信号ａは時刻ｔ２でＬＯに戻る。クロック信号ａと、クロック信号ｃとはＬＯの電位である。ローカルクロック信号ｂはＨＩである。
【００６６】
マスターフリップフロップ２のノードＮ２は、入力端子Ｎ０に接続される。ノードＮ２には入力信号ｄが入力される。入力信号ｄは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。
【００６７】
入力信号ｄはｔ２＜ｔ３＜ｔ４なる時刻ｔ３においてＬＯに遷移する。ノードＮ１とノードＮ２とは、入力信号ｄに応じ、時刻ｔ３においてＬＯの電位に遷移する。ノードＮ３は、時刻ｔ３において、ＨＩの電位に遷移する。
【００６８】
一方、スレーブフリップフロップ３では、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に信号が伝達される閉ループが構成される。スレーブフリップフロップ３は、正論理ラッチ信号ｆと負論理ラッチ信号ｅとを取り込まない。この閉ループにより、スレーブフリップフロップ３はｔ＝ｔ２で保持しているデータを保持しつづける。即ち、入力信号ｄがｔ３においてＬＯに遷移した後も、ノードＮ４とノードＮ５とはＬＯの電位を、ノードＮ６とノードＮ７とは、ＨＩの電位を維持する。
【００６９】
時刻ｔ４≦ｔ＜ｔ５：
クロック信号ｃは時刻ｔ４においてＨＩに遷移する。クロック信号ａは、ＬＯの電位のままである。ローカルクロック信号ｂは、ＨＩの状態を維持する。入力信号ｅは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。入力信号ｅはＬＯの状態を維持するので、ノードＮ１とノードＮ２とはＬＯの電位を、ノードＮ３はＨＩの電位を維持する。正論理ラッチ信号ｆはＬＯ、負論理ラッチ信号ｅは、ＨＩの状態を維持する。
【００７０】
スレーブフリップフロップ３は、正論理ラッチ信号ｆを取り込む。正論理ラッチ信号ｆは、ノードＮ７、インバータ１０、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６の順に伝達される。ノードＮ６とノードＮ７とは、正論理ラッチ信号ｆに応じてＬＯの電位に遷移する。ノードＮ４とノードＮ５は、ＨＩに遷移する。出力信号ｇは、ＬＯに遷移する。結果として、フリップフロップ１は、テスト用ローカルクロック信号ｆに応じて、入力信号ｄをラッチし、出力信号ｇとして出力することになる。
【００７１】
なお、時刻ｔ４＜ｔ＜ｔ５においては、入力信号ｄの状態が遷移すると、スレーブフリップフロップ３がとり込むデータも遷移する。入力信号ｄは、正論理ラッチ信号ｆを介してスレーブフリップフロップ３に出力され続けるからである。フリップフロップ１が正常に動作するには、クロック信号ｃがＨＩのときに、入力信号ｄが遷移しないという条件が必要である。
【００７２】
時刻ｔ５≦ｔ＜ｔ８：
時刻ｔ５において、クロック信号ｃはＬＯに戻る。続いて、ｔ５＜ｔ６＜ｔ８なる時刻ｔ６においてクロック信号ａがＨＩに遷移する。時刻ｔ６＜ｔ＜ｔ８の間は、クロック信号ａはＨＩを維持する。
【００７３】
マスターフリップフロップ３のノードＮ２は、入力信号ｄから遮断され、ノードＮ１に接続される。ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１、ノードＮ２の順に信号が伝達される閉ループが構成される。この閉ループにより、時刻ｔ６における入力信号ｄのデータが保持される。即ち、ノードＮ１とノードＮ２とは、ＬＯの電位を保持しつづける。また、ノードＮ３は、ＨＩの電位を保持しつづける。正論理ラッチ信号ｆはＬＯ、負論理ラッチ信号ｅは、ＨＩの状態を維持する。
【００７４】
ｔ６＜ｔ７＜ｔ８なる時刻ｔ７において、入力信号ｄがＨＩに遷移する。しかし、マスターフリップフロップ２は、時刻ｔ６＜ｔ＜ｔ８の間、入力信号ｄを取り込まない。ｔ６＜ｔ７＜ｔ８なる時刻ｔ７において、入力信号ｄがＨＩに遷移しても、正論理ラッチ信号ｆと負論理ラッチ信号ｅとは遷移しない。
【００７５】
一方、スレーブフリップフロップ３は、ローカルクロック信号ｄがＨＩである間、負論理ラッチ信号ｅを取り込む。時刻ｔ６＜ｔ＜ｔ８の間、負論理ラッチ信号ｅは、ＨＩである。この時、ノードＮ４とノードＮ５との電位はＨＩである。ノードＮ６とノードＮ７の電位は、ＬＯである。出力信号ｇは、ＬＯの状態を維持する。結果として、フリップフロップ１は、クロック信号ａがＨＩに遷移した時刻ｔ６における入力信号ｄのデータをラッチし、出力信号ｇとして出力することになる。
【００７６】
フリップフロップ１は、クロック信号ａがＨＩの間に入力信号ｄが遷移してもクロック信号ａがＨＩに遷移した時のデータをラッチし、出力信号ｇとして出力する。
【００７７】
このように、本発明による第１の実施の形態のデータラッチ回路は、クロック信号ａ又はクロック信号ｃのいずれかがＨＩに遷移したとき、入力信号ｄのデータをラッチして保持する。ＮＯＲゲートを使用することなく、クロック信号ａ又はクロック信号ｃの論理和をとった信号に応じて、入力信号ｄのデータをラッチする。
【００７８】
第１の実施の形態のデータラッチ回路は、入力端子の容量が大きいＮＯＲゲートを使用しない。クロック信号を伝達する信号線には、インバータ又はトランスファゲートが接続される。インバータの入力のゲート容量は、ＮＯＲゲートの入力のゲート容量の６０％である。また、トランスファゲートの入力のゲート容量も、ＮＯＲゲートの入力の容量より小さい。第１の実施の形態のデータラッチ回路は、クロック信号を伝達する信号線に接続される容量を、従来のデータラッチ回路のそれよりも小さくすることができる。クロック信号を伝達する信号線に接続される容量を低減することにより、高速な動作が可能になる。
【００７９】
なお、図７に示されているように、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が直列に存在する構造も可能である。このとき、切替スイッチ９の入力には、正論理ラッチ信号ｆの代わりに、負論理ラッチ信号ｅが入力される。
【００８０】
更に、図８に示されているように、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が並列に存在する構造も可能である。インバータ８とノードＮ４との間に、切替スイッチ７と切替スイッチ９と存在する場合には、切替スイッチ７と切替スイッチ９とには、正論理ラッチ信号ｆの代わりに負論理ラッチ信号ｅが入力される。インバータ８とノードＮ６との間に、切替スイッチ７と切替スイッチ９と存在する場合には、切替スイッチ７と切替スイッチ９とには、正論理ラッチ信号ｆが入力される。
【００８１】
加えて、ノードＮ６からノードＮ４に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が存在する構造も可能である。このとき、切替スイッチ７の入力には、負論理ラッチ信号ｅの代わりに、正論理ラッチ信号ｆが入力される。
【００８２】
ただし、図１に示されているデータラッチ回路は、図７及び図８に示されているデータラッチ回路よりも高速動作の点で有利である。図１に示されている半導体回路は、負論理ラッチ信号ｅと正論理ラッチ信号ｆとの両方がスレーブフリップフロップ３に取り込まれる構成を有する。負論理ラッチ信号ｅと正論理ラッチ信号ｆとに負荷が分散される。負荷が分散されることにより、負論理ラッチ信号ｅと正論理ラッチ信号ｆの一方の負荷のみが大きくならないため、高速動作に有利である。
【００８３】
また、第１の実施の形態のデータラッチ回路において、スレーブフリップフロップ３に、更に他のクロック信号が入力される構成も可能である。このとき、スレーブフリップフロップ３に入力されるクロック信号の数と同数だけ他の切替スイッチが設けられる。他の切替スイッチは、インバータ１０の出力端子と、インバータ８の入力端子の間にある場合には、負論理ラッチ信号ｅが入力される。他の切替スイッチは、インバータ８の出力端子と、インバータ１０の入力端子の間にある場合には、正論理ラッチ信号ｆが入力される。
【００８４】
スレーブフリップフロップ３に、更に他のクロック信号が入力される場合、クロック信号ａとクロック信号ｃと、他のクロック信号とは、同一の周波数を有し、かつ、位相が異なる。クロック信号ｃ及び他のクロック信号の位相は、クロック信号ａの位相を０とし、クロック信号ｃと他のクロック信号の合計数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは０からｍの自然数）のいずれかであることが望ましい。この場合、クロック信号ａの周波数のｎ倍の周波数のクロック信号が入力されたのと同等の動作速度で、フリップフロップ１が動作する。
【００８５】
続いて、図９を参照しながら第２の実施の形態のデータラッチ回路が説明される。第２の実施の形態のデータラッチ回路は、バッファとフリップフロップとが備えられている。そのバッファ４１には、第１クロック信号線４２を介してクロック信号ａが入力される。バッファ４１はインバータを直列に接続して形成されている。クロック信号ａは、第１クロック信号線４２を伝搬するにつれて、波形がなまる。バッファ４１は、クロック信号ａの波形を再生する。バッファ４１は、クロック信号ａと実質的に同一の信号を、第１ローカルクロック信号ｈとして出力する。
【００８６】
第１ローカルクロック信号ｈは、フリップフロップ４３に入力される。フリップフロップ４３は、マスターフリップフロップ４４と、スレーブフリップフロップ４５とを含む。マスターフリップフロップ４４は、第１ローカルクロック信号ｈに応答して入力信号ｄをラッチし、ラッチしたデータを保持する。マスターフリップフロップ４４は、保持しているデータの負論理のデータを、負論理ラッチ信号ｅとして出力する。
【００８７】
スレーブフリップフロップ４５には、第１ローカルクロック信号ｈと、第２クロック信号ｃとが入力される。スレーブフリップフロップ４５は、第１ローカルクロック信号ｈと、第２クロック信号ｃとの論理和に応答して負論理ラッチ信号ｅをラッチする。スレーブフリップフロップ４５は、ラッチしたデータを保持する。スレーブフリップフロップ４５は、保持しているデータを出力信号ｇとして出力する。
【００８８】
マスターフリップフロップ４４は、切替スイッチ４６を含む。切替スイッチ４６の入力には、入力端子Ｎ０とノードＮ１とが接続される。ノードＮ０は、入力信号ｄが入力されるノードである。ノードＮ１は、マスターフリップフロップ４４が保持するデータの正論理のデータを保持するノードである。ノードＮ１の電位の生成の過程は後述される。
【００８９】
切替スイッチ４６は、トランスファゲート４６ａと、トランスファゲート４６ｂとを含む。トランスファゲート４６ａは、入力端子Ｎ０が接続される。トランスファゲート４６ａは、第１ローカルクロック信号ｈがＬＯのとき、ＯＮ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続される。トランスファゲート４６ａは、第１ローカルクロック信号ｈがＨＩのとき、ＯＦＦ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続されない。トランスファゲート４６ａは、トランスファゲート４ｂと同様の構造を有する。
【００９０】
トランスファゲート４６ｂは、ノードＮ１に接続される。トランスファゲート４６ｂは、第１ローカルクロック信号ｈがＬＯのとき、ＯＦＦ状態になる。このとき、ノードＮ１はノードＮ２に接続されない。トランスファゲート４ｂは、ローカルクロック信号ｂがＨＩのとき、ＯＮ状態になる。このとき、ノードＮ１はノードＮ２に接続される。トランスファゲート４６ｂは、トランスファゲート４ａと同様の構造を有する。
【００９１】
ノードＮ２は、インバータ４７の入力に接続される。インバータ４７は、ノードＮ２の電位を反転し、ノードＮ３に出力する。ノードＮ３は、マスターフリップフロップ４４が保持するデータの負論理のデータを保持する。ノードＮ３の電位は、負論理ラッチ信号ｅとしてスレーブフリップフロップ４５に出力される。ノードＮ３は、インバータ４８の入力に接続される。インバータ４８は、ノードＮ３の電位を反転し、ノードＮ１に出力する。
【００９２】
スレーブフリップフロップ４５は、ＮＯＲゲート４９を含む。ＮＯＲゲート４９は、第１ローカルクロック信号ｈと、第２クロック信号ｃとのＮＯＲをとり、第２ローカルクロック信号ｊとして出力する。
【００９３】
スレーブフリップフロップ４５は、更に、切替スイッチ５０を含む。切替スイッチ５０の入力は、マスターフリップフロップ４４に含まれるノードＮ３と、スレーブフリップフロップ４５に含まれるノードＮ４とに接続される。ノードＮ３に接続されている入力からは、負論理ラッチ信号ｅが入力される。一方、ノードＮ４の電位の生成の過程は後述される。切替スイッチ４８の出力はノードＮ５に接続される。
【００９４】
切替スイッチ５０は、第２ローカルクロック信号ｊに応じ、ノードＮ５をノードＮ３又はノードＮ４のいずれかに接続する。第２ローカルクロック信号ｊがＨＩのとき、切替スイッチ５０は、ノードＮ４とノードＮ５とを接続する。ここで、ノードＮ４は、スレーブフリップフロップ４５の保持するデータの負論理のデータが保持されるノードである。このとき、ノードＮ５には、スレーブフリップフロップ４５の保持するデータの負論理のデータが入力されることになる。第２ローカルクロック信号ｊがＬＯのとき、切替スイッチ５０は、ノードＮ３とノードＮ５とを接続する。このとき、ノードＮ５には負論理ラッチ信号ｅが入力されることになる。
【００９５】
切替スイッチ５０は、トランスファゲート５０ａと、トランスファゲート５０ｂとを具備する。トランスファゲート５０ａは、ノードＮ４に接続される。トランスファゲート５０ｂは、ノードＮ３に接続される。トランスファゲート５０ａは、トランスファゲート４ｂと同一の機能及び構造を有する。トランスファゲート５０ｂは、トランスファゲート４ａと同一の機能及び構造を有する。切替スイッチ５０は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００９６】
ノードＮ５は、インバータ５１の入力に接続される。インバータ５１は、ノードＮ５の電位を反転し、ノードＮ６に出力する。ノードＮ６は、スレーブフリップフロップ４５の保持するデータの正論理のデータが保持されるノードになる。
【００９７】
ノードＮ６は、インバータ５２の入力に接続される。インバータ５２は、ノードＮ６の電位を反転し、ノードＮ４に出力する。
【００９８】
また、出力インバータ５３の入力は、ノードＮ５に接続される。出力インバータ５３は、ノードＮ５の電位を反転し、出力信号ｇとして出力する。ノードＮ５には、スレーブフリップフロップ４５の保持するデータの負論理のデータが保持されている。結果として、スレーブフリップフロップ４５の保持するデータが出力信号ｇとして出力されることになる。
【００９９】
第２の実施の形態のデータラッチ回路の動作は、第１の実施の形態のデータラッチ回路とほぼ同等である。第２の実施の形態のデータラッチ回路に、図６に示されている波形を有する第１クロック信号ａと、第２クロック信号ｃと、入力信号ｄとを入力する場合、出力信号ｇの波形は、第１の実施の形態のデータラッチ回路と同じである。
【０１００】
第２の実施の形態のデータラッチ回路においては、ＮＯＲゲート４９が駆動する素子は切替スイッチ５０のみである。従って、従来のデータラッチ回路と比較して、使用されるＮＯＲゲートの最大ドライブ能力が低くすることが可能である。従って、第２の実施の形態のデータラッチ回路は、高速動作の点で有利である。
【０１０１】
続いて、第３の実施の形態のデータラッチ回路が説明される。図１０に示されているように、第３の実施の形態のデータラッチ回路は、第１の実施の形態のデータラッチ回路に、いくつかの回路素子が追加された構成を有する。
【０１０２】
第３の実施の形態のデータラッチ回路は、内部クロック発生回路と第１端子と第２端子とを備えている。その内部クロック発生回路３４は、図１０に示されているように、内部クロック信号ｋをスイッチ３５に出力する。第１端子３６には、第１外部クロック信号ｌが入力される。第１端子３７はスイッチ３５に接続される。スイッチ３５は、内部クロック信号ｋ又は第１外部クロック信号ｌのいずれかをクロック信号ａとして出力する。クロック信号ａは、第１クロック信号線３２を介してインバータ３１に入力される。インバータ３１は、クロック信号ａをフリップフロップ１に出力する。
【０１０３】
第２端子３８には、第２外部クロック信号ｍが入力される。第２外部クロック信号ｍは、クロック信号ｃとなる。クロック信号ｃは、第２クロック信号線３３を介してフリップフロップ１に入力される。フリップフロップ１は、マスターフリップフロップ２とスレーブフリップフロップ３とを有する。フリップフロップ１は、第１の実施の形態のデータラッチ回路のそれらと同じ構成を有し、同じ動作を行う。
【０１０４】
第３の実施の形態のデータラッチ回路の動作が以下に説明される。第３の実施の形態のデータラッチ回路は、テストモードと、通常の動作モードとの２つのモードを切り替える。テストモードとは、テスタにより試験される場合の動作モードである。通常の動作モードとは、第３の実施の形態のデータラッチ回路を含む半導体装置が、独立で動作する場合の動作モードである。
【０１０５】
まず、テストモードの際の動作が説明される。このとき、スイッチ３５は、第１クロック信号線３２を第１端子３６に接続するように設定される。テスタから、第１外部クロック信号ｌが第１端子３６に入力される。テスタから、第２外部クロック信号ｍが第２端子３７に入力される。第１外部クロック信号ｌと第２外部クロック信号ｍとは、同一の周波数を有し、位相がπだけ異なる。スイッチ３５は、第１クロック信号線３２を第１端子３６に接続する。クロック信号ａは、第１外部クロック信号ｌとなる。クロック信号ｃは、第２外部クロック信号ｍとなる。
【０１０６】
クロック信号ａは、インバータ３１により反転され、ローカルクロック信号ｂとしてフリップフロップ１に入力される。更に、クロック信号ｃがフリップフロップ１に入力される。フリップフロップ１は、クロック信号ａとクロック信号ｃの論理和に応じてラッチ動作を行う。第１外部クロック信号ｌと第２外部クロック信号ｍとは、同一の周波数を有し、位相がπだけ異なるので、フリップフロップ１は、第１外部クロック信号ｌ又は第２外部クロック信号ｍの２倍の周波数で動作することになる。
【０１０７】
次に、通常の動作モードの際の動作が説明される。このとき、スイッチ３５は、第１クロック信号線３２を内部クロック発生回路３４に接続する。クロック信号ａは、内部クロック信号ｋとなる。一方、第２クロック信号線３３はＬＯ電位に保たれる。クロック信号ｃは、ＬＯ電位で固定される。フリップフロップ１は、クロック信号ａとクロック信号ｃの論理和に応じてラッチ動作を行う。結果的に、フリップフロップ１は、内部クロック信号ｋの周波数で動作することになる。
【０１０８】
第３の実施の形態のデータラッチ回路は、第１の実施の形態のデータラッチ回路と同様に、第１クロック信号線３２の容量を低減できる。そのため、第３の実施の形態のデータラッチ回路は、通常の動作モードで動作する際、高速動作が可能である。加えて、テストモードを用いることにより、テスタから供給されるクロック信号の周波数が低い場合にも、高い周波数が供給されたと同様な高速動作を行うこともできる。このように、第３の実施の形態のデータラッチ回路は、テストモードを備えつつ、通常の動作モードでは、高速動作が可能になる。
【０１０９】
また、第１の実施の形態と同じく、スレーブフリップフロップ４５に、更に他の外部クロック信号が入力される構成も可能である。スレーブフリップフロップ４５に、更に他の外部クロック信号が入力される場合、第１外部クロック信号ｌと第２外部クロック信号ｍと、他の外部クロック信号とは、同一の周波数を有し、かつ、位相が異なる。第２クロック信号ｍ及び他の外部クロック信号の位相は、第２外部クロック信号ｍと他の外部クロック信号の合計数をｎ（ｎは自然数）としたときに、第１外部クロック信号ｌの位相を０として、２πｉ／（ｎ＋１）（ｉは０からｍの自然数）のいずれかであることが望ましい。この場合、クロック信号ａの周波数のｎ倍の周波数のクロック信号が入力されたのと同等の動作速度で、フリップフロップ１が動作する。
【０１１０】
本発明のデータラッチ回路は、クロック信号を供給する信号線の容量をより小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路を提供できる。
【０１１１】
本実施の形態のデータラッチ回路は、通常の動作モードとテストモードとを切り換えて動作するデータラッチ回路として使用することが特に有効である。本発明のデータラッチ回路は、信号線の容量を小さくすることができる。そのため、本発明のデータラッチ回路は、通常の動作モードで動作する場合に高い周波数（例えば２００ＭＨｚ）のクロック信号を供給しても、クロック信号の遅延時間を短縮し、あるいは、クロック信号の立ち上がり波形を急峻にすることができる。その結果、データラッチ回路が誤動作することを防止できる。このように、本発明のデータラッチ回路は、ｎ逓倍回路を内蔵しても、通常の動作モード時の動作に悪影響を与えることなく、テストモード時にｎ倍速のテストを行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態のデータラッチ回路の構成を示す図である。
【図２】トランスファゲートの回路の構成を示す図である。
【図３】トランスファゲートの表示記号を説明する図である。
【図４】トランスファゲートの回路の構成を示す図である。
【図５】トランスファゲートの表示記号を説明する図である。
【図６】第１の実施の形態のデータラッチ回路の動作を説明する図である。
【図７】第１の実施の形態のデータラッチ回路において、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が直列に存在する場合の回路の構成を示す図である。
【図８】第１の実施の形態のデータラッチ回路において、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が並列に存在する場合の回路の構成を示す図である。
【図９】第２の実施の形態のデータラッチ回路の構成を示す図である。
【図１０】第３の実施の形態のデータラッチ回路の構成を示す図である。
【図１１】従来のデータラッチ回路の構成を示す図である。
【符号の説明】
１：フリップフロップ
２：マスターフリップフロップ
３：スレーブフリップフロップ
４：切替スイッチ
５：インバータ
６：インバータ
７：切替スイッチ
８：インバータ
９：切替スイッチ
１０：インバータ
３４：内部クロック発生回路
３５：スイッチ
３６：第１端子
３７：第２端子
４３：フリップフロップ
４４：マスターフリップフロップ
４５：スレーブフリップフロップ
４９：ＮＯＲゲート
【発明の属する技術分野】
本発明は、データラッチ回路に関し、特に、複数のクロック信号に応じて高速にデータをラッチするデータラッチ回路に関する。
【０００２】
【従来の技術】
複数のクロック信号の論理和に応じてデータをラッチするデータラッチ回路が使用される。例えば、周波数の低いクロック信号しか供給できない状況で、データラッチ回路を高速に動作させる場合に、複数のクロック信号の論理和に応じてデータをラッチするデータラッチ回路が使用される。周波数の低いクロック信号しか供給できない状況とは、例えば、テスタによりデータラッチ回路を含む半導体装置を試験する場合に、そのテスタが試験を行える周波数が低い場合である。
【０００３】
このようなデータラッチ回路には、周波数が同一で位相がπだけ異なる２つのクロック信号を供給される。その２つのクロック信号の論理和をとった信号は、その周波数の低いクロック信号の２倍の周波数を有する。周波数の低いクロック信号しか供給できない場合でも、複数のクロック信号の論理和に応じてデータをラッチする半導体回路は、高い周波数が供給される場合と同様に高速動作が可能である。
【０００４】
複数のクロック信号の論理和に応じてデータをラッチする半導体回路として、図１１に示すものが知られている。公知のその半導体回路は、ＮＯＲゲート１０１を含む。そのＮＯＲゲート１０１の入力端子には第１クロック信号線１０２と、第２クロック信号線１０３とが接続される。
【０００５】
第１クロック信号線１０２には、第１クロック信号Ａが供給される。第１クロック信号線１０２は、複数の回路（フリップフロップ１０４以外は図示されない）にクロック信号を供給する信号線である。第２クロック信号線１０３には、第２クロック信号Ｂが供給される。第２クロック信号線１０３は、複数の回路（フリップフロップ１０４以外は図示されない）に接続される信号線である。ＮＯＲゲート１０１は、第１クロック信号Ａと第２クロック信号ＢとのＮＯＲの論理を有するローカルクロック信号Ｃを生成し、フリップフロップ１０６に出力する。
【０００６】
フリップフロップ１０４は、マスターフリップフロップ１０５とスレーブフリップフロップ１０６とを含む。マスターフリップフロップ１０５とスレーブフリップフロップ１０６の両者には、ローカルクロック信号Ｃが入力される。
【０００７】
マスターフリップフロップ１０５には、入力信号Ｄが入力される。マスターフリップフロップ１０５は、ローカルクロック信号ＣがＬＯ電圧からＨＩ電圧に遷移して以後、ローカルクロック信号ＣがＨＩ電圧の間、ラッチ信号Ｅを固定する。ローカルクロック信号ＣがＨＩ電圧の間に入力信号Ｄが変動しても、ラッチ信号Ｅは変動しない。一方、ローカルクロック信号ＣがＬＯ電圧に保持されている間は、マスターフリップフロップ１０５は、入力信号Ｄのデータをそのままラッチ信号Ｅとして出力する。
【０００８】
スレーブフリップフロップは１０６は、ローカルクロック信号Ｃが立ち上がる時、ラッチ信号Ｅのデータをラッチする。この時、スレーブフリップフロップ１０６は、マスターフリップフロップ１０５が保持するデータを受け取ることになる。スレーブフリップフロップ１０６は、ローカルクロック信号ＣがＬＯ電圧に戻った後も、ラッチ信号Ｅのデータを保持しつづける。スレーブフリップフロップ１０６は、次にローカルクロック信号Ｅが立ち上がるまで、ラッチしたデータを保持し続ける。スレーブフリップフロップ１０６は、保持しているデータを出力信号Ｆとして出力する。
【０００９】
このような半導体回路は、特に、通常の動作モードとテストモードとを切り換えて動作する半導体回路として使用される。通常の動作モードでは、半導体装置に搭載されているクロックにより動作する。テストモードとは、半導体回路をテストするときの動作モードである。このとき、クロック信号はテスタにより供給される。
【００１０】
通常の動作モードの最大動作周波数は、テスタにより供給が可能な周波数より高い場合がある。例えば、通常の動作モードの最大動作周波数が２００ＭＨｚであり、テスタの供給できるクロック信号の最大周波数が１００ＭＨｚである場合である。
【００１１】
このような場合、図１１に示されている半導体回路は、テスタの供給するクロック信号を逓倍して半導体回路を動作する。これにより、テスタの最大動作周波数（例えば、１００ＭＨｚ）が、半導体の最大動作周波数（例えば、１００ＭＨｚ）より低い場合でも、半導体回路の機能をテスタで検査できる。
【００１２】
図１１に示されているような半導体回路は、テストモード時の周波数の低いクロック信号では、半導体回路は良好に動作する。しかし、半導体回路の通常の動作モード時に、周波数の高いクロック信号を供給された場合に、誤動作することがあった。
【００１３】
なぜなら、クロック信号を供給する信号線の容量が大きいために、クロック信号の伝搬時間が長くなる、あるいは、クロック信号の立ち上がり波形が鈍ってしまうからである。
【００１４】
図１１に示されている公知の半導体回路において、クロック信号を供給する信号線の容量が大きいのは、それがＮＯＲゲート１０１を使用するからである。ＮＯＲゲートは、入力端子の容量が大きい。そのため、第１クロック信号線１０２と、第２クロック信号線１０３の容量が大きくなる。信号線の容量が大きくなることは、高速する場合に誤動作を引き起こすことがある。信号線の容量を小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路が望まれる。
【００１５】
また、図１１に示されている公知の半導体回路は、ＮＯＲゲート１０１の出力がマスターフリップフロップ１０５と、スレーブフリップフロップ１０６の両者に接続される。ＮＯＲゲート１０１は、マスターフリップフロップ１０５と、スレーブフリップフロップ１０６の両者を駆動することができる程度の大きさのドライブ能力が必要である。使用する論理ゲートの最大ドライブ能力が大きいことは、高速動作に不利である。
【００１６】
使用する論理ゲートの最大ドライブ能力を小さくしながら複数のクロック信号に応じてデータをラッチする半導体回路が望まれる。
【００１７】
本発明の目的は、クロック信号を供給する信号線の容量をより小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路を提供することである。
【００１８】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１９】
本発明のデータラッチ回路は、マスターフリップフロップ（２、４４）と、スレーブフリップフロップ（３、４５）とを具備する。マスターフリップフロップ（２、４４）は、第１クロック信号（ａ）に応答して第１信号（ｄ）を取り込み、第１クロック信号（ａ）に応答して第１信号（ｄ）に応じた第１データを保持し、前記第１データを第２信号（ｅ、ｆ）として出力する。スレーブフリップフロップ（３、４５）は、第１クロック信号（ａ）と一又は複数の第２クロック信号（ｃ）との論理和に応答して、第２信号（ｅ，ｆ）に対応した第２データを取り込む。スレーブフリップフロップ（３、４５）は、前記論理和に応答して、前記第２データを保持する。スレーブフリップフロップ（３、４５）は、前記第２データに対応した第３信号（ｇ）を出力する。本発明のデータラッチ回路のマスターフリップフロップ（２、４４）には、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和は出力されない。第１クロック信号（ａ）と第２クロック信号（ｃ）の論理和を生成するために、論理ゲートを使用する場合、その論理ゲートの出力の負荷が軽減される。
【００２０】
スレーブフリップフロップ（２）は、複数の出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）と、複数のインバータ（８、１０）と、複数の切替スイッチ（７、９）とを更に含むことがある。出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）は、前記第２データを電圧として保持する第１出力ノード（Ｎ６、Ｎ７）と、前記第２データの相補のデータを電圧として保持する第２出力ノード（Ｎ４，Ｎ５）とからなる。複数のインバータ（８、１０）は、第１出力ノード（Ｎ６、Ｎ７）と第２出力ノード（Ｎ４、Ｎ５）とを接続する。切替スイッチ（７、９）のうちの一の切替スイッチ（７）は、第１クロック信号（ａ）に応じて、第２信号（ｅ、ｆ）を出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）のいずれかに出力する。切替スイッチ（７、９）、のうちの他の切替スイッチ（９）は、第２クロック信号（ａ，ｃ）に応じて、第２信号（ｅ、ｆ）を前記出力ノードのいずれかに出力する。本発明のデータラッチ回路は、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和を生成する論理ゲートを使用することなく、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和に応答してデータをラッチする。
【００２１】
マスターフリップフロップ（３）は、前記第１データを示す第１ラッチノード（Ｎ１、Ｎ２）と、前記第１データの相補のデータを示す第２ラッチノード（Ｎ３）とを含む。切替スイッチ（７，９）のうち、一の切替スイッチ（９）は、第１クロック信号（ａ）又は第２クロック信号（ｃ）のいずれかに応じて、第１ラッチノード（Ｎ１、Ｎ２）を出力ノード（Ｎ４、Ｎ５、Ｎ６，Ｎ７）のうちのいずれかに接続することがある。このとき、切替スイッチ（７，９）のうち、他の一の切替スイッチ（９）は、第１クロック信号（ａ）又は第２クロック信号（ｃ）のいずれかに応じて、第２ラッチノード（Ｎ１、Ｎ２）を出力ノード（Ｎ４、Ｎ５、Ｎ６、Ｎ７）のうちのいずれかに接続する。第２信号を伝達する信号線の負荷が、第１ラッチノード（Ｎ１，Ｎ２）に接続される信号線と、第２ラッチノード（Ｎ３）に接続される信号線とに分散される。
【００２２】
また、スレーブフリップフロップ（４５）は、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和を演算する論理ゲート（４９）を含むことがある。スレーブフリップフロップ（４５）は、論理ゲート（４９）により生成された第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和の信号に応答してデータをラッチする。
【００２３】
第１クロック信号（ａ）と、第２クロック信号（ｃ）とは、同一の周波数を有し、互いに異なる位相を有することがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）のみで動作する場合よりも高速で動作する。
【００２４】
第２クロック信号（ｃ）の位相は、第１クロック信号（ａ）の位相を０とし、前記第２クロック信号の数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは１からｎの自然数）のいずれかである。第１クロック信号（ａ）及び第２クロック信号（ｃ）の周波数のｎ＋１倍の周波数でデータラッチ回路が動作する。
【００２５】
また、第３クロック信号（ｋ）を発生する内部クロック発生回路（３４）と、第１外部クロック信号（ｌ）が供給される第１端子（３６）と、第２外部クロック信号（ｍ）が供給される第２端子（３７）と、スイッチ（３５）とを更に含むことがある。このとき、スイッチ（３５）は、内部クロック発生回路（３４）と、第１端子（３６）とに接続される。スイッチ（３５）は、第３クロック信号（ｋ）又は第１外部クロック信号（ｌ）のいずれかを第１クロック信号（ａ）として出力する。第２端子（３７）は、第２外部クロック信号（ｍ）を第２クロック信号（ｃ）とする。
【００２６】
また、本発明のデータラッチ回路の動作方法は、第１クロック信号（ａ）に応じて、第１信号（ｄ）が指示する第１データをマスターフリップフロップ（２、４４）に取り込むことと、第１クロック信号（ａ）に応じて、前記第１データをマスターフリップフロップ（２）に保持することと、前記第１データを第２信号（ｅ、ｆ）として出力することと、第１クロック信号（ａ）と一又は複数の第２クロック信号（ｃ）との論理和に応答して、第２信号（ｅ，ｆ）に対応する第２データをスレーブフリップフロップ（３，４５）に取り込むことと、前記論理和に応じて、前記第２データを保持することと、前記第２データを示す第３信号（ｄ）をスレーブフリップフロップ（３，４５）から出力することとを具備する。本発明のデータラッチ回路の動作方法では、マスターフリップフロップ（２、４４）に、第１クロック信号（ａ）と第２クロック信号（ｃ）との論理和は出力されない。第１クロック信号（ａ）と第２クロック信号（ｃ）の論理和を生成するために論理ゲートを使用する場合、その論理ゲートの出力の負荷が軽減される。
【００２７】
また、第１クロック信号（ｃ）と前記第２クロック信号とは、同一の周波数を有し、互いに異なる位相を有することがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）のみで動作する場合よりも、データラッチ回路を高速で動作する。
【００２８】
また、第２クロック信号（ｃ）のそれぞれの位相は、第１クロック信号（ａ）の位相を０とし、第２クロック信号（ｃ）の数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは１からｎの自然数）のいずれかであることがある。第１クロック信号（ａ）、又は、第２クロック信号（ｃ）の周波数のｎ倍の周波数で、データラッチ回路を動作する。
【００２９】
【発明の実施の形態】
図面に一致対応して、本発明による第１の実施の形態の半導体回路は、インバータとフリップフロップとを備えている。そのインバータ３１の入力端子には、図１に示されているように、第１クロック信号線３２が接続される。第１クロック信号線３２には、クロック信号ａが供給される。クロック信号ａは、ＨＩ電位又はＬＯ電位のいずれかをとる信号である。ここで、ＨＩ電位とは電源電位であり、ＬＯ電位とは接地電位である。本明細書の以下の記載に現れる信号は、いずれもＨＩ電位又はＬＯ電位のいずれかをとる信号である。
【００３０】
インバータ３１は、クロック信号ａを反転し、ローカルクロック信号ｂを生成する。ここで、「信号を反転する」とは、信号がＨＩ電位であるときはＬＯ電位を出力し、信号がＬＯ電位であるときはＨＩ電位を出力することをいう。
【００３１】
ローカルクロック信号ｂは、フリップフロップ１に入力される。フリップフロップ１には、第２クロック信号線３３を介し、更にクロック信号ｃが入力される。
【００３２】
フリップフロップ１は、マスターフリップフロップ２と、スレーブフリップフロップ３と含む。マスターフリップフロップ２には、ローカルクロック信号ｂが入力される。ローカルクロック信号ｂは、クロック信号ａが反転された信号である。従って、マスターフリップフロップ２は、クロック信号ａに応じて動作することになる。マスターフリップフロップ２には、更に入力信号ｄが入力される。
【００３３】
マスターフリップフロップ２は、切替スイッチ４を含む。切替スイッチ４の入力には、入力端子Ｎ０とノードＮ１とが接続される。ノードＮ０は、入力信号ｄが入力されるノードである。ノードＮ１は、マスターフリップフロップ２が保持するデータの正論理のデータを保持するノードである。ノードＮ１の電位の生成の過程は後述される。
【００３４】
切替スイッチ４は、トランスファゲート４ａと、トランスファゲート４ｂとを含む。トランスファゲート４ａは、入力端子Ｎ０に接続される。トランスファゲート４ａは、ローカルクロック信号ｂがＨＩのとき、ＯＮ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続される。トランスファゲート４ａは、ローカルクロック信号ｂがＬＯのとき、ＯＦＦ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続されない。
【００３５】
トランスファゲート４ｂは、ノードＮ１に接続される。トランスファゲート４ｂは、ローカルクロック信号ｂがＨＩのとき、ＯＦＦ状態になる。このとき、ノードＮ１はノードＮ２に接続されない。トランスファゲート４ｂは、ローカルクロック信号ｂがＬＯのとき、ＯＮ状態になる。このとき、ノードＮ１はノードＮ２に接続される。
【００３６】
図２は、トランスファゲート４ａの回路図を示す。トランスファゲート４ａは、ｎチャネルトランジスタ２１と、ｐチャネルトランジスタ２２とを具備する。ｎチャネルトランジスタ２１のソースと、ｐチャネルトランジスタ２２のソースとは、ソース端子２３に接続される。ｎチャネルトランジスタ２１のドレインと、ｐチャネルトランジスタ２２のドレインとは、ドレイン端子２４に接続される。ｎチャネルトランジスタ２１のゲートは、ゲート端子２５に接続される。ｐチャネルトランジスタ２２のゲートは、インバータ２６を介してゲート端子２５に接続される。
【００３７】
ゲート端子２５にＨＩ電圧が印加されているとき、ソース端子２３とドレイン端子２３とは、電気的に導通する（ＯＮ）。ゲート電極２５にＬＯ電圧が印加されているとき、ソース端子２３とドレイン端子２３とは、電気的に遮断される（ＯＦＦ）。
【００３８】
本明細書において、図２に示されているトランスファゲートは、図３に示されている記号を用いて表現される。ここで、「ＴＧ」の文字を囲む長方形の２つの短辺に接続する線は、ソース端子又はドレイン端子を表す。ソース端子とドレイン端子は電気的に等価であるため区別されない。「ＴＧ」の文字を囲む長方形の一の長辺に接続する線は、ゲート端子を表す。
【００３９】
図４は、トランスファゲート４ｂの等価回路図を示している。トランスファゲート４ｂは、トランスファゲート４ａとほぼ同様の構成を有する。相違点は、ｐチャネルトランジスタ２７のゲートは、ゲート端子２８に直接に接続し、ｎチャネルトランジスタ２９のゲートは、インバータ３０を介してゲート端子２８に接続する点である。
【００４０】
ゲート端子２８にＨＩ電圧が印加されているとき、ソース端子３１とドレイン端子３２とは、電気的に遮断される（ＯＦＦ）。ゲート電極２８にＬＯ電圧が印加されているとき、ソース端子３１とドレイン端子３２とは、電気的に導通する（ＯＮ）。
【００４１】
本明細書において、図４に示されているトランスファゲートは、図５に示されている記号を用いて表現される。ここで、「ＴＧ」の文字を囲む長方形の両短辺に接続する線は、ソース端子又はドレイン端子を表す。ソース端子とドレイン端子は電気的に等価であるため区別されない。「ＴＧ」の文字を囲む長方形の一の長辺に接する小円に接続する線は、ゲート端子を表す。
【００４２】
トランスファゲート４ａと、トランスファゲート４ｂとは相補的に動作する。結果として、切替スイッチ４は、ローカルクロック信号ｂに応じて、入力端子Ｎ０又はノードＮ１のいずれかをノードＮ２に接続することになる。ローカルクロック信号ｃがＨＩの時、切替スイッチ４は入力端子Ｎ０をノードＮ２に接続する。ローカルクロック信号ｃがＬＯの時、切替スイッチ４は、ノードＮ１をノードＮ２に接続する。
【００４３】
図１に示されているように、切替スイッチ４の出力が接続されるノードＮ２は、インバータ５の入力に接続される。インバータ５は、ノードＮ２の電位を反転し、ノードＮ３に出力する。なお、本明細書において、ある素子が「電位を反転する」とは、その素子の入力の端子の電位がＨＩのときはＬＯの電位を発生し、その素子の入力の端子の電位がＬＯのときはＨＩの電位を発生することをいう。ノードＮ３は、マスターフリップフロップ２が保持するデータの負論理のデータを保持する。ノードＮ３の電位は、負論理ラッチ信号ｅとしてスレーブフリップフロップ３に出力される。
【００４４】
ノードＮ３は、インバータ６の入力に接続される。インバータ６は、ノードＮ３の電位を反転し、ノードＮ１に出力する。ノードＮ１の電位は、正論理ラッチ信号ｆとしてスレーブフリップフロップ３に出力される。
【００４５】
スレーブフリップフロップ３には、負論理ラッチ信号ｅと、正論理ラッチ信号ｆとが入力される。スレーブフリップフロップ３には、更に、ローカルクロック信号ｂと、クロック信号ｃとが入力される。スレーブフリップフロップ３は、ローカルクロック信号ｂと、クロック信号ｃとに応じて動作する。ここで、ローカルクロック信号ｂは、クロック信号ａが反転された信号である。従って、スレーブフリップフロップ３は、クロック信号ａと、クロック信号ｂの両者に応じて動作することになる。
【００４６】
スレーブフリップフロップ３は、切替スイッチ７を含む。切替スイッチ７の入力は、マスターフリップフロップ２に含まれるノードＮ３と、スレーブフリップフロップ３に含まれるノードＮ４とに接続される。ノードＮ３に接続されている入力からは、負論理ラッチ信号ｅが入力される。一方、ノードＮ４の電位の生成の過程は後述される。切替スイッチ７の出力はノードＮ５に接続される。
【００４７】
切替スイッチ７は、ローカルクロック信号ｂに応じ、ノードＮ５をノードＮ３又はノードＮ４のいずれかに接続する。ローカルクロック信号ｂがＨＩのとき、切替スイッチ７は、ノードＮ４とノードＮ５とを接続する。ここで、ノードＮ４は、スレーブフリップフロップ３の保持するデータの負論理のデータが保持されるノードである。このとき、ノードＮ５には、スレーブフリップフロップ３の保持するデータの負論理のデータが入力されることになる。ローカルクロック信号ｂがＬＯのとき、切替スイッチ７は、ノードＮ３とノードＮ５とを接続する。このとき、ノードＮ５には負論理ラッチ信号ｅが入力されることになる。
【００４８】
切替スイッチ７は、トランスファゲート７ａと、トランスファゲート７ｂとを具備する。トランスファゲート７ａは、ノードＮ４に接続される。トランスファゲート７ｂは、ノードＮ３に接続される。トランスファゲート７ａは、トランスファゲート４ａと同一の機能及び構造を有する。トランスファゲート７ｂは、トランスファゲート４ｂと同一の機能及び構造を有する。切替スイッチ７は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００４９】
ノードＮ５は、インバータ８の入力に接続される。インバータ８は、ノードＮ５の電位を反転し、ノードＮ６に出力する。ノードＮ６は、スレーブフリップフロップ３の保持するデータの正論理のデータが保持されるノードになる。ノードＮ６は、切替スイッチ９の入力のうちの一の入力に接続される。切替スイッチ９の他の入力は、マスターフリップフロップ２のノードＮ１に接続される。切替スイッチ９の出力は、ノードＮ７に接続される。
【００５０】
切替スイッチ９は、クロック信号ｃに応じ、ノードＮ７を、ノードＮ１又はノードＮ６のいずれかに接続する。クロック信号ｃは、クロック信号ａと同一の周期を有し、クロック信号ａからπだけずれた位相を有する。クロック信号ｃがＨＩのとき、切替スイッチ９は、ノードＮ１をノードＮ７に接続する。このとき、ノードＮ７には、正論理ラッチ信号ｆが入力されることになる。クロック信号ｃがＬＯのとき、切替スイッチ９は、ノードＮ６をノードＮ７に接続する。このとき、ノードＮ７には、スレーブフリップフロップ３の保持するデータの正論理のデータが入力されることになる。
【００５１】
切替スイッチ９は、トランスファゲート９ａと、トランスファゲート９ｂとを具備する。トランスファゲート９ａは、ノードＮ６に接続される。トランスファゲート９ｂは、ノードＮ１に接続される。トランスファゲート９ａは、トランスファゲート４ａと同一の機能及び構造を有する。トランスファゲート９ｂは、トランスファゲート４ｂと同一の機能及び構造を有する。切替スイッチ９は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００５２】
ノードＮ７は、インバータ１０の入力に接続される。インバータ１０は、ノードＮ７の電位を反転し、ノードＮ４に出力する。
【００５３】
ノードＮ４とノードＮ６との間は、ノードＮ４、切替スイッチ７、インバータ８、ノードＮ６の順に信号を伝達する経路により接続される。この経路により信号が伝達される間に、信号は反転される。更に、ノードＮ４とノードＮ６との間は、ノードＮ６、切替スイッチ９、インバータ１０、ノードＮ４の順に信号を伝達する経路により接続される。この経路により信号が伝達される間に、信号は反転される。
【００５４】
また、出力インバータ１１の入力は、ノードＮ５に接続される。出力インバータ１１は、ノードＮ５の電位を反転し、出力信号ｇとして出力する。ノードＮ５には、スレーブフリップフロップ３の保持するデータの負論理のデータが保持されている。結果として、スレーブフリップフロップ３の保持するデータが出力信号ｇとして出力されることになる。
【００５５】
本発明による第１の実施の形態の半導体回路の動作が、以下に説明される。
フリップフロップの動作が、図６に示されているタイミングチャートを参照しながら以下に述べられる。時刻ｔがｔ＜０であるとき、クロック信号ａ、クロック信号ｃとしてはいずれもＬＯの電位の信号が入力されているとする。このとき、ローカルクロック信号ｂはＨＩである。ローカルクロック信号ｂは、クロック信号ａが反転された信号だからである。
【００５６】
また、時刻ｔがｔ＜０であるとき、入力信号ｄはＬＯであるとする。このとき、ノードＮ２の電位はＬＯである。ノードＮ２には入力信号ｄが入力されているからである。また、ノードＮ３の電位はＨＩである。ノードＮ３には、ノードＮ２の電位を反転した電位が出力されるからである。ノードＮ１の電位はＬＯである。ノードＮ１には、ノードＮ３の電位を反転した電位が出力されるからである。
【００５７】
更に、スレーブフリップフロップ３にはＬＯのデータが保持されているとする。即ち、スレーブフリップフロップ３のノードＮ６、ノードＮ７にはＬＯの電位が保持され、ノードＮ４と、ノードＮ５にはＨＩの電位が保持されているとする。
【００５８】
時刻０≦ｔ＜ｔ１：
時刻０≦ｔ＜ｔ１の間、クロック信号ａ、第２ローカルクロック信号ｃの両者はＬＯである。ローカルクロック信号ｂはＨＩである。従って、ノードＮ２には、入力端子Ｎ０が接続される。ノードＮ２には入力信号ｄが入力される。
【００５９】
入力信号ｄの電位は時刻０でＨＩに遷移する。入力信号ｄは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。インバータ５とインバータ６により電位が反転される。従って、ノードＮ１とノードＮ４の電位は、入力信号ｄに従ってｔ＝０でＨＩに遷移する。正論理ラッチ信号ｆもＨＩに遷移することになる。ノードＮ３の電位は、ｔ＝０でＬＯに遷移する。ノードＮ３の電位は、ノードＮ２の電位を反転して生成されるからである。負論理ラッチ信号ｅもＬＯに遷移することになる。
【００６０】
一方、スレーブフリップフロップ３では、ノードＮ５はノードＮ４に接続される。ノードＮ７は、ノードＮ６に接続される。スレーブフリップフロップ３では、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に信号が伝達される閉ループが構成される。この閉ループにより、スレーブフリップフロップ３はｔ＝０で保持しているデータを保持しつづける。即ち、ノードＮ４とノードＮ５とはＨＩ、ノードＮ６とノードＮ７とはＬＯの電位を保持する。出力信号ｇは、ノードＮ５の電位を反転して生成される。即ち、出力信号ｇは、ＬＯを出力しつづける。
【００６１】
時刻ｔ１≦ｔ＜ｔ２：
時刻ｔ１において、クロック信号ａはＬＯからＨＩに遷移する。ローカルクロック信号ｂは、ＬＯになる。
【００６２】
マスターフリップフロップ３のノードＮ２は、入力信号ｄから遮断され、ノードＮ１に接続される。ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１、ノードＮ２の順に信号が伝達される閉ループが構成される。この閉ループにより、時刻ｔ１における入力信号ｄのデータが保持される。即ち、ノードＮ１とノードＮ２とは、ＨＩの電位を保持しつづける。また、ノードＮ３は、ＬＯの電位を保持しつづける。正論理ラッチ信号ｆはＨＩ、負論理ラッチ信号ｅは、ＬＯの状態を維持する。
【００６３】
一方、スレーブフリップフロップ３のノードＮ５は、マスターフリップフロップ２のノードＮ３に接続される。時刻ｔ１における負論理ラッチ信号ｅが、スレーブフリップフロップ３にとり込まれる。負論理ラッチ信号ｅは、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に伝達される。ノードＮ４とノードＮ５とは、ＬＯの電位に、ノードＮ６とノードＮ７とはＨＩの電位になる。
【００６４】
スレーブフリップフロップ３は、ノードＮ５の負論理のデータを出力信号ｇとして出力する。即ち、スレーブフリップフロップ３は出力信号ｇとしてＨＩを出力する。このようにして、フリップフロップ１は、ローカルクロック信号ｄが立ち上がるとき、入力信号ｄのデータをラッチし、ラッチしたデータを出力信号ｇとして出力する。
【００６５】
時刻ｔ２≦ｔ＜ｔ４：
クロック信号ａは時刻ｔ２でＬＯに戻る。クロック信号ａと、クロック信号ｃとはＬＯの電位である。ローカルクロック信号ｂはＨＩである。
【００６６】
マスターフリップフロップ２のノードＮ２は、入力端子Ｎ０に接続される。ノードＮ２には入力信号ｄが入力される。入力信号ｄは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。
【００６７】
入力信号ｄはｔ２＜ｔ３＜ｔ４なる時刻ｔ３においてＬＯに遷移する。ノードＮ１とノードＮ２とは、入力信号ｄに応じ、時刻ｔ３においてＬＯの電位に遷移する。ノードＮ３は、時刻ｔ３において、ＨＩの電位に遷移する。
【００６８】
一方、スレーブフリップフロップ３では、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６、ノードＮ７、インバータ１０、ノードＮ４の順に信号が伝達される閉ループが構成される。スレーブフリップフロップ３は、正論理ラッチ信号ｆと負論理ラッチ信号ｅとを取り込まない。この閉ループにより、スレーブフリップフロップ３はｔ＝ｔ２で保持しているデータを保持しつづける。即ち、入力信号ｄがｔ３においてＬＯに遷移した後も、ノードＮ４とノードＮ５とはＬＯの電位を、ノードＮ６とノードＮ７とは、ＨＩの電位を維持する。
【００６９】
時刻ｔ４≦ｔ＜ｔ５：
クロック信号ｃは時刻ｔ４においてＨＩに遷移する。クロック信号ａは、ＬＯの電位のままである。ローカルクロック信号ｂは、ＨＩの状態を維持する。入力信号ｅは、ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１の順に伝達される。入力信号ｅはＬＯの状態を維持するので、ノードＮ１とノードＮ２とはＬＯの電位を、ノードＮ３はＨＩの電位を維持する。正論理ラッチ信号ｆはＬＯ、負論理ラッチ信号ｅは、ＨＩの状態を維持する。
【００７０】
スレーブフリップフロップ３は、正論理ラッチ信号ｆを取り込む。正論理ラッチ信号ｆは、ノードＮ７、インバータ１０、ノードＮ４、ノードＮ５、インバータ８、ノードＮ６の順に伝達される。ノードＮ６とノードＮ７とは、正論理ラッチ信号ｆに応じてＬＯの電位に遷移する。ノードＮ４とノードＮ５は、ＨＩに遷移する。出力信号ｇは、ＬＯに遷移する。結果として、フリップフロップ１は、テスト用ローカルクロック信号ｆに応じて、入力信号ｄをラッチし、出力信号ｇとして出力することになる。
【００７１】
なお、時刻ｔ４＜ｔ＜ｔ５においては、入力信号ｄの状態が遷移すると、スレーブフリップフロップ３がとり込むデータも遷移する。入力信号ｄは、正論理ラッチ信号ｆを介してスレーブフリップフロップ３に出力され続けるからである。フリップフロップ１が正常に動作するには、クロック信号ｃがＨＩのときに、入力信号ｄが遷移しないという条件が必要である。
【００７２】
時刻ｔ５≦ｔ＜ｔ８：
時刻ｔ５において、クロック信号ｃはＬＯに戻る。続いて、ｔ５＜ｔ６＜ｔ８なる時刻ｔ６においてクロック信号ａがＨＩに遷移する。時刻ｔ６＜ｔ＜ｔ８の間は、クロック信号ａはＨＩを維持する。
【００７３】
マスターフリップフロップ３のノードＮ２は、入力信号ｄから遮断され、ノードＮ１に接続される。ノードＮ２、インバータ５、ノードＮ３、インバータ６、ノードＮ１、ノードＮ２の順に信号が伝達される閉ループが構成される。この閉ループにより、時刻ｔ６における入力信号ｄのデータが保持される。即ち、ノードＮ１とノードＮ２とは、ＬＯの電位を保持しつづける。また、ノードＮ３は、ＨＩの電位を保持しつづける。正論理ラッチ信号ｆはＬＯ、負論理ラッチ信号ｅは、ＨＩの状態を維持する。
【００７４】
ｔ６＜ｔ７＜ｔ８なる時刻ｔ７において、入力信号ｄがＨＩに遷移する。しかし、マスターフリップフロップ２は、時刻ｔ６＜ｔ＜ｔ８の間、入力信号ｄを取り込まない。ｔ６＜ｔ７＜ｔ８なる時刻ｔ７において、入力信号ｄがＨＩに遷移しても、正論理ラッチ信号ｆと負論理ラッチ信号ｅとは遷移しない。
【００７５】
一方、スレーブフリップフロップ３は、ローカルクロック信号ｄがＨＩである間、負論理ラッチ信号ｅを取り込む。時刻ｔ６＜ｔ＜ｔ８の間、負論理ラッチ信号ｅは、ＨＩである。この時、ノードＮ４とノードＮ５との電位はＨＩである。ノードＮ６とノードＮ７の電位は、ＬＯである。出力信号ｇは、ＬＯの状態を維持する。結果として、フリップフロップ１は、クロック信号ａがＨＩに遷移した時刻ｔ６における入力信号ｄのデータをラッチし、出力信号ｇとして出力することになる。
【００７６】
フリップフロップ１は、クロック信号ａがＨＩの間に入力信号ｄが遷移してもクロック信号ａがＨＩに遷移した時のデータをラッチし、出力信号ｇとして出力する。
【００７７】
このように、本発明による第１の実施の形態のデータラッチ回路は、クロック信号ａ又はクロック信号ｃのいずれかがＨＩに遷移したとき、入力信号ｄのデータをラッチして保持する。ＮＯＲゲートを使用することなく、クロック信号ａ又はクロック信号ｃの論理和をとった信号に応じて、入力信号ｄのデータをラッチする。
【００７８】
第１の実施の形態のデータラッチ回路は、入力端子の容量が大きいＮＯＲゲートを使用しない。クロック信号を伝達する信号線には、インバータ又はトランスファゲートが接続される。インバータの入力のゲート容量は、ＮＯＲゲートの入力のゲート容量の６０％である。また、トランスファゲートの入力のゲート容量も、ＮＯＲゲートの入力の容量より小さい。第１の実施の形態のデータラッチ回路は、クロック信号を伝達する信号線に接続される容量を、従来のデータラッチ回路のそれよりも小さくすることができる。クロック信号を伝達する信号線に接続される容量を低減することにより、高速な動作が可能になる。
【００７９】
なお、図７に示されているように、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が直列に存在する構造も可能である。このとき、切替スイッチ９の入力には、正論理ラッチ信号ｆの代わりに、負論理ラッチ信号ｅが入力される。
【００８０】
更に、図８に示されているように、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が並列に存在する構造も可能である。インバータ８とノードＮ４との間に、切替スイッチ７と切替スイッチ９と存在する場合には、切替スイッチ７と切替スイッチ９とには、正論理ラッチ信号ｆの代わりに負論理ラッチ信号ｅが入力される。インバータ８とノードＮ６との間に、切替スイッチ７と切替スイッチ９と存在する場合には、切替スイッチ７と切替スイッチ９とには、正論理ラッチ信号ｆが入力される。
【００８１】
加えて、ノードＮ６からノードＮ４に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が存在する構造も可能である。このとき、切替スイッチ７の入力には、負論理ラッチ信号ｅの代わりに、正論理ラッチ信号ｆが入力される。
【００８２】
ただし、図１に示されているデータラッチ回路は、図７及び図８に示されているデータラッチ回路よりも高速動作の点で有利である。図１に示されている半導体回路は、負論理ラッチ信号ｅと正論理ラッチ信号ｆとの両方がスレーブフリップフロップ３に取り込まれる構成を有する。負論理ラッチ信号ｅと正論理ラッチ信号ｆとに負荷が分散される。負荷が分散されることにより、負論理ラッチ信号ｅと正論理ラッチ信号ｆの一方の負荷のみが大きくならないため、高速動作に有利である。
【００８３】
また、第１の実施の形態のデータラッチ回路において、スレーブフリップフロップ３に、更に他のクロック信号が入力される構成も可能である。このとき、スレーブフリップフロップ３に入力されるクロック信号の数と同数だけ他の切替スイッチが設けられる。他の切替スイッチは、インバータ１０の出力端子と、インバータ８の入力端子の間にある場合には、負論理ラッチ信号ｅが入力される。他の切替スイッチは、インバータ８の出力端子と、インバータ１０の入力端子の間にある場合には、正論理ラッチ信号ｆが入力される。
【００８４】
スレーブフリップフロップ３に、更に他のクロック信号が入力される場合、クロック信号ａとクロック信号ｃと、他のクロック信号とは、同一の周波数を有し、かつ、位相が異なる。クロック信号ｃ及び他のクロック信号の位相は、クロック信号ａの位相を０とし、クロック信号ｃと他のクロック信号の合計数をｎ（ｎは自然数）としたときに、２πｉ／（ｎ＋１）（ｉは０からｍの自然数）のいずれかであることが望ましい。この場合、クロック信号ａの周波数のｎ倍の周波数のクロック信号が入力されたのと同等の動作速度で、フリップフロップ１が動作する。
【００８５】
続いて、図９を参照しながら第２の実施の形態のデータラッチ回路が説明される。第２の実施の形態のデータラッチ回路は、バッファとフリップフロップとが備えられている。そのバッファ４１には、第１クロック信号線４２を介してクロック信号ａが入力される。バッファ４１はインバータを直列に接続して形成されている。クロック信号ａは、第１クロック信号線４２を伝搬するにつれて、波形がなまる。バッファ４１は、クロック信号ａの波形を再生する。バッファ４１は、クロック信号ａと実質的に同一の信号を、第１ローカルクロック信号ｈとして出力する。
【００８６】
第１ローカルクロック信号ｈは、フリップフロップ４３に入力される。フリップフロップ４３は、マスターフリップフロップ４４と、スレーブフリップフロップ４５とを含む。マスターフリップフロップ４４は、第１ローカルクロック信号ｈに応答して入力信号ｄをラッチし、ラッチしたデータを保持する。マスターフリップフロップ４４は、保持しているデータの負論理のデータを、負論理ラッチ信号ｅとして出力する。
【００８７】
スレーブフリップフロップ４５には、第１ローカルクロック信号ｈと、第２クロック信号ｃとが入力される。スレーブフリップフロップ４５は、第１ローカルクロック信号ｈと、第２クロック信号ｃとの論理和に応答して負論理ラッチ信号ｅをラッチする。スレーブフリップフロップ４５は、ラッチしたデータを保持する。スレーブフリップフロップ４５は、保持しているデータを出力信号ｇとして出力する。
【００８８】
マスターフリップフロップ４４は、切替スイッチ４６を含む。切替スイッチ４６の入力には、入力端子Ｎ０とノードＮ１とが接続される。ノードＮ０は、入力信号ｄが入力されるノードである。ノードＮ１は、マスターフリップフロップ４４が保持するデータの正論理のデータを保持するノードである。ノードＮ１の電位の生成の過程は後述される。
【００８９】
切替スイッチ４６は、トランスファゲート４６ａと、トランスファゲート４６ｂとを含む。トランスファゲート４６ａは、入力端子Ｎ０が接続される。トランスファゲート４６ａは、第１ローカルクロック信号ｈがＬＯのとき、ＯＮ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続される。トランスファゲート４６ａは、第１ローカルクロック信号ｈがＨＩのとき、ＯＦＦ状態になる。このとき、入力端子Ｎ０はノードＮ２に接続されない。トランスファゲート４６ａは、トランスファゲート４ｂと同様の構造を有する。
【００９０】
トランスファゲート４６ｂは、ノードＮ１に接続される。トランスファゲート４６ｂは、第１ローカルクロック信号ｈがＬＯのとき、ＯＦＦ状態になる。このとき、ノードＮ１はノードＮ２に接続されない。トランスファゲート４ｂは、ローカルクロック信号ｂがＨＩのとき、ＯＮ状態になる。このとき、ノードＮ１はノードＮ２に接続される。トランスファゲート４６ｂは、トランスファゲート４ａと同様の構造を有する。
【００９１】
ノードＮ２は、インバータ４７の入力に接続される。インバータ４７は、ノードＮ２の電位を反転し、ノードＮ３に出力する。ノードＮ３は、マスターフリップフロップ４４が保持するデータの負論理のデータを保持する。ノードＮ３の電位は、負論理ラッチ信号ｅとしてスレーブフリップフロップ４５に出力される。ノードＮ３は、インバータ４８の入力に接続される。インバータ４８は、ノードＮ３の電位を反転し、ノードＮ１に出力する。
【００９２】
スレーブフリップフロップ４５は、ＮＯＲゲート４９を含む。ＮＯＲゲート４９は、第１ローカルクロック信号ｈと、第２クロック信号ｃとのＮＯＲをとり、第２ローカルクロック信号ｊとして出力する。
【００９３】
スレーブフリップフロップ４５は、更に、切替スイッチ５０を含む。切替スイッチ５０の入力は、マスターフリップフロップ４４に含まれるノードＮ３と、スレーブフリップフロップ４５に含まれるノードＮ４とに接続される。ノードＮ３に接続されている入力からは、負論理ラッチ信号ｅが入力される。一方、ノードＮ４の電位の生成の過程は後述される。切替スイッチ４８の出力はノードＮ５に接続される。
【００９４】
切替スイッチ５０は、第２ローカルクロック信号ｊに応じ、ノードＮ５をノードＮ３又はノードＮ４のいずれかに接続する。第２ローカルクロック信号ｊがＨＩのとき、切替スイッチ５０は、ノードＮ４とノードＮ５とを接続する。ここで、ノードＮ４は、スレーブフリップフロップ４５の保持するデータの負論理のデータが保持されるノードである。このとき、ノードＮ５には、スレーブフリップフロップ４５の保持するデータの負論理のデータが入力されることになる。第２ローカルクロック信号ｊがＬＯのとき、切替スイッチ５０は、ノードＮ３とノードＮ５とを接続する。このとき、ノードＮ５には負論理ラッチ信号ｅが入力されることになる。
【００９５】
切替スイッチ５０は、トランスファゲート５０ａと、トランスファゲート５０ｂとを具備する。トランスファゲート５０ａは、ノードＮ４に接続される。トランスファゲート５０ｂは、ノードＮ３に接続される。トランスファゲート５０ａは、トランスファゲート４ｂと同一の機能及び構造を有する。トランスファゲート５０ｂは、トランスファゲート４ａと同一の機能及び構造を有する。切替スイッチ５０は、切替スイッチ４と同様の構造を有し、また、同様の機能を有する。
【００９６】
ノードＮ５は、インバータ５１の入力に接続される。インバータ５１は、ノードＮ５の電位を反転し、ノードＮ６に出力する。ノードＮ６は、スレーブフリップフロップ４５の保持するデータの正論理のデータが保持されるノードになる。
【００９７】
ノードＮ６は、インバータ５２の入力に接続される。インバータ５２は、ノードＮ６の電位を反転し、ノードＮ４に出力する。
【００９８】
また、出力インバータ５３の入力は、ノードＮ５に接続される。出力インバータ５３は、ノードＮ５の電位を反転し、出力信号ｇとして出力する。ノードＮ５には、スレーブフリップフロップ４５の保持するデータの負論理のデータが保持されている。結果として、スレーブフリップフロップ４５の保持するデータが出力信号ｇとして出力されることになる。
【００９９】
第２の実施の形態のデータラッチ回路の動作は、第１の実施の形態のデータラッチ回路とほぼ同等である。第２の実施の形態のデータラッチ回路に、図６に示されている波形を有する第１クロック信号ａと、第２クロック信号ｃと、入力信号ｄとを入力する場合、出力信号ｇの波形は、第１の実施の形態のデータラッチ回路と同じである。
【０１００】
第２の実施の形態のデータラッチ回路においては、ＮＯＲゲート４９が駆動する素子は切替スイッチ５０のみである。従って、従来のデータラッチ回路と比較して、使用されるＮＯＲゲートの最大ドライブ能力が低くすることが可能である。従って、第２の実施の形態のデータラッチ回路は、高速動作の点で有利である。
【０１０１】
続いて、第３の実施の形態のデータラッチ回路が説明される。図１０に示されているように、第３の実施の形態のデータラッチ回路は、第１の実施の形態のデータラッチ回路に、いくつかの回路素子が追加された構成を有する。
【０１０２】
第３の実施の形態のデータラッチ回路は、内部クロック発生回路と第１端子と第２端子とを備えている。その内部クロック発生回路３４は、図１０に示されているように、内部クロック信号ｋをスイッチ３５に出力する。第１端子３６には、第１外部クロック信号ｌが入力される。第１端子３７はスイッチ３５に接続される。スイッチ３５は、内部クロック信号ｋ又は第１外部クロック信号ｌのいずれかをクロック信号ａとして出力する。クロック信号ａは、第１クロック信号線３２を介してインバータ３１に入力される。インバータ３１は、クロック信号ａをフリップフロップ１に出力する。
【０１０３】
第２端子３８には、第２外部クロック信号ｍが入力される。第２外部クロック信号ｍは、クロック信号ｃとなる。クロック信号ｃは、第２クロック信号線３３を介してフリップフロップ１に入力される。フリップフロップ１は、マスターフリップフロップ２とスレーブフリップフロップ３とを有する。フリップフロップ１は、第１の実施の形態のデータラッチ回路のそれらと同じ構成を有し、同じ動作を行う。
【０１０４】
第３の実施の形態のデータラッチ回路の動作が以下に説明される。第３の実施の形態のデータラッチ回路は、テストモードと、通常の動作モードとの２つのモードを切り替える。テストモードとは、テスタにより試験される場合の動作モードである。通常の動作モードとは、第３の実施の形態のデータラッチ回路を含む半導体装置が、独立で動作する場合の動作モードである。
【０１０５】
まず、テストモードの際の動作が説明される。このとき、スイッチ３５は、第１クロック信号線３２を第１端子３６に接続するように設定される。テスタから、第１外部クロック信号ｌが第１端子３６に入力される。テスタから、第２外部クロック信号ｍが第２端子３７に入力される。第１外部クロック信号ｌと第２外部クロック信号ｍとは、同一の周波数を有し、位相がπだけ異なる。スイッチ３５は、第１クロック信号線３２を第１端子３６に接続する。クロック信号ａは、第１外部クロック信号ｌとなる。クロック信号ｃは、第２外部クロック信号ｍとなる。
【０１０６】
クロック信号ａは、インバータ３１により反転され、ローカルクロック信号ｂとしてフリップフロップ１に入力される。更に、クロック信号ｃがフリップフロップ１に入力される。フリップフロップ１は、クロック信号ａとクロック信号ｃの論理和に応じてラッチ動作を行う。第１外部クロック信号ｌと第２外部クロック信号ｍとは、同一の周波数を有し、位相がπだけ異なるので、フリップフロップ１は、第１外部クロック信号ｌ又は第２外部クロック信号ｍの２倍の周波数で動作することになる。
【０１０７】
次に、通常の動作モードの際の動作が説明される。このとき、スイッチ３５は、第１クロック信号線３２を内部クロック発生回路３４に接続する。クロック信号ａは、内部クロック信号ｋとなる。一方、第２クロック信号線３３はＬＯ電位に保たれる。クロック信号ｃは、ＬＯ電位で固定される。フリップフロップ１は、クロック信号ａとクロック信号ｃの論理和に応じてラッチ動作を行う。結果的に、フリップフロップ１は、内部クロック信号ｋの周波数で動作することになる。
【０１０８】
第３の実施の形態のデータラッチ回路は、第１の実施の形態のデータラッチ回路と同様に、第１クロック信号線３２の容量を低減できる。そのため、第３の実施の形態のデータラッチ回路は、通常の動作モードで動作する際、高速動作が可能である。加えて、テストモードを用いることにより、テスタから供給されるクロック信号の周波数が低い場合にも、高い周波数が供給されたと同様な高速動作を行うこともできる。このように、第３の実施の形態のデータラッチ回路は、テストモードを備えつつ、通常の動作モードでは、高速動作が可能になる。
【０１０９】
また、第１の実施の形態と同じく、スレーブフリップフロップ４５に、更に他の外部クロック信号が入力される構成も可能である。スレーブフリップフロップ４５に、更に他の外部クロック信号が入力される場合、第１外部クロック信号ｌと第２外部クロック信号ｍと、他の外部クロック信号とは、同一の周波数を有し、かつ、位相が異なる。第２クロック信号ｍ及び他の外部クロック信号の位相は、第２外部クロック信号ｍと他の外部クロック信号の合計数をｎ（ｎは自然数）としたときに、第１外部クロック信号ｌの位相を０として、２πｉ／（ｎ＋１）（ｉは０からｍの自然数）のいずれかであることが望ましい。この場合、クロック信号ａの周波数のｎ倍の周波数のクロック信号が入力されたのと同等の動作速度で、フリップフロップ１が動作する。
【０１１０】
本発明のデータラッチ回路は、クロック信号を供給する信号線の容量をより小さくしながら、複数のクロック信号に応じてデータをラッチする半導体回路を提供できる。
【０１１１】
本実施の形態のデータラッチ回路は、通常の動作モードとテストモードとを切り換えて動作するデータラッチ回路として使用することが特に有効である。本発明のデータラッチ回路は、信号線の容量を小さくすることができる。そのため、本発明のデータラッチ回路は、通常の動作モードで動作する場合に高い周波数（例えば２００ＭＨｚ）のクロック信号を供給しても、クロック信号の遅延時間を短縮し、あるいは、クロック信号の立ち上がり波形を急峻にすることができる。その結果、データラッチ回路が誤動作することを防止できる。このように、本発明のデータラッチ回路は、ｎ逓倍回路を内蔵しても、通常の動作モード時の動作に悪影響を与えることなく、テストモード時にｎ倍速のテストを行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態のデータラッチ回路の構成を示す図である。
【図２】トランスファゲートの回路の構成を示す図である。
【図３】トランスファゲートの表示記号を説明する図である。
【図４】トランスファゲートの回路の構成を示す図である。
【図５】トランスファゲートの表示記号を説明する図である。
【図６】第１の実施の形態のデータラッチ回路の動作を説明する図である。
【図７】第１の実施の形態のデータラッチ回路において、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が直列に存在する場合の回路の構成を示す図である。
【図８】第１の実施の形態のデータラッチ回路において、ノードＮ４からノードＮ６に信号を伝達する経路の上に、切替スイッチ７と、切替スイッチ９の両方が並列に存在する場合の回路の構成を示す図である。
【図９】第２の実施の形態のデータラッチ回路の構成を示す図である。
【図１０】第３の実施の形態のデータラッチ回路の構成を示す図である。
【図１１】従来のデータラッチ回路の構成を示す図である。
【符号の説明】
１：フリップフロップ
２：マスターフリップフロップ
３：スレーブフリップフロップ
４：切替スイッチ
５：インバータ
６：インバータ
７：切替スイッチ
８：インバータ
９：切替スイッチ
１０：インバータ
３４：内部クロック発生回路
３５：スイッチ
３６：第１端子
３７：第２端子
４３：フリップフロップ
４４：マスターフリップフロップ
４５：スレーブフリップフロップ
４９：ＮＯＲゲート
Claims (9)
- マスターフリップフロップと、
スレーブフリップフロップと、
第１クロック信号を受け、前記第１クロック信号を反転したローカルクロック信号を出力する第１インバータ
とを具備し、
前記マスターフリップフロップは、
第２インバータと、
入力が前記第２インバータの出力に接続された第３インバータと、
前記ローカルクロック信号に応答して、入力信号が入力される入力端子と、前記第３インバータの出力との一方を前記第２インバータの入力に接続する第１切替スイッチ
を含み、
前記スレーブフリップフロップは、
第４インバータと、
入力が前記第４インバータの出力に接続された第５インバータと、
前記ローカルクロック信号に応答して、前記第５インバータの出力と、前記第２インバータの出力との一方を、前記第４インバータの入力に接続する第２切替スイッチと、
前記第１クロック信号と同一の周波数を有し、異なる位相を有する第２クロック信号に応答して、前記第４インバータの出力と、前記第３インバータの出力との一方を、前記第５インバータの入力に接続する第３切替スイッチ
とを含む
データラッチ回路。 - マスターフリップフロップと、
スレーブフリップフロップと、
第１クロック信号を受け、前記第１クロック信号を反転したローカルクロック信号を出力する第１インバータ
とを具備し、
前記マスターフリップフロップは、
第２インバータと、
入力が前記第２インバータの出力に接続された第３インバータと、
前記ローカルクロック信号に応答して、入力信号が入力された入力端子と、前記第３インバータの出力との一方を前記第２インバータの入力に接続する第１切替スイッチ
を含み、
前記スレーブフリップフロップは、
第４インバータと、
入力が前記第４インバータの出力に接続された第５インバータと、
前記ローカルクロック信号に応答して、前記第５インバータの出力と、前記第２インバータの出力との一方を、前記第４インバータの入力に接続する第２切替スイッチと、
前記第１クロック信号と同一の周波数を有し、異なる位相を有する第２クロック信号に応答して、前記第５インバータの出力と、前記第２インバータの出力との一方を、前記第４インバータの入力に接続する第３切替スイッチ
とを含む
データラッチ回路。 - 請求項１又は請求項２において、
前記第１切替スイッチは、前記ローカルクロック信号が第１電位を有するとき、前記入力端子を前記第２インバータの入力に接続し、且つ、前記ローカルクロック信号が前記第１電位と相補の第２電位を有するとき、前記第３インバータの出力を前記第２インバータの入力に接続し、
前記第２切替スイッチは、前記ローカルクロック信号が前記第１電位を有するとき、前記第５インバータの出力を前記第４インバータの入力に接続し、前記ローカルクロック信 号が前記第２電位を有するとき、前記第２インバータの出力を前記第４インバータの入力に接続する
データラッチ回路。 - マスターフリップフロップと、
スレーブフリップフロップと、
第１クロック信号を受け、前記第１クロック信号を反転したローカルクロック信号を出力する第１インバータ
とを具備し、
前記マスターフリップフロップは、
第２インバータと、
入力が前記第２インバータの出力に接続された第３インバータと、
前記ローカルクロック信号に応答して、入力信号が入力された入力端子と、前記第３インバータの出力との一方を前記第２インバータの入力に接続する第１切替スイッチ
とを含み、
前記スレーブフリップフロップは、
第４インバータと、
入力が前記第４インバータの出力に接続された第５インバータと、
前記ローカルクロック信号に応答して動作する第２切替スイッチと、
前記第１クロック信号と同一の周波数を有し、且つ異なる位相を有する第２クロック信号に応答して動作する第３切替スイッチ
とを含み、
前記第２切替スイッチと前記第３切替スイッチとは、前記第５インバータの出力と前記第４インバータの出力との間に直列に接続され、且つ、前記ローカルクロック信号と前記第２クロック信号とに応答して、下記（ａ）乃至（ｃ）：
（ａ）前記第５インバータの出力を、所定のノードを介して前記第４インバータの入力に接続して、前記第４インバータと前記第５インバータとを含む閉回路を構成する、
（ｂ）前記第２インバータの出力を前記第４インバータの入力に接続する、
（ｃ）前記第２インバータの出力を前記ノードに接続する
のいずれかの動作を行う
データラッチ回路。 - 請求項４において、
前記第１切替スイッチは、前記ローカルクロック信号が第１電位を有するとき、前記入力端子を前記第２インバータの入力に接続し、且つ、前記ローカルクロック信号が第２電位を有するとき、前記第３インバータの出力を前記第２インバータの入力に接続し、
前記第２切替スイッチは、前記ローカルクロック信号が前記第１電位を有するとき、前記ノードの出力を前記第４インバータの入力に接続し、前記ローカルクロック信号が前記第２電位を有するとき、前記第２インバータの出力を前記第４インバータの入力に接続し、
前記第３切替スイッチは、前記第２クロック信号に応答して、前記第２インバータの出力と前記第５インバータの出力とのうちの一方を前記ノードに接続する
データラッチ回路。 - マスターフリップフロップと、
スレーブフリップフロップと、
第１クロック信号を受け、前記第１クロック信号を反転したローカルクロック信号を出力する第１インバータ
とを具備し、
前記マスターフリップフロップは、
第２インバータと、
入力が前記第２インバータの出力に接続された第３インバータと、
前記ローカルクロック信号に応答して、入力信号が入力された入力端子と、前記第２イ ンバータの出力との一方を前記第１インバータの入力に接続する第１切替スイッチ
とを含み、
前記スレーブフリップフロップは、
第４インバータと、
出力が前記第４インバータの入力に接続された第５インバータと、
前記ローカルクロック信号に応答して動作する第２切替スイッチと、
前記第１クロック信号と同一の周波数を有し、且つ、異なる位相を有する第２クロック信号に応答して動作する第３切替スイッチ
とを含み、
前記第２切替スイッチと前記第３切替スイッチとは、前記第４インバータの出力と前記第５インバータの入力との間に直列に接続され、且つ、前記ローカルクロック信号と前記第２クロック信号とに応答して、下記（ａ）乃至（ｃ）：
（ａ）前記第４インバータの出力を、所定のノードを介して前記第５インバータの入力に接続し、前記第４インバータと第５インバータとを含む閉回路を構成する、
（ｂ）前記第３インバータの出力を前記第５インバータの入力に接続する、
（ｃ）前記第３インバータの出力を前記ノードに接続する
のいずれかの動作を行う
データラッチ回路。 - 請求項１から請求項６までのいずれか一の請求項において、
第３クロック信号を発生する内部クロック発生回路と、
第１外部クロック信号が供給される第１端子と、
第２外部クロック信号が供給される第２端子と、
スイッチ
とを更に含み、
前記スイッチは、前記内部クロック発生回路と前記第１端子とに接続され、前記第３クロック信号又は前記第１外部クロック信号のいずれかを前記第１クロック信号として供給し、
前記第２端子は、第２外部クロック信号を前記第２クロック信号として供給する
データラッチ回路。 - 第１インバータと、前記第１インバータの出力が入力に接続された第２インバータとを含むマスターフリップフロップと、
第３インバータと第４インバータとを含むスレーブフリップフロップ
とを含むデータラッチ回路の動作方法であって、
第１クロック信号を反転することによってローカルクロック信号を生成し、生成されたローカルクロック信号を前記マスターフリップフロップと前記スレーブフリップフロップとに出力することと、
前記マスターフリップフロップが、前記ローカルクロック信号に応答して、入力信号が入力された入力端子と前記第２インバータの出力との一方を、前記第１インバータの入力に接続することと、
前記スレーブフリップフロップが、前記ローカルクロック信号に応答して、前記第１インバータの出力と前記第４インバータの出力とのうちの一方を、前記第３インバータの入力に接続することと、
前記スレーブフリップフロップが、第１クロック信号と同一の周波数を有し、且つ、異なる位相を有する第２クロック信号に応答して、前記第２インバータの出力と前記第３インバータの出力との一方を前記第４インバータの入力に接続すること
とを具備する
データラッチ回路の動作方法。 - 請求項８において、
前記マスターフリップフロップは、前記ローカルクロック信号が第１電位を有するとき、前記入力端子を前記第２インバータの入力に接続し、且つ、前記ローカルクロック信号 が前記第１電位と相補の第２電位を有するとき、前記第２インバータの出力を前記第１インバータの入力に接続し、
前記スレーブフリップフロップは、前記ローカルクロック信号が前記第１電位を有するとき、前記第４インバータの出力を前記第３インバータの入力に接続し、前記ローカルクロック信号が前記第２電位を有するとき、前記第２インバータの出力を前記第４インバータの入力に接続する
データラッチ回路の動作方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36567599A JP3572329B2 (ja) | 1999-12-22 | 1999-12-22 | データラッチ回路及びデータラッチ回路の動作方法。 |
| TW089126720A TW504901B (en) | 1999-12-22 | 2000-12-14 | Data latch circuit and driving method thereof |
| US09/738,454 US6661270B2 (en) | 1999-12-22 | 2000-12-15 | Data latch circuit and driving method thereof |
| DE10063307A DE10063307B4 (de) | 1999-12-22 | 2000-12-19 | Auffangschaltung für Daten und deren Ansteuerungsverfahren |
| KR10-2000-0078510A KR100394841B1 (ko) | 1999-12-22 | 2000-12-19 | 데이터 래치 회로와 그 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36567599A JP3572329B2 (ja) | 1999-12-22 | 1999-12-22 | データラッチ回路及びデータラッチ回路の動作方法。 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001185995A JP2001185995A (ja) | 2001-07-06 |
| JP3572329B2 true JP3572329B2 (ja) | 2004-09-29 |
Family
ID=18484839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36567599A Expired - Fee Related JP3572329B2 (ja) | 1999-12-22 | 1999-12-22 | データラッチ回路及びデータラッチ回路の動作方法。 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6661270B2 (ja) |
| JP (1) | JP3572329B2 (ja) |
| KR (1) | KR100394841B1 (ja) |
| DE (1) | DE10063307B4 (ja) |
| TW (1) | TW504901B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933782B1 (en) | 2002-01-09 | 2005-08-23 | Xilinx, Inc. | Degenerative inductor-based gain equalization |
| US6611218B1 (en) * | 2002-01-09 | 2003-08-26 | Xilinx, Inc. | Transmitter with multiphase data combiner for parallel to serial data conversion |
| US7294877B2 (en) | 2003-03-28 | 2007-11-13 | Nantero, Inc. | Nanotube-on-gate FET structures and applications |
| EP1631812A4 (en) | 2003-05-14 | 2010-12-01 | Nantero Inc | SENSOR PLATFORM HAVING A HORIZONTAL NANOPHONE ELEMENT |
| US6864733B2 (en) * | 2003-05-29 | 2005-03-08 | Intel Corporation | Data-enabled static flip-flop circuit with no extra forward-path delay penalty |
| EP1634296A4 (en) | 2003-06-09 | 2007-02-14 | Nantero Inc | NON-VOLATILE ELECTROMECHANICAL FIELD EFFECT BLOCKS AND CIRCUITS THEREFOR AND METHOD FOR THEIR PRODUCTION |
| US7274064B2 (en) | 2003-06-09 | 2007-09-25 | Nanatero, Inc. | Non-volatile electromechanical field effect devices and circuits using same and methods of forming same |
| US7289357B2 (en) | 2003-08-13 | 2007-10-30 | Nantero, Inc. | Isolation structure for deflectable nanotube elements |
| CA2535634A1 (en) | 2003-08-13 | 2005-05-26 | Nantero, Inc | Nanotube-based switching elements with multiple controls and circuits made from same |
| US7528437B2 (en) * | 2004-02-11 | 2009-05-05 | Nantero, Inc. | EEPROMS using carbon nanotubes for cell storage |
| US7164744B2 (en) | 2004-06-18 | 2007-01-16 | Nantero, Inc. | Nanotube-based logic driver circuits |
| US7652342B2 (en) | 2004-06-18 | 2010-01-26 | Nantero, Inc. | Nanotube-based transfer devices and related circuits |
| US7161403B2 (en) | 2004-06-18 | 2007-01-09 | Nantero, Inc. | Storage elements using nanotube switching elements |
| US7288970B2 (en) | 2004-06-18 | 2007-10-30 | Nantero, Inc. | Integrated nanotube and field effect switching device |
| US8471238B2 (en) | 2004-09-16 | 2013-06-25 | Nantero Inc. | Light emitters using nanotubes and methods of making same |
| US7598544B2 (en) * | 2005-01-14 | 2009-10-06 | Nanotero, Inc. | Hybrid carbon nanotude FET(CNFET)-FET static RAM (SRAM) and method of making same |
| US8362525B2 (en) | 2005-01-14 | 2013-01-29 | Nantero Inc. | Field effect device having a channel of nanofabric and methods of making same |
| US7479654B2 (en) | 2005-05-09 | 2009-01-20 | Nantero, Inc. | Memory arrays using nanotube articles with reprogrammable resistance |
| TWI324773B (en) | 2005-05-09 | 2010-05-11 | Nantero Inc | Non-volatile shadow latch using a nanotube switch |
| US7781862B2 (en) | 2005-05-09 | 2010-08-24 | Nantero, Inc. | Two-terminal nanotube devices and systems and methods of making same |
| US7394687B2 (en) | 2005-05-09 | 2008-07-01 | Nantero, Inc. | Non-volatile-shadow latch using a nanotube switch |
| US7772906B2 (en) * | 2008-04-09 | 2010-08-10 | Advanced Micro Devices, Inc. | Low power flip flop through partially gated slave clock |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
| US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
| JPS60261211A (ja) * | 1984-06-08 | 1985-12-24 | Nec Corp | マスタ−・スレ−ブ型フリツプ・フロツプ |
| DE3443788C2 (de) | 1984-11-30 | 1987-01-08 | Siemens AG, 1000 Berlin und 8000 München | Taktgesteuerte Master-Slave-Kippschaltung |
| JP2946658B2 (ja) * | 1990-06-29 | 1999-09-06 | 日本電気株式会社 | フリップフロップ回路 |
| JPH04263510A (ja) | 1991-02-18 | 1992-09-18 | Nec Corp | フリップフロップ回路 |
| JPH06188695A (ja) * | 1992-12-22 | 1994-07-08 | Kawasaki Steel Corp | 情報保持回路 |
| KR950001433A (ko) * | 1993-06-30 | 1995-01-03 | 김주용 | 전자사진 현상기기의 정착장치 |
| DE19636083C2 (de) | 1995-09-05 | 1999-09-30 | Mitsubishi Electric Corp | Flipflopschaltung |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| US5982211A (en) * | 1997-03-31 | 1999-11-09 | Texas Instruments Incorporated | Hybrid dual threshold transistor registers |
| JP3513376B2 (ja) * | 1997-11-19 | 2004-03-31 | シャープ株式会社 | フリップフロップ回路 |
| JPH11340794A (ja) * | 1998-05-21 | 1999-12-10 | Nec Corp | マスタースレーブ型フリップフロップ回路 |
| JP3530422B2 (ja) * | 1999-06-16 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | ラッチ回路とレジスタ回路 |
-
1999
- 1999-12-22 JP JP36567599A patent/JP3572329B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-14 TW TW089126720A patent/TW504901B/zh not_active IP Right Cessation
- 2000-12-15 US US09/738,454 patent/US6661270B2/en not_active Expired - Lifetime
- 2000-12-19 KR KR10-2000-0078510A patent/KR100394841B1/ko active IP Right Grant
- 2000-12-19 DE DE10063307A patent/DE10063307B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10063307A1 (de) | 2001-07-19 |
| DE10063307B4 (de) | 2004-02-26 |
| US6661270B2 (en) | 2003-12-09 |
| TW504901B (en) | 2002-10-01 |
| KR100394841B1 (ko) | 2003-08-19 |
| US20010006350A1 (en) | 2001-07-05 |
| JP2001185995A (ja) | 2001-07-06 |
| KR20010068165A (ko) | 2001-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3572329B2 (ja) | データラッチ回路及びデータラッチ回路の動作方法。 | |
| US6753714B2 (en) | Reducing power and area consumption of gated clock enabled flip flops | |
| US20050268191A1 (en) | Semiconductor integrated circuit device having scan flip-flop circuit | |
| US9059687B2 (en) | Flip-flop having shared feedback and method of operation | |
| TWI642275B (zh) | 正反器電路和掃描鏈 | |
| US20090300448A1 (en) | Scan flip-flop device | |
| KR101074424B1 (ko) | 고속 저전력 클록 게이티드 로직 회로 | |
| KR100487654B1 (ko) | 저전력 플립플롭 회로 | |
| US10541685B2 (en) | Multiplexing latch circuit and method | |
| JP2005534249A (ja) | 乱数生成用の切換え式電子回路 | |
| US20100083062A1 (en) | High performance pulsed storage circuit | |
| JP3062110B2 (ja) | データラッチ回路 | |
| JP6577366B2 (ja) | 集積回路におけるスキャンチェーン | |
| JPH10117127A (ja) | 論理記憶回路及び論理回路 | |
| JP3567601B2 (ja) | 入出力バッファ回路及び出力バッファ回路 | |
| CN110635784A (zh) | 免保持动态d触发器 | |
| JPH09312553A (ja) | 論理回路 | |
| US20030110432A1 (en) | Power reduction in scannable D-flip-flop with synchronous preset or clear | |
| US20080030250A1 (en) | Flip-flop circuit | |
| US11726141B2 (en) | Flip-flop circuitry | |
| JPH09107274A (ja) | 低電力フリップフロップ | |
| US20050083093A1 (en) | Flip-flop | |
| US6252449B1 (en) | Clock distribution circuit in an integrated circuit | |
| JP2000232339A (ja) | クロック信号制御機能付フリップフロップ回路、及び、クロック制御回路 | |
| JP2001324544A (ja) | スキャンパステスト用フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040430 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |