DE10063307A1 - Auffangschaltung für Daten und deren Ansteuerungsverfahren - Google Patents

Abstract

Eine Auffangschaltung für Daten der vorliegenden Erfindung, die der Halbleiterschaltung entspricht, ist mit einem Master-Flipflop und einem Slave-Flipflop versehen. Das Master-Flipflop ruft als Antwort auf ein erstes Taktsignal ein erstes Signal ab, hält als Antwort auf das erste Taktsignal erste Daten, die dem ersten Signal als Binärdaten entsprechen, und gibt außerdem die ersten Daten als ein zweites Signal aus. Das Slave-Flipflop ruft als Antwort auf ein Signal, das als das Ergebnis einer ODER-Verknüpfung zwischen dem ersten Taktsignal und entweder einem oder mehreren zweiten Taktsignalen erhalten wird, das zweite Signal ab, wobei das Slave-Flipflop als Antwort auf Ergebnis der ODER-Verknüpfung die zweiten Daten hält, die dem zweiten Signal entsprechen, wobei das Slave-Flipflop außerdem ein drittes Signal ausgibt, das den zweiten Daten entspricht.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf eine Auffangschaltung für Daten (Daten-Latch). Spezifischer bezieht sich die vorliegende Erfindung auf eine Auffangschaltung für Daten, die mit hoher Geschwindigkeit Daten als Antwort auf mehrere Taktsignale auffangen kann, und außerdem auf ein Verfahren zum Ansteuern einer derartigen Hochgeschwindigkeits-Auffangschaltung für Daten.

2. Beschreibung der verwandten Technik

Es gibt eine Auffangschaltung für Daten, die Daten als Antwort auf die Ausgabe aus einem ODER-Gatter auffängt, das mehrere Taktsignale empfängt. Die Auffangschaltung wird z. B. in dem Fall verwendet, in dem die Auffang­ schaltung für Daten bei hoher Geschwindigkeit unter der Bedingung betrieben wird, daß nur ein Taktsignal mit niedriger Frequenz eingespeist werden kann. Eine derar­ tige Bedingung ist z. B. diejenige, in der eine Halblei­ tervorrichtung mit einer Auffangschaltung für Daten mit­ tels einer Prüfvorrichtung geprüft wird, die die Prüfung mit einer niedrigen Frequenz ausführen kann.

In eine derartige Auffangschaltung für Daten werden zwei Taktsignale eingespeist, deren Frequenzen gleich sind, deren Phasen sich aber um "π" voneinander unterscheiden. Ein durch ODER-Verknüpfung dieser zwei Taktsignale erzeugtes Signal besitzt eine Frequenz, die zweimal höher als die niedrige Frequenz des Taktsignals ist. Selbst wenn nur das Taktsignal mit der niedrigen Frequenz einge­ speist werden kann, kann die Halbleiterschaltung bei ho­ her Geschwindigkeit in einer zu dem Fall ähnlichen Weise betrieben werden, in dem das Taktsignal mit einer hohen Frequenz verwendet wird.

Fig. 11 zeigt eine derartige Halbleiterschaltung. Die Halbleiterschaltung der verwandten Technik umfaßt ein NOR-Gatter 101. Sowohl eine erste Taktsignalleitung 102 als auch eine zweite Taktsignalleitung 103 sind mit dem Eingangsanschluß dieses NOR-Gatters 101 verbunden.

Ein erstes Taktsignal "A" wird in eine erste Signallei­ tung 102 eingespeist. Die erste Taktsignalleitung 102 entspricht einer derartigen Signalleitung, die verwendet wird, um ein Taktsignal in mehrere Schaltungen einzuspei­ sen (andere Schaltungen als ein Flipflop 104 sind nicht gezeigt). Ein zweites Taktsignal "B" wird in die zweite Taktsignalleitung 103 eingespeist. Die zweite Taktsignal­ leitung 103 entspricht einer derartigen Signalleitung, die mit mehreren Schaltungen verbunden ist (andere Schal­ tungen als ein Flipflop 104 sind nicht gezeigt). Das NOR- Gatter 101 erzeugt ein lokales Taktsignal "C", das eine NOR-Logik zwischen dem ersten Taktsignal "A" und dem zweiten Taktsignal "B" aufweist, wobei es dann dieses er­ zeugte lokale Taktsignal "C" an ein weiteres Flipflop 106 ausgibt.

Das Flipflop 104 enthält sowohl ein Master-Flipflop 105 als auch das Slave-Flipflop 106. Das lokale Taktsignal "C" wird sowohl in das Master-Flipflop 105 als auch das Slave-Flipflop 106 eingegeben.

Ein Eingangssignal "D" wird in das Master-Flipflop 105 eingegeben. Nachdem die Spannung des lokalen Taktsignals "C" von einer "LO"-Spannung in eine "HI"-Spannung über­ führt worden ist, fixiert das Master-Flipflop 105 ein Auffangsignal "E" für eine Zeitdauer, während der die Spannung des lokalen Taktsignals "C" auf der "HI"-Span­ nung aufrechterhalten wird. Selbst wenn das Eingangssi­ gnal "D" geändert wird, während die Spannung des lokalen Taktsignals "C" auf der HI-Spannung aufrechterhalten wird, wird das Auffangsignal "E" nicht geändert. Während die Spannung des lokalen Taktsignals "C" auf der "LO"- Spannung aufrechterhalten wird, gibt andererseits das Ma­ ster-Flipflop 105 die Daten des Eingangssignals "D" als das Auffangsignal "E" direkt aus.

Das Slave-Flipflop 106 fängt die Daten des Auffangsignals "E" auf, wenn das lokale Taktsignal "C" ansteigt. Zu die­ sem Zeitpunkt empfängt das Slave-Flipflop 106 die vom Ma­ ster-Flipflop 105 gehaltenen Daten. Selbst nachdem die Spannung des lokalen Taktsignals "C" auf die "LO"-Span­ nung zurückgeführt worden ist, fährt das Slave-Flipflop 106 damit fort, die Daten des Auffangsignals "E" zu hal­ ten. Das Slave-Flipflop 106 hält die aufgefangenen Daten kontinuierlich, bis das lokale Taktsignal "E" zum näch­ sten Mal ansteigt. Das Slave-Flipflop 106 gibt die gehal­ tenen Daten als ein Ausgangssignal "F" aus.

Insbesondere kann eine derartige Halbleiterschaltung als eine Halbleiterschaltung verwendet werden, die in der normalen Betriebsart und der Prüfbetriebsart selektiv be­ treibbar ist. In der normalen Betriebsart wird die Halb­ leiterschaltung als Antwort auf ein Taktsignal betrieben, das in der Halbleitervorrichtung verwendet wird. Die Prüfbetriebsart entspricht einer derartigen Betriebsart, in der die Halbleiterschaltung geprüft wird. Zu diesem Zeitpunkt wird das Taktsignal durch eine Prüfvorrichtung eingespeist.

Es gibt einige Fälle, in denen die maximale Betriebsfre­ quenz der normalen Betriebsart höher als eine derartige Frequenz ist, die von der Prüfvorrichtung eingespeist werden kann. Der folgende Fall ist z. B. vorstellbar. Die maximale Betriebsfrequenz der normalen Betriebsart ist gleich 200 MHz, wohingegen die maximale Frequenz des Taktsignals, die durch die Prüfvorrichtung eingespeist werden kann, gleich 100 MHz ist.

Was die in Fig. 11 gezeigte Halbleitervorrichtung anbe­ langt, wird in einem derartigen Fall die Frequenz des von der Prüfvorrichtung eingespeisten Taktsignals verviel­ facht, wobei dann die Halbleiterschaltung basierend auf diesem Taktsignal betrieben wird, das die vervielfachte Frequenz besitzt. Selbst in einem derartigen Fall, in dem die maximale Betriebsfrequenz der Prüfvorrichtung (z. B. 100 MHz) niedriger als die maximale Betriebsfrequenz der Halbleiterschaltung (z. B. 100 MHz) ist, können folglich die Funktionen der Halbleiterschaltung durch diese Prüf­ vorrichtung geprüft werden.

Die in Fig. 11 gezeigte Halbleiterschaltung kann in der Prüfbetriebsart durch die Verwendung des Taktsignals mit der niedrigen Frequenz unter besseren Bedingungen betrie­ ben werden. Diese Halbleiterschaltung wird jedoch in ei­ nem derartigen Fall fehlerhaft betrieben, in dem das Taktsignal mit der hohen Frequenz in der normalen Be­ triebsart eingespeist wird.

Der Grund, warum ein derartiger fehlerhafter Betrieb der Halbleiterschaltung auftritt, ist wie folgt gegeben: Weil die Kapazität der Signalleitung, die verwendet wird, um das Taktsignal einzuspeisen, groß ist, wird die Übertra­ gungszeit des Taktsignals verlängert. Alternativ wird die Signalform des ansteigenden Signalabschnitts des Taktsignals deformiert.

In der in Fig. 11 gezeigten bekannten Halbleiterschaltung ist der Grund, aus dem die Kapazität der zum Einspeisen des Taktsignals verwendeten Signalleitung vergrößert ist, der, daß diese bekannte Halbleiterschaltung das NOR-Gat­ ter 101 verwendet. In diesem NOR-Gatter 101 ist die Kapa­ zität des Eingangsanschlusses groß. Deshalb werden sowohl die Kapazität der ersten Taktsignalleitung 102 als auch die Kapazität der zweiten Taktsignalleitung 103 vergrö­ ßert. Die Vergrößerung der Kapazität, die die Signallei­ tung besitzt, kann wahrscheinlich das Auftreten eines fehlerhaften Betriebs in dem Fall hervorrufen, in dem die Halbleiterschaltung bei hoher Geschwindigkeit betrieben wird. Es wird eine derartige Halbleiterschaltung ge­ wünscht, die die Daten als Antwort auf mehrere Taktsi­ gnale auffangen kann, während eine Kapazität einer Si­ gnalleitung vermindert ist.

In der in Fig. 11 gezeigten bekannten Halbleiterschaltung ist außerdem der Ausgang des NOR-Gatters 101 sowohl mit dem Master-Flipflop 105 als auch dem Slave-Flipflop 106 verbunden. Dieses NOR-Gatter 101 erfordert eine derartige Ansteuerungsfähigkeit, durch die sowohl das Master-Flip­ flop 105 als auch das Slave-Flipflop 106 in einem richti­ gen Zustand angesteuert werden können. Eine derartige Tatsache, daß die maximale Ansteuerungsfähigkeit einer Verknüpfungsschaltung im Gebrauch groß ist, kann einen Nachteil mit Bezug auf einen Hochgeschwindigkeitsbetrieb einer Halbleiterschaltung bilden.

Demzufolge wird eine derartige Halbleiterschaltung, die Daten als Antwort auf mehrere Taktsignale auffangen kann, während die maximale Ansteuerungsfähigkeit einer Verknüp­ fungsschaltung im Gebrauch vermindert ist, in diesem technischen Gebiet benötigt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterschaltung zum Auffangen von Daten als Antwort auf mehrere Taktsignale zu schaffen, während eine Kapazi­ tät einer Signalleitung, die verwendet wird, um diese Taktsignale einzuspeisen, vermindert ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterschaltung zum Auffangen von Daten als Ant­ wort auf mehrere Taktsignale zu schaffen, während die ma­ ximale Ansteuerungsfähigkeit einer Verknüpfungsschaltung im Gebrauch vermindert ist. Das aus der ODER-Verknüpfung des ersten Taktsignals und des zweiten Taktsignals erhal­ tene Ergebnis wird nicht in das Master-Flipflop der Auf­ fangschaltung für Daten der vorliegenden Erfindung einge­ geben. Die Last dieser Taktsignalleitungen kann vermin­ dert werden.

Signal (a) und das zweite Taktsignal (c).

KURZBESCHREIBUNG DER ZEICHNUNG

Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführ­ lichen Beschreibung offensichtlicher, wenn sie im Zusam­ menhang mit der beigefügten Zeichnung gegeben wird, worin:

Fig. 1 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten ge­ mäß einer ersten Ausführungsform der vorliegenden Erfin­ dung zu zeigen;

Fig. 2 eine Schaltungsanordnung eines Übertragungsgatters zeigt, das in der Auffangschaltung für Daten nach Fig. 1 verwendet wird;

Fig. 3 eine Darstellung ist, um ein Symbol zum Anzeigen des in Fig. 2 gezeigten Übertragungsgatters zu erklären;

Fig. 4 eine Schaltungsanordnung eines weiteren Übertra­ gungsgatters darstellt, das in der Auffangschaltung nach Fig. 1 verwendet wird;

Fig. 5 eine Darstellung ist, um ein Symbol zum Anzeigen des in Fig. 4 gezeigten Übertragungsgatters zu erklären;

Fig. 6 ein Ablaufplan ist, um die Operation der Auffang­ schaltung für Daten gemäß der ersten Ausführungsform zu erklären;

Fig. 7 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung der Auffangschaltung für Daten gemäß der zweiten Ausführungsform zu zeigen;

Fig. 8 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung der Auffangschaltung für Daten gemäß der dritten Ausführungsform zu zeigen;

Fig. 9 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten ge­ mäß einer vierten Ausführungsform der vorliegenden Erfin­ dung darzustellen;

Fig. 10 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten ge­ mäß einer fünften Ausführungsform der vorliegenden Erfin­ dung darzustellen; und

Fig. 11 ein schematischer Blockschaltplan ist, um die Schaltungsanordnung einer Auffangschaltung für Daten der verwandten Technik zu zeigen.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFOR­ MEN

Fig. 1 zeigt schematisch einen Blockschaltplan einer Halbleiterschaltung, d. h. einer Auffangschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Diese Halbleiterschaltung ist mit einem Inverter und ei­ nem Flipflop versehen. Wie in Fig. 1 gezeigt ist, ist eine erste Taktsignalleitung 32 mit einem Eingangsan­ schluß eines Inverters 31 verbunden. Ein Taktsignal "a" wird in die erste Taktsignalleitung 32 eingespeist. Das Taktsignal "a" entspricht einem Signal, das entweder ein "HI"-Potential ("HOCH"-Potential) oder ein "LO"-Potential ("TIEF"-Potential) aufweist. In diesem Fall entspricht das "HI"-Potential einem Stromversorgungspotential, wäh­ rend das "LO"-Potential einem Massepotential entspricht. Es sollte selbstverständlich sein, daß die Signale, die in der folgenden Beschreibung der vorliegenden Erfindung erklärt sind, den Signalen entsprechen, die entweder "HI"-Potential oder "LO"-Potential aufweisen.

Der Inverter 31 invertiert das Taktsignal "a", um ein lo­ kales Taktsignal "b" zu erzeugen. In diesem Fall bedeutet der Ausdruck, daß "ein Signal invertiert wird", daß, wenn ein Signal mit einem "HI"-Potential vorhanden ist, der Inverter 31 ein Signal mit einem "LO"-Potential ausgibt, wohingegen der Inverter 31 ein Signal mit einem "HI"-Po­ tential ausgibt, wenn ein Signal mit einem "LO"-Potential vorhanden ist.

Das lokale Taktsignal "b" wird in ein Flipflop 1 eingege­ ben. Ferner wird ein Taktsignal "c" über eine zweite Taktsignalleitung 33 in das Flipflop 1 eingegeben.

Das Flipflop 1 enthält sowohl ein Master-Flipflop 2 als auch ein Slave-Flipflop 3. Das lokale Taktsignal "b" wird in das Master-Flipflop 2 eingegeben. Das lokale Taktsi­ gnal "b" entspricht einem derartigen Signal, das durch die Invertierung des obenbeschriebenen Taktsignals "a" erzeugt wird. Folglich wird das Master-Flipflop 2 als Antwort auf das Taktsignal "a" betrieben. Ein weiteres Eingangssignal "d" wird ferner in das Master-Flipflop 2 eingegeben.

Das Master-Flipflop 2 enthält einen Auswahlschalter 4. Sowohl ein Eingangsanschluß N0 als auch ein Knoten N1 sind mit dem Eingang des Auswahlschalters 4 verbunden. Der Knoten N0 entspricht einem derartigen Knoten, in den das Eingangssignal "d" eingegeben wird. Der Knoten N1 entspricht einem derartigen Knoten, der die Daten mit po­ sitiver Logik der Daten hält, die durch das Master-Flip­ flop 2 gehalten werden. Ein Erzeugungsprozeß eines Poten­ tials am Knoten N1 wird später erklärt.

Der Auswahlschalter 4 enthält sowohl ein Übertragungsgat­ ter 4a als auch ein weiteres Übertragungsgatter 4b. Das Übertragungsgatter 4a ist mit dem Eingangsanschluß N0 verbunden. Dieses Transfergatter 4a wird in einen EIN-Zu­ stand gebracht, wenn das lokale Taktsignal "b" das "HI"- Potential besitzt. Zu diesem Zeitpunkt ist der Eingangs­ anschluß N0 mit einem Knoten N2 verbunden. Das Übertra­ gungsgatter 4a wird in einen AUS-Zustand gebracht, wenn das lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 nicht mit dem Knoten N2 verbunden.

Das Übertragungsgatter 4b ist mit dem Knoten N1 verbun­ den. Dieses Übertragungsgatter 46 wird in einen AUS-Zu­ stand gebracht, wenn das lokale Taktsignal "b" das "HI"- Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 nicht mit dem Knoten N2 verbunden. Das Übertragungsgatter 4b wird in einen EIN-Zustand gebracht, wenn das lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 mit dem Knoten N2 verbunden.

Fig. 2 zeigt einen Stromlaufplan des Übertragungsgatters 4a. Das Übertragungsgatter 4a ist mit einem n-Kanal-Tran­ sistor 21 und einem p-Kanal-Transistor 22 versehen. So­ wohl die Source des n-Kanal-Transistors 21 als auch die Source des p-Kanal-Transistors 22 sind mit einem Source- Anschluß 23 verbunden. Sowohl der Drain des n-Kanal-Tran­ sistors 21 als auch der Drain des p-Kanal-Transistors 22 sind mit einem Drain-Anschluß 24 verbunden. Das Gate des n-Kanal-Transistors 21 ist mit einem Gate-Anschluß 25 verbunden. Das Gate des p-Kanal-Transistors 22 ist über einen Inverter 26 mit dem Gate-Anschluß 25 verbunden.

Wenn eine HI-Spannung (ein "HI"-Potential) an den Gate- Anschluß 25 angelegt ist, ist der Source-Anschluß 23 des Übertragungsgatters 4a zu dessen Drain-Anschluß 24 elek­ trisch leitend (EIN-Zustand). Wenn eine LO-Spannung (ein "LO"-Potential) an den Gate-Anschluß 25 dieses Übertra­ gungsgatters 4a angelegt ist, ist dessen Source-Anschluß 23 von dessen Drain-Anschluß 24 elektrisch abgeschnitten (AUS-Zustand).

In dieser Beschreibung der vorliegenden Erfindung ist das in Fig. 2 gezeigte Übertragungsgatter 4a durch die Ver­ wendung eines in Fig. 3 gezeigten Symbols dargestellt. In diesem Symbol bezeichnen die Linien, die mit den kurzen Seiten eines Rechtecks verbunden sind, das ein Zeichen "TG" umgibt, entweder den Source-Anschluß oder den Drain- Anschluß. Weil der Source-Anschluß und der Drain-Anschluß zueinander elektrisch äquivalent sind, wird keine Unter­ scheidung getroffen. Eine mit einer langen Seite des Rechtecks verbundene Leitung, das ein Zeichen "TG" um­ gibt, bezeichnet den Gate-Anschluß.

Fig. 4 zeigt einen äquivalenten Stromlaufplan des Über­ tragungsgatters 4b. Dieses Übertragungsgatter 4b besitzt im wesentlichen die gleiche Schaltungsanordnung wie die­ jenige des oben erklärten Übertragungsgatters 4a. Dieses Übertragungsgatter 4b besitzt den folgenden unterschied­ lichen Punkt: Eine Gate-Elektrode eines p-Kanal-Transi­ stors 27 ist direkt mit einem Gate-Anschluß 28 verbunden, während eine Gate-Elektrode eines n-Kanal-Transistors 29 über einen Inverter 30 mit dem Gate-Anschluß 28 verbunden ist.

Wenn eine HI-Spannung (ein "HI"-Potential) an den Gate- Anschluß 28 angelegt ist, ist der Source-Anschluß 31 des Übertragungsgatters 4b von dessen Drain-Anschluß 32 elek­ trisch abgeschnitten (AUS-Zustand). Wenn eine LO-Spannung (ein "LO"-Potential) an die Gate-Elektrode 28 dieses Übertragungsgatters 4b angelegt ist, ist dessen Source- Anschluß 31 mit dessen Drain-Anschluß 32 elektrisch ver­ bunden (EIN-Zustand).

In dieser Beschreibung der vorliegenden Erfindung ist das in Fig. 4 gezeigte Übertragungsgatter 4b unter Verwendung eines in Fig. 5 gezeigten Symbols dargestellt. In diesem Symbol bezeichnen die Linien, die mit den kurzen Seiten eines Rechtecks verbunden sind, das ein Zeichen "TG" um­ gibt, entweder den Source-Anschluß oder den Drain-An­ schluß. Weil der Source-Anschluß und der Drain-Anschluß zueinander elektrisch äquivalent sind, wird keine Unter­ scheidung getroffen. Eine mit einem kleinen Kreis verbun­ dene Linie, der mit einer langen Seite dieses Rechtecks in Kontakt gebracht ist, das ein Zeichen "TG" umgibt, be­ zeichnet einen Gate-Anschluß.

Sowohl das Übertragungsgatter 4a als auch das Übertra­ gungsgatter 4b werden in einer komplementären Betriebsart betrieben. Im Ergebnis verbindet der Auswahlschalter 4 als Antwort auf das lokale Taktsignal "b" entweder den Eingangsanschluß N0 oder den Knoten N1 mit dem Knoten N2. Wenn sich das lokale Taktsignal "c" auf einem "HI"-Poten­ tial befindet, verbindet dieser Auswahlschalter 4 den Eingangsanschluß N0 mit dem Knoten N2. Wenn sich das lo­ kale Taktsignal "c" auf einem "LO"-Potential befindet, verbindet dieser Auswahlschalter 4 den Knoten N1 mit dem Knoten N2.

Wie in Fig. 1 gezeigt ist, ist der Knoten N2, mit dem der Ausgang des Auswahlschalters 4 verbunden ist, mit einem Eingang eines Inverters 5 verbunden. Der Inverter S in­ vertiert das Potential des Knotens N2 und gibt dann das invertierte Potential an einen weiteren Knoten N3 aus. Es sollte in dieser Beschreibung selbstverständlich sein, daß ein Ausdruck, daß ein bestimmtes Element "ein Poten­ tial invertiert" die folgenden Bedeutungen besitzt: Wenn ein Potential am Eingangsanschluß dieses Elements gleich einem "HI"-Potential ist, erzeugt dieses Element ein "LO"-Potential, wohingegen dieses Element ein "HI"-Poten­ tial erzeugt, wenn ein Potential am Eingangsanschluß die­ ses Elements gleich einem "LO"-Potential ist. Der Knoten N3 hält die Daten mit negativer Logik der Daten, die vom Master-Flipflop 2 gehalten werden. Das Potential des Kno­ tens N3 wird als ein Auffangsignal "e" mit negativer Lo­ gik an das Slave-Flipflop 3 ausgegeben.

Der Knoten N3 ist mit einem Eingang eines Inverters 6 verbunden. Der Inverter 6 invertiert das Potential des Knotens N3 und gibt dann das invertierte Potential an den Knoten N1 aus. Das Potential am Knoten N1 wird als ein Auffangsignal "f" mit positiver Logik an das Slave-Flip­ flop 3 ausgegeben.

Sowohl das Auffangsignal "e" mit negativer Logik als auch das Auffangsignal "f" mit positiver Logik werden in das Slave-Flipflop 3 eingegeben. Ferner werden sowohl das lo­ kale Taktsignal "b" als auch das lokale Taktsignal "c" in dieses Slave-Flipflop 3 eingegeben. Das Slave-Flipflop 3 wird als Antwort auf das lokale Taktsignal "b" und das Taktsignal "c" betrieben. In diesem Fall entspricht das lokale Taktsignal "c" einem derartigen Signal, das durch die Invertierung des Taktsignals "a" erzeugt wird. Im Er­ gebnis wird das Slave-Flipflop 3 als Antwort sowohl auf das Taktsignal "a" als auch das Taktsignal "b" betrieben.

Das Slave-Flipflop 3 enthält einen Auswahlschalter 7. Der Eingang des Auswahlschalters 7 ist sowohl mit dem im Ma­ ster-Flipflop 2 enthaltenen Knoten N3 als auch mit einem im Slave-Flipflop 3 enthaltenen Knoten N4 verbunden. Das Auffangsignal "e" mit negativer Logik wird von dem Ein­ gang eingegeben, der mit dem Knoten N3 verbunden ist. An­ dererseits wird eine Erzeugungsstufe des Potentials am Knoten N4 später erklärt. Der Ausgang des Auswahlschal­ ters 7 ist mit einem Knoten N5 verbunden.

Als Antwort auf das lokale Taktsignal "b" verbindet der Auswahlschalter 7 den Knoten N5 entweder mit dem Knoten N3 oder dem Knoten N4. Wenn sich das lokale Taktsignal "b" auf einem "HI"-Potential befindet, verbindet der Aus­ wahlschalter 7 sowohl den Knoten N4 als auch den Knoten N5 miteinander. In diesem Fall entspricht der Knoten N4 einem derartigen Knoten, in dem die Daten mit negativer Logik der Daten gehalten werden, die vom Slave-Flipflop 3 gehalten werden. Zu diesem Zeitpunkt werden die Daten mit negativer Logik der Daten, die vom Slave-Flipflop 3 gehalten werden, in den Knoten N5 eingegeben. Wenn sich das lokale Taktsignal "b" auf einem "LO"-Potential befin­ det, verbindet der Auswahlschalter 7 sowohl den Knoten N3 als auch den Knoten N5 miteinander. Zu diesem Zeitpunkt wird das Auffangsignal "e" mit negativer Logik in den Knoten N5 eingegeben.

Der Auswahlschalter 7 ist sowohl mit einem Übertragungs­ gatter 7a als auch einem Übertragungsgatter 7b versehen. Das Übertragungsgatter 7a ist mit dem Knoten N4 verbun­ den. Das Übertragungsgatter 7b ist mit dem Knoten N3 ver­ bunden. Das Übertragungsgatter 7a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie dieje­ nigen des Übertragungsgatters 4a. Das Übertragungsgatter 7b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4b. Der Auswahlschalter 7 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejenigen des Aus­ wahlschalters 4.

Der Knoten N5 ist mit dem Eingang eines Inverters 8 ver­ bunden. Der Inverter 8 invertiert das Potential des Kno­ tens N5 und gibt dann das invertierte Potential an einen Knoten N6 aus. Der Knoten NE bildet einen derartigen Kno­ ten, in dem die Daten mit positiver Logik der Daten gehalten werden, die vom Slave-Flipflop 3 gehalten wer­ den. Der Knoten N6 ist mit irgendeinem der Eingänge eines Auswahlschalters 9 verbunden. Der andere Eingang dieses Auswahlschalters 9 ist mit dem Knoten N1 des Master-Flip­ flops 2 verbunden. Der Ausgang des Auswahlschalters 9 ist mit einem Knoten N7 verbunden.

Als Antwort auf das Taktsignal "c" verbindet der Auswahl­ schalter 9 den Knoten N7 entweder mit dem Knoten N1 oder mit dem Knoten N6. Das Taktsignal "c" besitzt die gleiche Zeitperiode wie diejenige des Taktsignals "a", wobei es außerdem eine Phase besitzt, die gegenüber der Phase die­ ses Taktsignals "a" um "π" verschoben ist. Wenn sich das Taktsignal "c" auf einem "HI"-Potential befindet, verbindet der Auswahlschalter 9 den Knoten N1 mit dem Knoten N7. Zu diesem Zeitpunkt wird das Auffangsignal "f" mit positiver Logik in den Knoten N7 eingegeben. Wenn sich das Taktsignal "c" auf einem "LO"-Potential befindet, verbindet der Auswahlschalter 9 den Knoten N6 mit dem Knoten N7. Zu diesem Zeitpunkt werden die Daten mit posi­ tiver Logik der Daten, die vom Slave-Flipflop 3 gehalten werden, in den Knoten N7 eingegeben.

Der Auswahlschalter 9 ist sowohl mit einem Übertragungs­ gatter 9a als auch einem Übertragungsgatter 9b versehen. Das Übertragungsgatter 9a ist mit dem Knoten N6 verbun­ den. Das Übertragungsgatter 9b ist mit dem Knoten N1 ver­ bunden. Das Übertragungsgatter 9a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie dieje­ nigen des Übertragungsgatters 4a. Das Übertragungsgatter 9b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4b. Der Auswahlschalter 9 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejenigen des Aus­ wahlschalters 4.

Der Knoten N7 ist mit dem Eingang eines Inverters 10 ver­ bunden. Der Inverter 10 invertiert das Potential des Kno­ tens N7 und gibt dann das invertierte Potential an den Knoten N4 aus.

Es wird ein Signalweg verwendet, um den Knoten N4 mit dem Knoten N6 zu verbinden, wobei durch diesen ein Signal vom Knoten N4 über den Auswahlschalter 7 und den Inverter 8 zum Knoten N6 in dieser Reihenfolge übertragen wird. Wäh­ rend das Signal über diesen Weg übertragen wird, wird das Signal invertiert. Außerdem wird ein weiterer Signalweg verwendet, um den Knoten N4 mit dem Knoten N6 zu verbin­ den, durch den ein Signal vom Knoten N6 über den Auswahl­ schalter 9 und den Inverter 10 zum Knoten N4 in dieser Reihenfolge übertragen wird. Während das Signal über die­ sen Weg übertragen wird, wird das Signal invertiert.

Der Eingang eines AusgangsInverters 11 ist außerdem mit dem Knoten N5 verbunden. Der AusgangsInverter 11 inver­ tiert das Potential des Knotens N5 und gibt dann das in­ vertierte Potential als ein Ausgangssignal "g" aus. Die Daten mit negativer Logik der Daten, die vom Slave-Flip­ flop 3 gehalten werden, werden in diesem Knoten N5 gehal­ ten. Im Ergebnis werden die vom Slave-Flipflop 3 gehalte­ nen Daten als das Ausgangssignal "g" ausgegeben.

Als nächstes werden die Operationen der Halbleiterschal­ tung gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben. Unter Bezugnahme auf einen in Fig. 6 gezeigten Ablaufplan werden nun die Operationen der Flipflops erklärt. Es wird angenommen, daß für einen Zeitpunkt "t", für den t < 0 gilt, die Signale mit "LO"- Potentialen als das Taktsignal "a" und das Taktsignal "c" eingegeben werden. Zu diesem Zeitpunkt befindet sich das lokale Taktsignal "b" auf einem "HI"-Potential. Dies ist so, weil dieses lokale Taktsignal "b" einem derartigen Signal entspricht, das durch Invertierung des Taktsignals "a" erzeugt wird.

Es wird außerdem angenommen, daß sich für den Zeitpunkt "t", für den t < 0 gilt,so das Eingangssignal "d" auf einem "LO"-Potential befindet. Zu diesem Zeitpunkt ist das Potential am Knoten N2 ein "LO"-Potential. Das ist so, weil das Eingangssignal "d" in den Knoten N2 eingege­ ben wird. Außerdem ist ein Potential am Knoten N3 ein "HI"-Potential. Dies ist so, weil ein derartiges, durch Invertierung des Potentials des Knotens N2 erhaltenes Po­ tential an den Knoten N3 ausgegeben wird. Ein Potential am Knoten N1 ist ein "LO"-Potential. Dies ist so, weil ein derartiges, durch Invertierung des Potentials des Knotens N3 erhaltenes Potential an den Knoten N1 ausgege­ ben wird.

Er wird außerdem so angenommen, daß Daten, die ein "LO"- Potential besitzen, vom Slave-Flipflop 3 gehalten werden. Mit anderen Worten, er wird so angenommen, daß vom Knoten N6 und vom Knoten N7 des Slave-Flipflops 3 "LO"-Poten­ tiale gehalten werden, wohingegen vom Knoten N4 und vom Knoten N5 "HI"-Potentiale gehalten werden.

Der Zeitpunkt 0 ≦ t < t1

Während der Zeitdauer 0 ≦ t < t1 besitzen sowohl das Taktsignal "a" als auch das zweite lokale Taktsignal "c" "LO"-Potentiale. Das lokale Taktsignal "b" besitzt ein "HI"-Potential. Deshalb ist der Eingangsanschluß N0 mit dem Knoten N2 verbunden. Das Eingangssignal "d" wird in den Knoten N2 eingegeben.

Das Potential des Eingangssignals "d" wird zu einem Zeit­ punkt "0" in ein "HI"-Potential geändert. Das Eingangssi­ gnal "d" wird vom Knoten N2 über den Inverter 5, den Kno­ ten 3 und den Inverter 6 zum Knoten 1 in dieser Reihen­ folge übertragen. Das Potential dieses Eingangssignals "d" wird durch den Inverter 5 und den Inverter 6 inver­ tiert. Im Ergebnis werden das Potential des Knotens N1 und das Potential des Knotens N4 zum Zeitpunkt t = 0 als Antwort auf das Eingangssignal "d" in "HI"-Potentiale ge­ ändert. Das Potential des Auffangsignals "f" mit positi­ ver Logik wird außerdem in ein "HI"-Potential geändert. Das Potential am Knoten N3 wird zum Zeitpunkt t = 0 in ein "LO"-Potential geändert. Dies ist so, weil das Poten­ tial am Knoten N3 durch Invertierung des Potentials am Knoten N2 erzeugt wird. Das Potential des Auffangsignals "e" mit negativer Logik wird außerdem in ein "LO"-Poten­ tial geändert.

Andererseits ist im Slave-Flipflop 3 der Knoten N5 mit dem Knoten N4 verbunden. Der Knoten N7 ist mit dem Knoten N6 verbunden. Im Slave-Flipflop 3 ist eine derartige ge­ schlossene Schleife gebildet, durch die ein Signal vom Knoten N4 über den Knoten N5, den Inverter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 übertra­ gen wird. Das Slave-Flipflop 3 hält kontinuierlich derar­ tige Daten, die zum Zeitpunkt t = 0 mittels dieser ge­ schlossenen Schleife gehalten werden. Mit anderen Worten, sowohl der Knoten N4 als auch der Knoten N5 halten die "HI"-Potentiale, während sowohl der Knoten N6 als auch der Knoten N7 die "LO"-Potentiale halten. Das Ausgangssi­ gnal "g" wird durch Invertierung des Potentials am Knoten N5 erzeugt. Mit anderen Worten, das Ausgangssignal "g" gibt kontinuierlich das "LO"-Potential aus.

Der Zeitpunkt t1 ≦ t < t2

Zu einem Zeitpunkt "t1" wird das Potential des Taktsi­ gnals "a" von einem "LO"-Potential in ein "HI"-Potential geändert. Das Potential des lokalen Taktsignals "b" wird ein "LO"-Potential.

Der Knoten N2 des Master-Flipflops 2 ist vom Eingangssi­ gnal "d" abgeschnitten, wobei er mit dem Knoten N1 ver­ bunden ist. Im Master-Flipflop 2 ist eine derartige ge­ schlossene Schleife gebildet, durch die ein Signal vom Knoten N2 über den Inverter 5, den Knoten N3, den Inver­ ter 6, den Knoten N1 zum Knoten N2 übertragen wird. Das Master-Flipflop 2 hält zum Zeitpunkt "t1" mittels dieser geschlossenen Schleife derartige Daten des Eingangssi­ gnals "d". Mit anderen Worten, sowohl der Knoten N1 als auch der Knoten N2 fahren damit fort, die "HI"-Potentiale zu halten, während der Knoten N3 damit fortfährt, das "LO"-Potential zu halten. Das Auffangsignal "f" mit positiver Logik erhält einen Zustand mit "HI"-Potential auf­ recht, während das Auffangsignal "e" mit negativer Logik einen Zustand mit "LO"-Potential aufrechterhält.

Andererseits ist der Knoten N5 des Slave-Flipflops 3 mit dem Knoten N3 des Master-Flipflops 2 verbunden. Das Auf­ fangsignal "e" mit negativer Logik wird zum Zeitpunkt "t1" in das Slave-Flipflop 3 abgerufen. Das Auffangsignal "e" mit negativer Logik wird vom Knoten N5 über den In­ verter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 in dieser Reihenfolge übertragen. Die Po­ tentiale des Knotens N4 und des Knotens N5 werden "LO"- Potentiale, wohingegen die Potentiale des Knotens N6 und des Knotens N7 "HI"-Potentiale werden.

Das Slave-Flipflop 3 gibt die Daten mit negativer Logik des Knotens N5 als das Ausgangssignal "g" aus. Mit ande­ ren Worten, das Slave-Flipflop 3 gibt ein "HI"-Potential als das Ausgangssignal "g" aus. Wenn das lokale Taktsi­ gnal "d" ansteigt, fängt das Flipflop 1 auf diese Weise die Daten des Eingangssignals "d" auf, wobei es dann die aufgefangenen Daten als das Ausgangssignal "g" ausgibt.

Der Zeitpunkt t2 ≦ t < t4

Zu einem Zeitpunkt "t2" wird das Potential des Taktsi­ gnals "a" auf ein "LO"-Potential zurückgeführt. Die Po­ tentiale sowohl des Taktsignals "a" als auch des Taktsi­ gnals "c" sind "LO"-Potentiale. Das Potential des lokalen Taktsignals "b" ist ein "HI"-Potential.

Der Knoten N2 des Master-Flipflops 2 ist mit dem Ein­ gangsanschluß N0 verbunden. Das Eingangssignal "d" wird in den Knoten N2 eingegeben. Dieses Eingangssignal "d" wird vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6 zum Knoten N1 in dieser Reihenfolge übertragen.

Zu einem Zeitpunkt "t3", der durch t2 < t3 < t4 definiert ist, wird das Potential des Eingangssignals "d" in das "LO"-Potential geändert. Als Antwort auf das Eingangssi­ gnal "d" werden zu diesem Zeitpunkt "t3" die Potentiale des Knotens N1 und des Knotens N2 in "LO"-Potentiale ge­ ändert. Zum Zeitpunkt "t3" wird das Potential des Knotens N3 in das "HI"-Potential geändert.

Andererseits ist im Slave-Flipflop 3 eine derartige ge­ schlossene Schleife gebildet, durch die das Signal vom Knoten N4 über den Knoten N5, den Inverter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 in die­ ser Reihenfolge übertragen wird. Das Slave-Flipflop 3 ruft sowohl das Auffangsignal "f" mit positiver Logik als auch des Auffangsignal "e" mit negativer Logik nicht ab. Das Slave-Flipflop 3 hält kontinuierlich derartige Daten, die bei t = t2 mittels dieser geschlossenen Schleife gehalten worden sind. Mit anderen Worten, nachdem das Po­ tential des Eingangssignals "d" zum Zeitpunkt "t3" zum "LO"-Potential geändert worden ist, halten sowohl der Knoten N4 als auch der Knoten N5 die "LO"-Potentiale auf­ recht, wobei außerdem sowohl der Knoten N6 als auch der Knoten N7 die "HI"-Potentiale aufrechterhalten.

Der Zeitpunkt t4 ≦ t < t5

Zu einem Zeitpunkt "t4" wird das Potential des Taktsi­ gnals "c" in ein "HI"-Potential geändert. Das Potential des Taktsignals "a" verbleibt auf einem "LO"-Potential. Das lokale Taktsignal "b" hält den Zustand des "HI"-Po­ tentials aufrecht. Das Eingangssignal "e" wird vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6 zum Knoten N1 in dieser Reihenfolge übertragen. Weil das Ein­ gangssignal "e" den Zustand des "LO"-Potentials aufrechterhält, halten sowohl der Knoten N1 als auch der Knoten N2 den Zustand des "LO"-Potentials aufrecht, wohingegen der Knoten N3 den Zustand des "HI"-Potentials aufrechter­ hält. Das Auffangsignal "f" mit positiver Logik hält den Zustand des "LO"-Potentials aufrecht, während das Auf­ fangsignal "e" mit negativer Logik den Zustand des "HI"- Potentials aufrechterhält.

Das Slave-Flipflop 3 ruft das Auffangsignal "f" mit posi­ tiver Logik ab. Das Auffangsignal "f" mit positiver Logik wird vom Knoten N7 über den Inverter 10, den Knoten 4, den Knoten 5, den Inverter 8 zum Knoten N6 in dieser Rei­ henfolge übertragen. Die Potentiale sowohl des Knotens N6 als auch des Knotens N7 werden als Antwort auf das Auf­ fangsignal "f" mit positiver Logik in "LO"-Potentiale ge­ ändert. Die Potentiale sowohl des Knotens N4 als auch des Knotens N5 werden in "HI"-Potentiale geändert. Das Poten­ tial des Ausgangssignals "g" wird in ein "LO"-Potential geändert. Im Ergebnis fängt das Flipflop 1 das Eingangs­ signal "d" als Antwort auf das prüfende lokale Taktsignal "f" auf, wobei es dann dieses aufgefangene Eingangssignal "d" als das Ausgangssignal "g" ausgibt.

Es sollte angemerkt werden, daß zu einem Zeitpunkt t4 < t < t5, wenn der Zustand des Eingangssignals "d" ge­ ändert wird, die vom Slave-Flipflop 3 abgerufenen Daten außerdem geändert werden. Dies ist so, weil das Eingangs­ signal "d" kontinuierlich über das Auffangsignal "f" mit positiver Logik in das Slave-Flipflop 3 eingespeist wird. Um das Flipflop 1 unter normalen Bedingungen zu betrei­ ben, ist die folgende Bedingung erforderlich. Wenn das Potential des Taktsignals "c" das "HI"-Potential wird, wird das Potential des Eingangssignals "d" nicht geän­ dert.

Der Zeitpunkt t5 ≦ t < t8

Zu einem Zeitpunkt "t5" wird das Potential des Taktsi­ gnals "a" auf ein "LO"-Potential zurückgeführt. Anschlie­ ßend wird zu einem Zeitpunkt "t6", der durch t5 < t6 < t8 definiert ist, das Potential des Taktsignals "a" in ein "HI"-Potential geändert. Das Potential des Taktsignals "a" hält während einer durch t6 < t < t8 definierten Zeitperiode das "HI"-Potential aufrecht.

Der Knoten N2 des Master-Flipflops 2 ist vom Eingangssi­ gnal "d" abgeschnitten, wobei er mit dem Knoten N1 ver­ bunden ist. Im Master-Flipflop 2 ist eine derartige ge­ schlossene Schleife gebildet, durch die ein Signal vom Knoten N2 über den Inverter 5, den Knoten N3, den Inver­ ter 6, den Knoten N1 zum Knoten N2 übertragen wird. Das Master-Flipflop 2 hält kontinuierlich derartige Daten, die zum Zeitpunkt "t6" mittels dieser geschlossenen Schleife gehalten werden. Mit anderen Worten, sowohl der Knoten N1 als auch der Knoten N2 halten kontinuierlich "LO"-Potentiale, während der Knoten N3 kontinuierlich das "HI"-Potential hält. Das Auffangsignal "f" mit positiver Logik hält den Zustand des "LO"-Potentials aufrecht, wäh­ rend das Auffangsignal "e" mit negativer Logik den Zu­ stand des "HI"-Potentials aufrechterhält.

Zu einem Zeitpunkt "t7", der durch t6 < t7 < t8 definiert ist, wird das Potential des Eingangssignals "d" in ein "HI"-Potential geändert. Das Master-Flipflop 2 ruft je­ doch während einer durch t6 < t < t8 definierten Zeitpe­ riode das Eingangssignal "d" nicht ab. Zu diesem Zeit­ punkt "t7", der durch t6 < t7 < t8 definiert ist, werden die Potentiale sowohl des Auffangsignals "f" mit positi­ ver Logik als auch des Auffangsignals "e" mit negativer Logik nicht geändert, selbst wenn das Potential des Ein­ gangssignals "d" in ein "HI"-Potential geändert wird.

Andererseits ruft das Slave-Flipflop 3 das Auffangsignal "e" mit negativer Logik für eine Zeitdauer ab, während der das lokale Taktsignal "d" auf dem "HI"-Potential auf­ rechterhalten wird. Innerhalb der durch t6 < t < t8 defi­ nierten Zeitperiode wird das Potential des Auffangsignals "e" mit negativer Logik das "HI"-Potential. Zu diesem Zeitpunkt sind sowohl das Potential des Knotens N4 als auch das Potential des Knotens N5 "HI"-Potentiale. Die Potentiale sowohl des Knotens N6 als auch des Knotens N7 sind gleich den "LO"-Potentialen. Das Ausgangssignal "g" hält das "LO"-Potential aufrecht. Im Ergebnis fängt das Flipflop 1 die Daten des Eingangssignal "d" zu einem der­ artigen Zeitpunkt "t6" auf, wenn das Potential des Takt­ signals "a" in das "HI"-Potential geändert wird, wobei es dann diese aufgefangenen Daten als das Ausgangssignal "g" ausgibt.

Selbst wenn das Potential des Eingangssignals "d" geän­ dert wird, während das Potential des Taktsignals "a" gleich dem "HI"-Potential ist, fängt dieses Flipflop 1 derartige Daten auf, die erhalten werden, wenn das Poten­ tial des Taktsignals "a" in das "HI"-Potential geändert wird, wobei es dann die aufgefangenen Daten als das Aus­ gangssignal "g" ausgibt.

Wie oben erklärt ist, fängt die Auffangschaltung für Da­ ten gemäß einer ersten Ausführungsform der vorliegenden Erfindung in einem derartigen Fall, in dem das Potential entweder des Taktsignals "a" oder des Taktsignals "c" in das "HI"-Potential geändert wird, die Daten des Eingangs­ signals "d" auf und hält dieses aufgefangene Eingangssi­ gnal. Diese Auffangschaltung für Daten kann die Daten des Eingangssignals "d" ohne die Verwendung des NOR-Gatters als Antwort auf ein derartiges Signal auffangen, das durch die ODER-Verknüpfung des Taktsignals "a" und des Taktsignals "c" erzeugt wird.

Die Auffangschaltung für Daten gemäß der ersten Ausfüh­ rungsform verwendet kein derartiges NOR-Gatter, das eine große Kapazität eines seiner Eingangsanschlüsse aufweist. Entweder der Inverter oder das Übertragungsgatter ist mit der Signalleitung verbunden, durch die das Taktsignal übertragen wird. Die Kapazität des Eingangsgatters des Inverters beträgt 60 Prozent der Kapazität des Eingangs­ gatters des NOR-Gatters. Außerdem ist die Kapazität des Eingangsgatters des Übertragungsgatters kleiner als die Eingangskapazität des NOR-Gatters. In Übereinstimmung mit der Auffangschaltung für Daten der ersten Ausführungsform kann die Kapazität, die mit der Signalleitung verbunden ist, durch die das Taktsignal übertragen wird, kleiner als diejenige der herkömmlichen Auffangschaltung für Da­ ten gemacht werden. Weil die Kapazität, die mit der Si­ gnalleitung verbunden ist, durch die das Taktsignal über­ tragen wird, vermindert ist, kann die Auffangschaltung für Daten der ersten Ausführungsform bei hoher Geschwin­ digkeit betrieben werden.

Fig. 7 zeigt eine Auffangschaltung für Daten gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

Die in Fig. 7 gezeigte Auffangschaltung für Daten ist durch die Verwendung einer derartigen Struktur angeord­ net, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 in Reihe mit dem Signalweg vorgesehen sind, durch den das Signal vom Knoten N4 zum Knoten N6 übertragen wird. In dieser alternativen Anordnung wird anstelle des Auffangsignals "f" mit positiver Logik das Auffangsignal "e" mit negativer Logik in den Eingang des Auswahlschalters 9 eingegeben.

Fig. 8 zeigt eine Auffangschaltung für Daten gemäß einer dritten Ausführungsform der vorliegenden Erfindung.

Die in Fig. 8 gezeigte Auffangschaltung für Daten ist durch die Verwendung einer derartigen Struktur angeord­ net, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 in einer mit dem Signalweg parallelen Weise vorgesehen sind, durch den das Signal vom Knoten N4 zum Knoten N6 übertragen wird. In dieser alternativen An­ ordnung wird anstelle des Auffangsignals "f" mit positi­ ver Logik das Auffangsignal "e" mit negativer Logik in den Eingang der Auswahlschalter 7 und 9 in einem derarti­ gen Fall eingegeben, in dem sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 zwischen dem Inverter 8 und dem Knoten N4 vorhanden sind. In dem Fall, in dem so­ wohl der Auswahlschalter 7 als auch der Auswahlschalter 9 zwischen dem Inverter 8 und dem Knoten N6 vorhanden sind, wird das Auffangsignal "f" mit positiver Logik in die Eingänge des Auswahlschalters 7 und des Auswahlschalters 9 eingegeben.

Außerdem ist die Auffangschaltung für Daten durch die Verwendung einer derartigen Struktur angeordnet, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 im Signalweg vorgesehen sind, durch den das Signal vom Knoten N6 in den Knoten N4 übertragen wird. In dieser al­ ternativen Anordnung wird anstatt des Auffangsignals "e" mit negativer Logik das Auffangsignal "f" mit positiver Logik in den Eingang des Auswahlschalters 7 eingegeben.

Es sollte selbstverständlich sein, daß die in Fig. 1 ge­ zeigte Auffangschaltung für Daten im Vergleich zu den Auffangschaltungen für Daten, die in Fig. 7 und Fig. 8 gezeigt sind, derartige Vorzüge wie die Hochgeschwindig­ keitsoperationen besitzt. Die in Fig. 1 gezeigte Halblei­ terschaltung besitzt eine derartige Anordnung, daß sowohl das Auffangsignal "e" mit negativer Logik als auch das Auffangsignal "f" mit positiver Logik durch das Slave- Flipflop 3 abgerufen werden. Die Last ist sowohl auf das Auffangsignal "e" mit negativer Logik als auch auf das Auffangsignal "f" mit positiver Logik verteilt. Weil die Last verteilt ist, wird nur eine der Lasten, die entweder dem Auffangsignal "e" mit negativer Logik oder dem Auf­ fangsignal "f" mit positiver Logik gegeben wird, nicht vergrößert, so daß diese Halbleiterschaltung den Vorzug wie den Hochgeschwindigkeitsbetrieb besitzen kann.

Außerdem kann in der Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen das Slave-Flipflop 3 modifiziert sein, um andere Taktsignale einzugeben. In dieser alternativen Anordnung können mehrere Auswahl­ schalter verwendet werden, wobei die Gesamtzahl dieser so ausgewählt wird, daß sie gleich einer Gesamtzahl der Taktsignale ist, die in das Slave-Flipflop 3 eingegeben werden. Wenn andere Auswahlschalter zwischen dem Aus­ gangsanschluß des Inverters 10 und dem Eingangsanschluß des Inverters 8 vorgesehen sind, wird das Auffangsignal "e" mit negativer Logik eingeben. Wenn andere Auswahl­ schalter zwischen dem Ausgangsanschluß des Inverters 8 und dem Eingangsanschluß des Inverters 10 vorgesehen sind, wird das Auffangsignal "f" mit positiver Logik ein­ gegeben.

In dem Fall, in dem weiter andere Taktsignale in das Slave-Flipflop 3 eingegeben werden, besitzen das Taktsi­ gnal "a", das Taktsignal "c" und die anderen Taktsignale die gleichen Frequenzen, wobei sie Phasen besitzen, die voneinander verschieden sind. Wird nun vorausgesetzt, daß die Phase des Taktsignals "a" auf "0" gesetzt ist, wobei eine Gesamtzahl des Taktsignals "c" und anderer Taktsi­ gnale so ausgewählt ist, daß sie "n" ist (das Symbol "n" ist eine natürliche Zahl), können die Phasen des Taktsi­ gnals "c" und der anderen Taktsignale vorzugsweise so ausgewählt werden, daß sie jeweils gleich irgendeinem Wert aus 2πi/(n + 1) sind (das Symbol "1" ist eine natür­ liche Zahl von 0 bis m). In diesem Fall arbeitet das Flipflop 1 bei einer derartigen Betriebsgeschwindigkeit, die der Betriebsgeschwindigkeit äquivalent ist, die ver­ wirklicht ist, wenn ein Taktsignal mit einer Frequenz eingegeben wird, die n-mal höher als die Frequenz des Taktsignals "a" ist.

Fig. 9 zeigt eine Auffangschaltung für Daten gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Die Auffangschaltung für Daten der vierten Ausführungsform ist mit einem Puffer und einem Flipflop versehen. Ein Taktsignal "a" wird über eine erste Taktsignalleitung 42 in diesen Puffer 41 eingegeben. Der Puffer 41 ist gebil­ det, indem ein Inverter in Reihe mit diesen Puffer 41 ge­ schaltet ist. Die Signalform dieses Taktsignals "a" wird deformiert, während dieses Taktsignal über die erste Taktsignalleitung 42 übertragen wird. Der Puffer 41 re­ produziert eine Signalform des Taktsignals "a". Der Puf­ fer 41 gibt ein derartiges Signal, das im wesentlichen zum Taktsignal "a" völlig gleich ist, als ein erstes lo­ kales Taktsignal "h" aus.

Das erste lokale Taktsignal "h" wird in das Flipflop 43 eingegeben. Das Flipflop 43 enthält sowohl ein Master- Flipflop 44 als auch ein Slave-Flipflop 45. Als Antwort auf das erste lokale Taktsignal "h" fängt das Master- Flipflop 44 ein Eingangssignal "d" auf, wobei es dann die aufgefangenen Daten hält. Das Master-Flipflop 44 gibt dann die Daten mit negativer Logik der gehaltenen Daten als ein Auffangsignal "e" mit negativer Logik aus.

Sowohl das erste lokale Taktsignal "h" als auch ein zwei­ tes Taktsignal "c" werden in das Slave-Flipflop 45 einge­ geben. Das Slave-Flipflop 45 fängt das Auffangsignal "e" mit negativer Logik als Antwort auf ein durch ODER-Verknüpfung zwischen dem ersten lokalen Taktsignal "h" und dem zweiten Taktsignal "c" erzeugtes Signal auf. Das Slave-Flipflop 45 hält die aufgefangenen Daten. Das Slave-Flipflop 45 gibt die gehaltenen Daten als ein Aus­ gangssignal "g" aus.

Das Master-Flipflop 44 enthält einen Auswahlschalter 46. Sowohl ein Eingangsanschluß N0 als auch ein Knoten N1 sind mit dem Eingang des Auswahlschalters 46 verbunden. Der Knoten N0 entspricht einem derartigen Knoten, in den ein Eingangssignal "d" eingegeben wird. Der Knoten N1 entspricht einem derartigen Knoten, der die Daten mit po­ sitiver Logik der Daten hält, die vom Master-Flipflop 44 gehalten werden. Eine Erzeugungsstufe eines Potentials am Knoten N1 wird später erklärt.

Der Auswahlschalter 46 enthält sowohl ein Übertragungs­ gatter 46a als auch ein weiteres Übertragungsgatter 46b. Das Übertragungsgatter 46a ist mit dem Eingangsanschluß N0 verbunden. Dieses Übertragungsgatter 46a wird in einen EIN-Zustand gebracht, wenn das erste lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 mit einem Knoten N2 verbunden. Das Übertragungsgatter 46b wird in einen AUS-Zustand ge­ bracht, wenn das erste lokale Taktsignal "h" das "HI"-Po­ tential besitzt. Zu diesem Zeitpunkt ist der Eingangsan­ schluß N0 nicht mit dem Knoten N2 verbunden. Das Übertra­ gungsgatter 46a besitzt eine ähnliche Struktur wie dieje­ nige des Übertragungsgatters 4b.

Das Übertragungsgatter 46b ist mit dem Knoten N1 verbun­ den. Dieses Übertragungsgatter 46b wird in einen AUS-Zu­ stand gebracht, wenn das erste lokale Taktsignal "h" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Kno­ ten N1 nicht mit dem Knoten N2 verbunden. Das Übertra­ gungsgatter 46b wird in einen EIN-Zustand gebracht, wenn das lokale Taktsignal "b" das "HI"-Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 mit dem Knoten N2 ver­ bunden. Das Übertragungsgatter 46b besitzt eine ähnliche Struktur wie diejenige des Übertragungsgatters 4a.

Der Knoten N2 ist mit einem Eingang eines Inverters 47 verbunden. Der Inverter 47 invertiert das Potential des Knotens N2 und gibt dann das invertierte Potential an den Knoten N3 aus. Der Knoten N3 hält die Daten mit negativer Logik der Daten, die vom Master-Flipflop 44 gehalten wer­ den. Das Potential am Knoten N3 wird als ein Auffangsi­ gnal "e" mit negativer Logik an das Slave-Flipflop 45 ausgegeben. Der Knoten N3 ist mit dem Eingang des Inver­ ters 48 verbunden. Der Inverter 48 invertiert das Poten­ tial am Knoten N3 und gibt dann das invertierte Potential an den Knoten N1 aus.

Das Slave-Flipflop 45 enthält ein NOR-Gatter 49. Das NOR- Gatter 49 NOR-verknüpft das erste lokale Taktsignal "h" und das zweite Taktsignal "c", wobei es dann das NOR-ver­ knüpfte Signal als ein zweites lokales Taktsignal "j" ausgibt.

Das Slave-Flipflop 45 enthält ferner einen Auswahlschal­ ter 50. Der Eingang des Auswahlschalters 50 ist sowohl mit dem im Master-Flipflop 44 enthaltenen Knoten N3 als auch mit dem im Slave-Flipflop 45 enthaltenen Knoten N4 verbunden. Das Auffangsignal "e" mit negativer Logik wird von dem mit dem Knoten N3 verbundenen Eingang eingegeben. Andererseits wird eine Erzeugungsstufe des Potentials am Knoten N4 später erklärt. Der Ausgang des Auswahlschal­ ters 48 ist mit dem Knoten N5 verbunden.

Als Antwort auf das zweite lokale Taktsignal "j" verbin­ det der Auswahlschalter 50 den Knoten N5 entweder mit dem Knoten N3 oder mit dem Knoten N4. Wenn das zweite lokale Taktsignal "j" ein "HI"-Potential wird, verbindet der Auswahlschalter 50 sowohl den Knoten N4 als auch den Kno­ ten N5 miteinander. In diesem Fall entspricht der Knoten N4 einem derartigen Knoten, in dem die Daten mit negati­ ver Logik der Daten gehalten werden, die vom Slave-Flip­ flop 45 gehalten werden. Zu diesem Zeitpunkt werden die Daten mit negativer Logik der Daten eingegeben, die vom Slave-Flipflop 45 gehalten werden. Wenn das zweite lokale Taktsignal "j" ein "LO"-Potential wird, verbindet der Auswahlschalter 50 sowohl den Knoten N3 als auch den Kno­ ten N5 miteinander. Zu diesem Zeitpunkt wird das Auffang­ signal "e" mit negativer Logik in den Knoten N5 eingege­ ben.

Der Auswahlschalter 50 ist sowohl mit einem Übertragungs­ gatter 50a als auch mit einem Übertragungsgatter 50b ver­ sehen. Das Übertragungsgatter 50a ist mit dem Knoten N4 verbunden. Das Übertragungsgatter 50b ist mit dem Knoten N3 verbunden. Das Übertragungsgatter 50a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4a. Das Übertra­ gungsgatter 50b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungs­ gatters 4b. Der Auswahlschalter 50 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejeni­ gen des Auswahlschalters 4.

Der Knoten N5 ist mit dem Eingang eines Inverters 51 ver­ bunden. Der Inverter 51 invertiert das Potential des Kno­ tens N5 und gibt dann das invertierte Potential an einen Knoten N6 aus. Der Knoten N6 bildet einen derartigen Kno­ ten, in dem die Daten mit positiver Logik der Daten gehalten werden, die vom Slave-Flipflop 45 gehalten wer­ den.

Der Knoten N6 ist mit einem Eingang eines Inverters 52 verbunden. Der Inverter 52 invertiert das Potential des Knotens N6 und gibt dann das invertierte Potential an den Knoten N4 aus.

Der Eingang eines AusgangsInverters 53 ist außerdem mit dem Knoten N5 verbunden. Der AusgangsInverter 53 inver­ tiert das Potential des Knotens N5 und gibt dann das in­ vertierte Potential als ein Ausgangssignal "g" aus. Die Daten mit negativer Logik der Daten, die vom Slave-Flip­ flop 45 gehalten werden, werden in diesem Knoten N5 gehalten. Im Ergebnis werden die vom Slave-Flipflop 45 gehaltenen Daten als das Ausgangssignal "g" ausgegeben.

Die Operationen der Auffangschaltung für Daten gemäß der vierten Ausführungsform sind im wesentlichen mit denen der Auffangschaltung für Daten gemäß den ersten bis drit­ ten Ausführungsformen völlig gleich. In einem derartigen Fall, in dem das erste Taktsignal "a", das zweite Taktsi­ gnal "c" und das Eingangssignal "d", die die in Fig. 6 gezeigten Signalformen besitzen, in die Auffangschaltung für Daten der vierten Ausführungsform eingegeben werden, ist die Signalform des Ausgangssignals "g" zu derjenigen der Auffangschaltung für Daten der ersten bis dritten Ausführungsformen völlig gleich.

In der Auffangschaltung für Daten der vierten Ausfüh­ rungsform ist das durch das NOR-Gatter 49 angesteuerte Element nur der Auswahlschalter 50. Im Ergebnis kann die maximale Ansteuerungsfähigkeit des verwendeten NOR-Gat­ ters im Vergleich zu derjenigen der herkömmlichen Auf­ fangschaltung für Daten vermindert sein. Im Ergebnis kann die Auffangschaltung für Daten der zweiten Ausführungs­ form den Vorzug des Hochgeschwindigkeitsbetriebs besit­ zen.

Fig. 10 zeigt eine Auffangschaltung für Daten gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Die in Fig. 10 gezeigte Auffangschaltung für Daten ist so an­ geordnet, daß verschiedene Schaltungselemente zu der Auf­ fangschaltung für Daten der ersten bis dritten Ausfüh­ rungsformen hinzugefügt sind.

Die Auffangschaltung für Daten gemäß der fünften Ausfüh­ rungsform ist mit einer internen Takterzeugungsschaltung und einem ersten Anschluß und außerdem mit einem zweiten Anschluß versehen. Wie in Fig. 10 gezeigt ist, gibt diese interne Takterzeugungsschaltung 34 ein internes Taktsi­ gnal "k" an einen Schalter 35 aus. Ein erstes externes Taktsignal "1" wird in den ersten Anschluß 36 eingegeben. Der erste Anschluß 36 ist mit dem Schalter 35 verbunden. Der Schalter 35 gibt entweder das interne Taktsignal "k" oder das erste externe Taktsignal "1" als ein Taktsignal "a" aus. Das Taktsignal "a" wird über eine erste Taktsi­ gnalleitung 32 in einen Inverter 31 eingegeben. Der In­ verter 31 gibt das Taktsignal "a" an ein Flipflop 1 aus.

Ein zweites externes Taktsignal "m" wird in einen zweiten Anschluß 38 eingegeben. Das zweite externe Taktsignal "m" wird ein Taktsignal "c". Das Taktsignal "c" wird über eine zweite Taktsignalleitung 33 in das Flipflop 1 einge­ geben. Dieses Flipflop enthält sowohl ein Master-Flipflop 2 als auch ein Slave-Flipflop 3. Das Flipflop 1 besitzt die gleiche Schaltungsanordnung wie diejenige der Auf­ fangschaltung für Daten gemäß den ersten bis dritten Aus­ führungsformen, wobei es in einer zu den ersten bis drit­ ten Ausführungsformen ähnlichen Weise betrieben wird.

Die Operationen der Auffangschaltung für Daten gemäß der fünften Ausführungsform werden nun beschrieben. In der Auffangschaltung für Daten der fünften Ausführungsform werden zwei verschiedene Betriebsarten, eine Prüfbe­ triebsart und die normale Betriebsart selektiv umgeschaltet. Die Prüfbetriebsart entspricht einer derartigen Be­ triebsart, in der die Auffangschaltung für Daten von ei­ ner Prüfvorrichtung geprüft wird. Die normale Betriebsart bedeutet eine derartige Betriebsart, in der eine Halblei­ tervorrichtung, die die Auffangschaltung für Daten der dritten Ausführungsform enthält, unabhängig betrieben wird.

Zuerst werden nun die Operationen dieser Auffangschaltung für Daten in der Prüfbetriebsart erklärt. Zu diesem Zeit­ punkt ist der Schalter 35 in einer derartigen Weise ein­ gestellt, daß die erste Taktsignalleitung 32 mit dem er­ sten Anschluß 36 verbunden ist. Das erste externe Taktsi­ gnal "1" wird von einer (nicht gezeigten) Prüfvorrichtung in den ersten Anschluß 36 eingegeben. Das zweite externe Taktsignal "m" wird von der Prüfvorrichtung in den zwei­ ten Anschluß 37 eingegeben. Sowohl das erste externe Taktsignal "1" als auch des zweite externe Taktsignal "m" besitzen die gleichen Frequenzen, wobei sie außerdem Pha­ sen besitzen, die sich um "π" voneinander unterscheiden. Der Schalter 35 verbindet die erste Taktsignalleitung 32 mit dem ersten Anschluß 36. Das Taktsignal "a" wird das erste externe Taktsignal "1". Das Taktsignal "c" wird das zweite externe Taktsignal "m".

Das Taktsignal "a" wird vom Inverter 31 invertiert, wobei dann das invertierte Taktsignal als das lokale Taktsignal "b" in das Flipflop 1 eingegeben wird. Außerdem wird das Taktsignal "c" in dieses Flipflop 1 eingegeben. Das Flip­ flop 1 führt die Auffangoperation als Antwort auf das Si­ gnal aus, das das Ergebnis der ODER-Verknüpfung zwischen dem Taktsignal "a" und dem Taktsignal "c" ist. Weil so­ wohl das erste externe Taktsignal "1" als auch das zweite externe Taktsignal "m" die gleichen Frequenzen und außer­ dem Phasen besitzen, die sich um "π" voneinander unter­ scheiden, kann das Flipflop 1 bei einer Frequenz angesteuert werden, die zweimal die Frequenz entweder des er­ sten externen Taktsignals "1" oder der zweiten externen Taktsignals "m" ist.

Als nächstes werden die Operationen dieser Auffangschal­ tung für Daten in der normalen Betriebsart erklärt. Zu diesem Zeitpunkt ist der Schalter 35 in einer derartigen Weise eingestellt, daß die erste Taktsignalleitung 32 mit der internen Takterzeugungsschaltung 34 verbunden ist. Das Taktsignal "a" wird das interne Taktsignal "k". Ande­ rerseits wird das Potential des zweiten Taktsignalleitung 33 auf einem "LO"-Potential aufrechterhalten. Das Poten­ tial des Taktsignals "c" ist auf dem "LO"-Potential fi­ xiert. Das Flipflop 1 führt die Auffangoperation als Ant­ wort auf das Signal aus, das als das Ergebnis der ODER- Verknüpfung aus dem Taktsignal "a" und dem Taktsignal "c" erhalten wird. Im Ergebnis kann das Flipflop 1 bei der Frequenz des internen Taktsignals "k" angesteuert werden.

Ähnlich zur Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen kann die Auffangschaltung für Daten der fünften Ausführungsform die Kapazität der ersten Taktsignalleitung 32 vermindern. Als eine Folge kann in dem Fall, in dem die Auffangschaltung für Daten der fünften Ausführungsform in der normalen Betriebsart betrieben wird, der Hochgeschwindigkeitsbetrieb dieser Auffangschaltung für Daten verwirklicht werden. Weil au­ ßerdem die Prüfbetriebsart verwendet wird, selbst wenn die Frequenz des von der Prüfvorrichtung eingespeisten Taktsignals niedrig ist, kann die Auffangschaltung für Daten der fünften Ausführungsform in einem derartigen Hochgeschwindigkeitsbetrieb angesteuert werden, der ähn­ lich zu dem ist, in dem das Taktsignal mit hoher Frequenz eingespeist wird. Wie oben erklärt ist, kann diese Auf­ fangschaltung für Daten in der normalen Betriebsart im Hochgeschwindigkeitsbetrieb angesteuert werden, während die Auffangschaltung für Daten der dritten Ausführungs­ form mit der Prüfbetriebsart ausgerüstet ist.

Die Auffangschaltung für Daten der fünften Ausführungs­ form kann außerdem ähnlich zu den ersten bis dritten Aus­ führungsformen in einer derartigen Weise alternativ ange­ ordnet sein, daß andere externe Taktsignale in das Slave- Flipflop 45 eingegeben werden. In einem derartigen Fall, in dem andere externe Taktsignale in das Slave-Flipflop 45 eingegeben werden, besitzen das erste externe Taktsi­ gnal "1", das zweite externe Taktsignal "m" und außerdem die anderen externen Taktsignale die gleiche Frequenzen, wobei sie aber voneinander verschiedene Phasen besitzen. Wird nun vorausgesetzt, daß die Phase des ersten externen Taktsignals "1" auf "0" gesetzt ist, wobei eine Gesamt­ zahl des zweiten externen Taktsignals "m" und der anderen externen Taktsignale so gewählt wird, daß sie gleich "n" ist (das Symbol "n" ist eine natürliche Zahl), können die Phasen des zweiten Taktsignals "m" und der anderen Takt­ signale vorzugsweise so gewählt werden, daß sie jeweils gleich irgendeinem Wert aus 2πi/(n + 1) sind (das Symbol "1" ist eine natürliche Zahl von 0 bis m). In diesem Fall arbeitet das Flipflop 1 bei einer derartigen Betriebsge­ schwindigkeit, die zu der Betriebsgeschwindigkeit äquiva­ lent ist, die verwirklicht ist, wenn das Taktsignal eine Frequenz besitzt, die n-mal höher als die Frequenz des Taktsignals "a" ist.

Wie oben ausführlich beschrieben ist, kann gemäß der Auf­ fangschaltung für Daten gemäß der vorliegenden Erfindung die Halbleiterschaltung geschaffen werden, die die Daten als Antwort auf mehrere Taktsignale auffangen kann, wäh­ rend die Kapazität der Signalleitung, die verwendet wird, um das Taktsignal einzuspeisen, weiter vermindert werden kann. Außerdem kann gemäß der Auffangschaltung für Daten gemäß der vorliegenden Erfindung die Halbleiterschaltung geschaffen werden, die die Daten als Antwort auf mehrere Taktsignale auffangen kann, während die maximale Ansteue­ rungsfähigkeit der Verknüpfungsschaltungen im Gebrauch weiter vermindert werden kann.

Spezifischer gibt es einen insofern spezifischen Vorzug, als daß die Auffangschaltung für Daten gemäß dieser Aus­ führungsform als die Auffangschaltung für Daten verwendet wird, die durch das Umschalten zwischen der normalen Be­ triebsart und der Prüfbetriebsart betrieben wird. Gemäß der Auffangschaltung für Daten der vorliegenden Erfindung kann die Kapazität der Signalleitung vermindert sein. Im Ergebnis kann die Verzögerungszeit des Taktsignals ver­ kürzt sein, selbst wenn das Taktsignal mit der höheren Frequenz (z. B. 200 MHz) in die Auffangschaltung für Da­ ten der vorliegenden Erfindung eingespeist wird, die in der normalen Betriebsart betreibbar ist. Außerdem kann die ansteigende Signalform des Taktsignals steil gemacht werden. Im Ergebnis ist es möglich, den fehlerhaften Be­ trieb der Auffangschaltung für Daten zu vermeiden. Wie oben erklärt ist, kann diese Auffangschaltung für Daten den Prüfbetrieb mit n-facher Hochgeschwindigkeit in der Prüfbetriebsart ausführen, ohne einen ungünstigen Einfluß auf den Betrieb in der normalen Betriebsart auszuüben, selbst wenn die Schaltung für die Multiplikation mit n in der Auffangschaltung für Daten der vorliegenden Erfindung aufgebaut ist.

Claims (16)

1. Auffangschaltung für Daten, umfassend:
ein Master-Flipflop, das auf ein erstes Taktsi­ gnal antwortet, um ein erstes Signal abzurufen, das erste Signal als Binärdaten zu halten und die ersten Daten als ein zweites Signal auszugeben; und
ein Slave-Flipflop, das auf eine ODER-Verknüpfung des ersten Taktsignals und eines zweiten Taktsignals ant­ wortet, um das zweite Signal abzurufen, die dem zweiten Signal entsprechenden zweiten Daten zu halten und außer­ dem ein drittes Signal auszugeben, das den zweiten Daten entspricht.

2. Auffangschaltung für Daten nach Anspruch 1, wo­ bei: das Slave-Flipflop umfaßt:
einen ersten Knoten, der die zweiten Daten als eine Spannung empfängt; und
einen zweiten Knoten, der die komplementären Da­ ten der zweiten Daten als eine Spannung empfängt;
einen Inverter, der zwischen den ersten Ausgangs­ knoten und den zweiten Ausgangsknoten geschaltet ist;
einen ersten Schalter, der als Antwort auf das erste Taktsignal das zweite Signal an den ersten Knoten ausgibt; und
einen zweiten Schalter, der als Antwort auf das zweite Taktsignal das zweite Signal an den zweiten Knoten ausgibt.

3. Auffangschaltung für Daten nach Anspruch 2,
wobei das Master-Flipflop umfaßt:
einen ersten Knoten, der die ersten Daten emp­ fängt; und
einen zweiten Knoten, der die komplementären Da­ ten der ersten Daten empfängt;
wobei der erste Schalter als Antwort auf das erste Taktsignal den ersten Knoten des Master-Flipflops mit dem ersten Knoten des Slave-Flipflops verbindet, während der zweite Schalter als Antwort auf das zweite Taktsignal den zweiten Knoten des Master-Flipflops mit dem zweiten Knoten des Slave-Flipflops verbindet.

4. Auffangschaltung für Daten nach Anspruch 3, wo­ bei: sowohl das erste Taktsignal als auch das zweite Taktsignal die gleichen Frequenzen und außerdem Phasen besitzen, die voneinander verschieden sind.

5. Auffangschaltung für Daten nach Anspruch 1: wobei die Auffangschaltung für Daten umfaßt:
eine interne Takterzeugungsschaltung zum Erzeugen eines dritten Taktsignals;
einen ersten Anschluß, in den das erste externe Taktsignal eingespeist wird;
einen zweiten Anschluß, in den das zweite externe Taktsignal eingespeist wird; und
einen Schalter; und wobei:
der Schalter sowohl mit der internen Takterzeu­ gungsschaltung als auch dem ersten Anschluß verbunden ist, wobei er entweder das dritte Taktsignal oder das er­ ste externe Taktsignal als das erste Taktsignal ausgibt; und
der zweite Anschluß das zweite externe Taktsignal als ein zweites Taktsignal ausgibt.

6. Auffangschaltung für Daten nach Anspruch 2, wobei das Master-Flipflop umfaßt:
einen ersten Knoten, der erste Daten empfängt; und
einen zweiten Knoten, der die komplementären Da­ ten der ersten Daten empfängt;
wobei der erste Schalter als Antwort auf das erste Taktsignal den ersten Knoten des Master-Flipflops mit dem ersten Knoten des Slave-Flipflops verbindet, während der zweite Schalter als Antwort auf das zweite Taktsignal den ersten Knoten des Master-Flipflops mit dem zweiten Knoten des Slave-Flipflops verbindet.

7. Auffangschaltung für Daten nach Anspruch 2,
wobei das Master-Flipflop umfaßt:
einen ersten Knoten, der die ersten Daten emp­ fängt; und
einen zweiten Knoten, der die komplementären Da­ ten der ersten Daten empfängt;
wobei der erste Schalter als Antwort auf das er­ ste Taktsignal den ersten Knoten des Master-Flipflops mit dem ersten Knoten des Slave-Flipflops verbindet, während der zweite Schalter als Antwort auf das zweite Taktsignal den ersten Knoten des Master-Flipflops mit dem ersten Knoten des Slave-Flipflops verbindet.

8. Auffangschaltung für Daten, umfassend:
einen Eingangsknoten, der ein Eingangssignal emp­ fängt;
ein Master-Flipflop, das das Eingangssignal zu einem ersten Knoten überträgt, wenn sich ein erstes Takt­ signal in einem ersten Zustand befindet, und das einen Spannungspegel des Eingangssignals am ersten Knoten hält, wenn sich das erste Taktsignal in einem zweiten Zustand befindet; und
ein Slave-Flipflop, das den gehaltenen Spannungs­ pegel zu einem zweiten Knoten überträgt, wenn sich das zweite Taktsignal in einem zweiten Zustand befindet;
wobei das Slave-Flipflop als Antwort auf ein zweites Taktsignal, das eine erste Betriebsart anzeigt, wenn sich das erste Taktsignal im ersten Zustand befin­ det, eine Spannung am ersten Knoten hält;
wobei das Slave-Flipflop als Antwort auf ein zweites Taktsignal, das eine zweite Betriebsart anzeigt, wenn sich das erste Taktsignal im ersten Zustand befin­ det, einen am ersten Knoten vorhandenen Spannungspegel am zweiten Knoten setzt.

9. Auffangschaltung für Daten nach Anspruch 8, wobei das Master-Flipflop umfaßt:
ein erstes Übertragungsgatter eines ersten Typs, das mit dem Eingangsknoten verbunden ist;
einen ersten Inverter, der zwischen das erste Übertragungsgatter und den ersten Knoten geschaltet ist;
einen zweiten Inverter, der mit dem ersten Knoten verbunden ist; und
ein zweites Übertragungsgatter eines zweiten Typs, das mit dem zweiten Inverter und dem ersten Über­ tragungsgatter verbunden ist;
wobei das erste und das zweite Übertragungsgatter das erste Taktsignal empfangen.

10. Auffangschaltung für Daten nach Anspruch 9, wobei das Slave-Flipflop umfaßt:
ein drittes Übertragungsgatter des zweiten Typs, das zwischen den ersten Knoten und den zweiten Knoten ge­ schaltet ist;
einen dritten Inverter, der mit dem dritten Über­ tragungsgatter verbunden ist;
ein viertes Übertragungsgatter des ersten Typs, das zwischen den dritten Inverter und einen dritten Kno­ ten geschaltet ist;
ein fünftes Übertragungsgatter des zweiten Typs, das zwischen einen Verbindungspunkt des zweiten Übertra­ gungsgatters und des zweiten Inverters und den dritten Knoten geschaltet ist;
einen vierten Inverter, der mit dem dritten Kno­ ten verbunden ist; und
ein sechstes Übertragungsgatter des ersten Typs, das zwischen den vierten Inverter und das dritte Übertra­ gungsgatter geschaltet ist;
wobei das dritte und das sechste Übertragungsgat­ ter das erste Taktsignal empfangen;
während das vierte und das fünfte Übertragungsgatter das zweite Taktsignal empfangen.

11. Auffangschaltung für Daten nach Anspruch 9, wobei das Slave-Flipflop umfaßt:
ein drittes Übertragungsgatter des zweiten Typs, das mit dem ersten Knoten verbunden ist;
einen dritten Inverter, der zwischen das dritte Übertragungsgatter und den zweiten Knoten geschaltet ist;
einen vierten Inverter, der mit dem zweiten Kno­ ten verbunden ist;
ein viertes Übertragungsgatter des ersten Typs, das zwischen den vierten Inverter und einen dritten Kno­ ten geschaltet ist;
ein fünftes Übertragungsgatter des zweiten Typs, das zwischen den ersten Knoten und den dritten Knoten ge­ schaltet ist; und
ein sechstes Übertragungsgatter des ersten Typs, das zwischen den dritten Knoten und das dritte Übertra­ gungsgatter geschaltet ist;
wobei das dritte und das sechste Übertragungsgat­ ter das erste Taktsignal empfangen;
während das vierte und das fünfte Übertragungsgatter das zweite Taktsignal empfangen.

12. Auffangschaltung für Daten nach Anspruch 9, wobei das Slave-Flipflop umfaßt:
ein drittes Übertragungsgatter des zweiten Typs, das zwischen den ersten Knoten und den zweiten Knoten ge­ schaltet ist;
einen dritten Inverter, der mit dem zweiten Kno­ ten verbunden ist;
einen vierten Inverter, der mit dem dritten Inverter verbunden ist;
ein viertes Übertragungsgatter des ersten Typs, das zwischen den vierten Inverter und den zweiten Knoten geschaltet ist;
ein fünftes Übertragungsgatter des zweiten Typs, das zwischen den ersten Knoten und den zweiten Knoten ge­ schaltet ist; und
ein sechstes Übertragungsgatter des ersten Typs, das zwischen den vierten Inverter und den zweiten Knoten geschaltet ist;
wobei das dritte und das sechste Übertragungsgat­ ter das erste Taktsignal empfangen;
während das vierte und das fünfte Übertragungsgatter das zweite Taktsignal empfangen.

13. Auffangschaltung für Daten nach Anspruch 9, wobei das Slave-Flipflop umfaßt:
ein drittes Übertragungsgatter des zweiten Typs, das zwischen den ersten Knoten und den zweiten Knoten ge­ schaltet ist;
einen dritten Inverter, der mit dem zweiten Kno­ ten verbunden ist;
einen vierten Inverter, der mit dem dritten Inverter verbunden ist;
ein viertes Übertragungsgatter des ersten Typs, das zwischen den vierten Inverter und den zweiten Knoten gekoppelt ist; und
ein ODER-Gatter mit einem Eingangsanschluß, der das erste und das zweite Taktsignal empfängt, und mit ei­ nem Ausgangsanschluß, der mit dem dritten und dem vierten Übertragungsgatter verbunden ist.

14. Verfahren zum Betreiben einer Auffangschaltung für Daten, mit den Schritten:
Abrufen erster Daten, die durch ein erstes Signal angezeigt werden, in ein Master-Flipflop als Antwort auf das erste Taktsignal;
Halten der ersten Daten im Master-Flipflop als Antwort auf das erste Taktsignal;
Ausgeben der ersten Daten als ein zweites Signal;
Abrufen der zweiten Daten, die dem zweiten Signal entsprechen, in ein Slave-Flipflop als Antwort auf ein Signal, das als das Ergebnis einer ODER-Verknüpfung aus dem ersten Taktsignal und entweder einem oder mehreren zweiten Taktsignalen erhalten wird;
Halten der zweiten Daten im Slave-Flipflop als Antwort auf das Ergebnis der ODER-Verknüpfung; und
Ausgeben eines dritten Signals aus dem Slave- Flipflop, das die zweiten Daten angibt.

15. Verfahren zum Betreiben einer Auffangschaltung für Daten nach Anspruch 14, wobei: sowohl das erste Taktsignal als auch das zweite Taktsignal die gleichen Frequenzen und außerdem Phasen besitzen, die voneinander verschieden sind.

16. Verfahren zum Betreiben einer Auffangschaltung für Daten nach Anspruch 14, wobei: unter der Annahme, daß die Phase des ersten Takt­ signals auf "0" gesetzt ist und die Gesamtzahl der zwei­ ten Taktsignale so gewählt wird, daß sie "n" ist (wobei das Symbol "n" eine natürliche Zahl ist), die Phase des zweiten Taktsignals gleich irgendeinem Wert aus 2πi(n + 1) ist (wobei das Symbol "i" eine natürliche Zahl von 1 bis "n" ist).