DE2828822C2 - Digitale Halbleiterschaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine digitale Halbleiterschaltung aus mindestens zwei Schaltungsteilen mit jeweils einer der Aufnahme bzw. Übci tragung von Digitalinformation dienenden Kette aus jeweils gleichen Speicherzellen, bei der die Ketten von Speicherzellen von einem gemeinsamen Taktgeber gesteuert sind.

Bevorzugt sind die Speicherzellen, aus welchen die beiden Ketten in den Schaltungsteilen aufgebaut sind, als bistabile Kippstufen ausgebildet, also Flip-Flopzellen, obwohl beispielsweise auch ladungsgekoppelte Speicherzellen, sog. CCD-Zellen, möglich sind. Beim Aufbau der einzelnen Ketten sind die Signalausgänge der jeweils vorausgehenden Zelle an die entsprechenden Signaleingänge der jeweils nachfolgenden Zelle geschaltet, so daß die in der vorausgehenden Zelle gespeicherte Binärinformation aufgrund der durch den Taktgeber erzeugten und durch eine Folge äquidistanter Binärimpulsc dargestellten Takte an die folgende Zelle weitergereicht wird. Sonnt kann /. H. die Kette von Speicherzellen einen Digital/ahk'r oder einen Frequenzteiler oder ein Schieberegister bilden.

In vielen fällen wird die digitale Halbleiterschaltung aus einer Vielzahl einander gleicher SclialtungMeile bestehen, die entweder auf einem gemeinsamen llalbleiterchip integriert sind oder aiii mehrere Halblciterrhips

verteilt sind, die dann jeweils einen IC-Baustein bilden. Diese werden dann entsprechend dem vorgesehenen Schaltungsplan über die Elektroden oder Pins des Bausteins zusammengeschaltet. Jeder dei einander gleichen Schaltungsteile ist mit einer Ktite von Speicherzellen ausgerüstet, die einen für die eigentliche Funktion des Bausteins wesentlichen Bestandteil bildet Alle diese Speicherzellenketten und vorzugsweise auch weitere Bestandteile der Schaltung werden durch den gemeinsamen Taktgeber gesteuert, der selbst mit weiteren Schaltungsteilen zusätzlich im Innern eines der Bausteine miterzeugt sein kann.

Vor allem bei der Aufteilung der Halbleiterschaltung in diverse IC-Bausteine können — veranlaßt durch Störimpulse — unerwünschte Verschiebungen zwischen dem Betriebsverhalten der einzelnen Speicherketten vorkommen, die das taktmäßige Zusammenarbeiten der einzelnen Schaltungsteile beeinträchtigen. Handelt es sich beispielsweise um das Zusammenarbeiten von jeweils einen Digitalzähler enthaltenden IC-Bausteinen, bei denen für die angestrebte Wirkung der Schaltung ein bestimmter Zählerstand des Zählers im ersten IC-Baustein mit einem bestimmten Zählerstand des Zählers in einem zweiten IC-Baustein vorliegen soll, um eine angestrebte Wirkung auf die Gesamtschaltung realisieren zu können, so kann durch eine solche Störung eine Diskrepanz der Zählerstände eintreten, durch die die beabsichtigte Wirkung vereitelt wird.

Der Erfindung liegt daher die Aufgabe zugrunde, neben der Wirkung des Taktgebers eine zusätzliche Kontrolle der digitalen Betriebszustände der einzelnen Ketten von digitalen Speicherzellen im Sinne einer Synchronisierung zur Verfügung zu haben, die von einer der Ketten (Master) gesteuert wird, und der dann die Ketten in den übrigen Teilen der Schaltung (Slaves) unterworfen sind. Ferner hat die Erfindung die Aufgabe, diese Synchronisierung zwischen zwei Schaltungsteilen mit einem Minimum an Verbindungswegen zu erreichen.

Eine Vorrichtung der eingangs definierten Art, die das Verlangte leistet, ist erfindungsgemäß derart ausgestaltet, daß die Kette von Speicherzellen eines ersten Schaltungsteils mit einem bei Anregung jeweils einen Digitalimpuls emittierenden Signalgeber derart gekoppelt ist, daß der Signalgeber mit dem Erreichen eines vorgegebenen bestimmten Digitalzustandes seiner Kette von Speicherzellen einen Digitalimpuls emittiert, daß ferner eine Amplitudenmodulation der vom gemeinsamen Taktgeber erzeugten Folge von Taktsignalen durch den vom Signalgeber emittierten Digitalimpuls vorgesehen ist, und daß schließlich das auf diese Weise modulierte Taktsignal dem zweiten Schaltungsteil über eine auf die Modulation ansprechende und bei deren Vorhandensein den digitalen Betriebszustand der Kette von Speicherzellen des zweiten Schaltungsteils korrigierenden Signalerkennungsschaltung zugeführt ist.

Die Erfindung hat bei ihrer Anwendung auf eine aus mehreren IC-Bausteinen zusammengesetzte Digitalschaltung der eingangs definierten Art den Vorteil, daß der Einstellbefehl (gegeben durch den Reiter) und der den betreffenden Baustein steuernde Takt über ein und denselben Anschlußstift des Halbleiterbausteins übertragbar ist, was sowohl für den die erste Schaltung aufnehmenden Master-Baustein als auch für den zweiten Baustein, also den Slave-Baustein und ggf. vorhandene weitere Slave-Bausteine gilt. Der Masterbaustein erzeugt den l"instellimpuls für die Einstellung der Speicherketten der zugeordneten Slave-Bausteine und setzt ihn als Reiter auf den zugehörigen Zähltakt auf. Der Slave-Baustein erkennt den Reiter als Einstellbefehl und benützt ihn zur Synchronisierung seines Zählers bzw. Teilers bzw. Schieberegisters.

Bevorzugt ist der Signalgeber im ersten Schaltungsteil derart ausgebildet, daß der von ihm erzeugte digitale Signalimpuls denselben Pegel wie ein mit ihm synchroner Taktimpuls aufweist, so daß durch die Amplitudenmodulation ein gegenüber den übrigen Taktimpulsen eine überhöhte Amplitude aufweisender Impuls in der Sequenz der Taktimpulse erscheint, der dann zur Korrektur der Einstellung der Speicherzellenkette im zweiten Schaltungsteil und gegebenenfalls weiterer dem zweiten Schaltungsteil entsprechend ausgebildeter Schaltungsteile herangezogen wird. Dieser Impuls mit überhöhter Amplitude wird im folgenden als » Reiter« bezeichnet.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird nun anhand der F i g. 1 bis 3 näher beschrieben. In Fig. 1 ist ein die wesentlichsten Teile der erfindungsgemäßen Vorrichtung darstellendes Blockschaltbild angegeben. In F i g. 2 sind die zur Steuerung der Speicherketten in den Slave-Schaltungsteilen bzw. Bausteinen und in Fig.3 ein detailliertes Schaltbild einer bevorzugten Ausgestaltung der Vorrichtung dargestellt. Dabei ist der Fall berücksichtigt, daß Master und Slave in verschiedenen Halbleiterkristallen untergebracht sind und somit je einen integrierten Halbleiterbaustein bilden. Der Master ist mit M, der Slave mit S bezeichnet.

Im allgemeinen enthalten der Masterbaustein und die Slave-Bausteine weitere Schaltungsteile WS, auf die aber im Rahmen der Erfindung nicht weiter eingegangen zu werden braucht. Sowohl der Masier als auch die Slaves werden von einem gemeinsamen Taktgeber TG mit Taktsignalen versorgt, die aus äquidistanten Digitalimpulsen mit den Pegeln H (high) und L ( = low) bestehen und die über eine Impedanz R an die Takteingänge A 1 und A 2 von Master Mund Slave Sgelegt sind.

Das über den Eingang A 1 des Master-Bausteins M zugeführte Taktsignal gelangt an den Takteingang TE der Kette TM von Speicherzellen des Masters M. Durch jeden Einzelimpuls des Taktsignals wird der digitale Betriebszustand der Kette TM um eine Binäreinheit, also ein Bit, geändert. Bevorzugt ist die Kette TM aus η hintereinander geschalteten gleichen Flip—Flopzellen, insbesondere Master-Slave-Flip-Flops, aufgebaut, wobei nach jeder Zelle Signalausgänge vorgesehen sind, so daß die Speicherzellenkette TM als binärer Digitalzähler — je nach der inneren Ausgestaltung asynchron oder synchron — angesprochen werden kann.

Über die Signalausgänge der Flip-Flopkette TM läßt sich durch eine — ebenfalls im Master-Baustein mitintegrierte — Zählerstand-ErkennurigsschaltungZfdas Erscheinen eines ausgewählten Betriebszustandes der Flip-Flopkette TM feststellen und im gleichen Augenblick der Signalgeber SG in Aktion setzen.

Der Betrieb der Anordnung wird über den Taktgeber TG — einem Rechteckimpuls-Generator — gesteuert, indem der Signalausgang des Taktgebers TG über eine Impedanz R an den Takteingang 7~£"der Speicherzellenkette TM gelegt ist. Sowohl der Taktgeber TG als auch die Eingangsimpedanz kann im Master-Baustein M monolithisch integriert sein. Bei dem in F i g. 1 und in Fig. 3 dargestellten Ausführungsbeispiel trifft dies jedoch nicht zu. Dort ist der Taktgeber TG Bestandteil einer externen Schaltung, deren Ausgang an den für die Taktzufuhr zum Master-Baustein M verantwortlichen

elektrischen Anschluß A 1 des Masters M gelegt ist.

Wesentlich für die zu beschreibende Anordnung ist, daß auch der Signalausgang des Signalgebers SG an denselben Anschluß A 1 gelegt und auf diese Weise durch Überlagerung des primären Taktsignals mit dein vom Signalgeber SG erzeugten Reiter eine Modulation des Taktsignals — und zwar in der aus der Fig. 2 ersichtlichen Weise — erreicht ist.

Das modulierte Taktsignal gelangt nun an den Takteingang TE der Speicherzellenkette TM im Master-Baustein M und an den Takteingang TE der Speicherzellenketten TSin den Slave-Bausteinen S. Ist beispielsweise A 2 der für die Taktzufuhr zum Slave-Baustein S zuständige äußere Anschluß dieses Bausteins, so wird einfach der 1 aktsignaleingang A 1 des Masters mit dem Anschluß A 2 des SlaveBausteins S leitend verbunden. Vom Anschluß A 2 gelenagt dann das modulierte Taktsignal sowohl an den Takteingang TE der Speicherzellenkette TSdes Slave-Bausteins als auch an den Eingang einer auf die Modulation des Taktsignals, also auf den Reiter, entsprechenden Signalerkennungsschaltung SES.

Diese steuert bei Anwesenheit eines Reiters über eine Anordnung KSE zur Erzeugung eines Korrektursignals den digitalen Betriebszustand der Speicherzellenkette TS des Slave-Bausteins. Vorzugsweise ist dabei eine Synchronisierung der Betriebszustände der Speicherzellenketten TM und TS derart erwünscht, daß bei Auftreten eines Reiters auf einem Taktimpuls sämtliche SpeicherzeUenketten in den digitalen Ausgangszustand zurückgesetzt sind bzw. werden.

Wie bereits dargelegt ist trotz des für Master und den Slaves gemeinsamen Taktsignals die Gefahr des Verlustes der Synchronität im Arbeiten der SpeicherzeUenketten aufgrund von Störimpulsen ohne weiteres gegeben. Stattet man hingegen die einzelnen Schaltungsteile entsprechend der vorliegenden Erfindung aus, so wird, falls sich eine unerwünschte Verschiebung zwischen den Betriebszuständen (Zählerständen) von TM und TS eingeschlichen hat, die gewünschte Synchronisierung automatisch wieder hergestellt.

Ein Einsatzgebiet der Erfindung ist z. B. durch eine elektronische Orgel gegeben, deren wesentliche Schaltungsteile durch das Zusammenschalten von digitalen Halbleiterbausteinen realisiert werden. Bei dem auf diese Weise entstandenen Tonerzeugersystem werden in einem ersten Baustein, dem sog. TOP-Octave-Synthesizer. die Frequenzen der 12 Töne für die höchste in der Orgel vorgesehene Oktave — z. B. mittels eines Hochfrequenz-Digitaloszillators mit nachgeschaltetem 1 2-Teiler — erzeugt und dann durch je eine der betreffenden Frequenz der TOP-Oktave zugeordnete Folge von Frequenzteilern die den niedrigeren Oktaven entsprechenden Frequenzen der einzelnen Töne erzeugt Diese Frequenzteiler werden wegen ihres hohen Platzbedarfs in je einem Halbieiterchip, also einem IC-Baustein, untergebracht. Wenn nun die Oktavteiler zweier dieser Bausteine nicht synchron laufen, kann es bei Addition von zwei Tönen gleicher Frequenz zu Interferenzen (im Extremfall bis zur Extinktion) kommen. Deshalb muß für Synchronität gesorgt werden.

Nun kann man die gleichartig aufgebauten Teilerketten dadurch synchronisieren, indem man sie zu einem günstig gewählten Zeitpunkt gemeinsam auf einen definierten Zustand einstellt und sie dann mit gemeinsamem Takt weiterlaufen läßt Hierzu benötigt man einen Einstellungsbefehl für die Synchronisierung, der über einen zusätzlichen Anschluß des Halbleiterkörpers des betreffenden IC-Bausteins übertragen werden muß. Dies bedeutet z. B. für den in einem IC-Baustein unterzubringenden TOP-Octave-Synthesizer 12 zusätzliche äußere Anschlüsse, die man, schon im Interesse der Vermeidung eines zusätzlichen Platzbedarfs an der Halbleiteroberfläche sich ersparen möchte. Außerdem bedeutet jeder zusätzliche äußere Anschluß eine merkliche Steigerung der Herstellungskosten.

Wie aus der Fig.! und der F i g. 3 ersichtlich ist, können bei einer Ausgestaltung gemäß der Erfindung sowohl der Einstellbefehl als auch der Takt über den gleichen Anschluß übertragen werden, was sowohl für den Master, also den TOP-Octave-Synthesizer-Baustein, als auch für die Slaves, also die Frequenzteiler-Bausteine, gut. Damit isi also ein weiterer Vorteil der Erfindung gegeben.

Die Realisierung der in Fig. 1 im Blockschaltbild dargestellten Anordnung ist auf verschiedene Weise möglich. Ein vorteilhaftes Ausführungsbeispiel soll nun anhand der F i g. 3 näher dargestellt werden.

Hier ist der Taktgeber TG, der in bekannter Weise als Rechteckimpuls-Generator ausgebildet ist mit seinem Signalausgang über eine die Taktimpulse durchlassende Halbleiterdiode D sowohl an einen Arbeitswiderstand R 1 als auch an den der Taktzufuhr dienenden Anschluß A 1 des Master-Bausteins Mals auch — ggf. über eine Pufferschaltung PS — an die der Taktzufuhr dienenden Anschlüsse A 2 der einzelnen Slave-Bausteine S gelegt. Die Diode D 1 hat die Aufgabe, den Taktgeber TG von weiteren Schaltungsteilen zu entkoppeln.

Der elektrische Anschluß A 1 des Masterbausteins M ist auf den Takteingang Tfder Kette TM von Speicherzeilen im Master-Baustein M geschaltet. Die Speicherzellen sind in dem bevorzugten Ausführungsbeispiel Mastei-Slave-Flip-Flops. Ihre Anzahl η ist entsprechend der jeweils zu bewältigenden Aufgabe bemessen. Im Beispielsfalle ist n=3 angenommen. Dementsprechend enthält der Schaltungsteil TM im Beispielsfalle die drei Flip-Flops FFl, FF2 und FF3. Diese sind mittels jeweils zweier UND-Gatter G 1, G 2, zweier NOR-Gatter G 3, G 4, dreier Feldeffekttransistoren 71. 7" 2 und 73 vom Anreicherungstyp und zweier Kondensatoren Cl und C2 aufgebaut. Eine Ausnahme bildet die erste Flip-Flopzelle FFl der Kette TM insofern, als diese — im Gegensatz zu den nachgeschalteten Flip-Flopzellen — noch einen Inverter /Λ/enthält.

Bei der aus Fig. 3 ersichtlichen Schaltung ist der Takteingang TE und damit der Anschluß A 1 an den ersten Signaleingang der beiden — jeweils zwei Signaleingänge aufweisenden — UND-Gatter GI und G2 und über den inveiiei /;V an die Gatcclcktroder. der beiden Transistoren Ti und Γ 2 in der ersten Flip-Flopzelle FFl gelegt Der zweite Signaleingang des Gatters G 1 liegt sowohl am Sourcebereich des Transistors T2, als auch am Drain des Transistors TI als auch an der ersten Elektrode des Kondensators Ci. Der zweite Signaleingang des UND-Gatters G 2 ist hingegen an den Sourcebereich des Transistors Γ3 und an die erste Elektrode des Kondensators C 2 (aber nicht an einen dem Transistor Tl entsprechenden Transistors) geschaltet Die zweiten Elektroden der beiden Kondensatoren Cl und C 2 liegen gemeinsam am Sourcebereich des Transistors Tl.

Der Hauptteil der Flip-Flopzelle FFl wird durch die beiden NOR-Gatter G 3 und G 4 gebildet, die miteinander kreuzgekoppelt sind, wodurch je ein logischer Eingang der beiden Gatter G3und G 4 verbraucht ist Das NOR-Gatter G 3 weist noch einen zweiten, das NOR-

Gatter G 4 noch einen zweiten und einen dritten logischen Eingang auf. Demzufolge liegt der Signalausgang der beiden NOR-Gatter G 3 und G 4 jeweils am ersten Signaleingang des jeweils anderen dieser beiden Galter. Der zweite Signaleingang des Gatters GZ ist mit dem Signalausgang des UND-Gatters G 1 und der zweite Signaleingang des Gatters GA mit dem Signalausgang des UND-Gatters G2 verbunden, während der dritte Signaleingang des Gatters G 4 gemeinsam mit entsprechenden Eingängen der Gatter G 4 der nachgeschalteten Flip-Flopzellen FF2, FF3,... FFn an ein zentrales Resetsignal ZR gelegt sind, durch welches das Rücksetzverhalten der Speicherkette TM gesteuert wird. Der Signalausgang des Gatters G 3 liegt ferner am Drain Hpr FplHpffpkttransistrir«: T7 dpr SüannliniQuaniy Hpc ις — - - ■■' — - - —ι —ο ο—ο ·"

Gatters G 4 am Drain des Transistors T3. Schließlich ist der Signalausgang für das direkte Signal der Flip-Flopzelle FF1 durch den Signalausgang des Gatters G 3 und der Signalausgang für das invertierte Signal durch den Signalausgang des NOR-Gatters G 4 gegeben.

Mit Ausnahme des Fehlens des Inverters IN ist der Aufbau der nachgeschalteten Flip-Flopzellen FF2, FF3,... der Kette TM mit dem der Flip-Flopzelle FFl identisch. Dabei ist der Signaleingang für das direkte Signal durch die beiden Signaleingänge der beiden UND-Gatter Gl und G 2 gegeben, die dementsprechend auf den Signalausgang des NOR-Gatters G 3 der jeweils vorangehenden Flip-Flopzelle geschaltet sind. Der Eingang für das invertierte Signal ist durch die Gates der beiden Transistoren T\ und T2 der betreffenden Flip-Flopzelle gegeben, die dementsprechend an den Signalausgang des NOR-Gatters G 4 der jeweils vorangehenden Flip-Flopzelle gelegt sind.

Zu bemerken ist, daß der Aufbau der Kette TS aus Speicherzellen im Slave-Baustein 5 völlig den Verhältnissen beim Master M entspricht, so daß auch dort dieselben Bezugszeichen verwendet sind.

Die gemäß der Definition der Erfindung und der Ausgestaltung gemäß F i g. 1 vorgesehene Schaltung SG zur Erzeugung des Korrektursignals, also des Reiters, enthält zunächst eine Anordnung ZE zur Feststellung des für die Erzeugung des Reiters vorgesehenen digitalen Betriebszustands des Teilers TM, der der impulserzeugende Teil SG nachgeschaltet ist. Die Anordnung ZE besteht aus einer Logik, die auf den gewünschten digitalen Betriebszustand der Kette TM zugeschnitten ist. Ist dieser Betriebszustand des Teilers TM dessen Ausgangszustand »0 0 0 ... 0«, dann genügt für die Erkennung dieses Zählerstandes ein NOR-Gatter G 5 mit einer Zahl von logischen Eingängen, die den Binärste!- len des kritischen ZählerstanHps — bevorzugt also der Anzahl der im Teiler TM insgesamt vorgesehenen Flip-Flopzellen FFl, FF2, ... FFn — gleich ist. Dann wird der der logischen Null entsprechende Signalausgang jeder Flip-Flopzelle von TM, also dem Ausgang der Gatter G 4, an je einen Eingang des NOR-Gatters G 5 geschaltet Dieses liefert dann eine logische Eins, wenn an jedem seiner Eingänge eine Null anhängig ist

Die von dem NOR-Gatter G 5 abgegebene logische Eins dient zur Steuerung eines den eigentlichen Signalgeber SG bildenden Monoflops.

Dieses Monoflop ist durch die Kombination eines weiteren NOR-Gatters G 6, eines Inverters IN3, eines als Widerstand geschalteten Feldeffekttransistors Tl vom Verarmungstyp gebildet Dabei liegt der Signalausgang des NOR-Gatters G 5 über den Inverter IN 3 an dem ersten Signaleingang und über den Widerstand Tl an dem zweiten Signaleingang des (insgesamt zwei logische Eingänge aufweisenden) NOR-Gatters G 6, dessen Signalausgang auf das Gate eines Anreicherungstyp-Feldeffekttransistors TS geschaltet ist. Der Transistor 7~8 liegt mit seinem Drain an dem der Zufuhr eines ersten Bezugspotentials Vco dienenden Anschlusses A 4 des Master-Bausteins M, während sein Sourcegebiet mit dem Anschluß A 1 und damit mit dem Takteingang F£der Flip-Flopkette TM verbunden ist. Schließlich ist der am Eingang des NOR-Gatters G 6 liegende als Widerstand geschaltete Feldeffekttransistor 77 und der betreffende Eingang des Gatters G 6 in der aus der F i g. 3 ersichtlichen Weise über einen Filterkondensator C3 mit dem zweiten Versorgungspotential, insbesondere mit Masse, verbunden.

Beim Auftreten eines Signals am Ausgang des NOR-Gatters G 5 wird über den Inverter IN3 der eine Eingang des NOR-Gatters G 6 an eine Null gelegt, während die bereits am anderen Eingang dieses Gatters G 6 anhängige logische Null nach Maßgabe der durch den Kondensator C3 und den Widerstand Tl festgelegten RC-Zeit des Monoflops erhalten bleibt. Dadurch wird am Ausgang des NOR-Gatters G 6 ein Signal ausgelöst, durch welches der Transistor Γ8 leitend und das am Anschluß A 4 anhängige Bezugspotential Vcc an den Anschluß A 1 gelegt wird, so daß dem jeweils anhängigen Taktimpuls ein Reiter aufgesetzt wird. Die RC-Zeit des Monoflops ist im Vergleich zur Dauer des Signals am Ausgang des Gatters G 5 kurz bemessen. Sie ist außerdem nicht länger und vorzugsweise merklich kürzer als die Dauer des einzelnen Taktimpulses. Zu bemerken ist noch, daß die Kette TM im Master-Baustein M nicht auf den Reiter sondern lediglich auf die Taktimpulse und auf die über die Trransistoren Ti zuzuführenden Restimpulse reagiert, wie aufgrund der Schaltung ohne weiteres verständlich ist.

Eine Pufferschaltung PS kann zwischen dem Taktgeber TG bzw. dem Anschluß A 1 des Master-Bausteins M und den Taktanschlüssen A 2 der einzelnen Slave-Bausteine 5 vorgesehen sein. Die Schaltung PS kann in der aus Fig. 3 ersichtlichen Weise aufgebaut sein. In ihr sind anstelle von MOS-Feldeffektlransistoren, wie sie in den übrigen Schaltungsteilen vorgesehen sind, zwei komplementäre Bipolartransistoren Tr 1 und Tr 2 vorgesehen. Die Basis der beiden Bipolartransistoren Tr 1 und Tr 2 ist mit dem Anschluß A 1 des Master-Bausteins M und dem Signalausgang des Taktgebers TG (über die Diode D) verbunden. Der Kollektor des npn-Transistors Tr 1 liegt an 12 V, der Kollektor des pnp-Transistors Tr 2 an OV. Die Emitter der beiden Transistoren Tr 1 und Tr 2 sind zusammengeschaltet und bilden den Aus-σρησ ripr Piiffprsrhalturm PS¹ ΔηίσηΗρ Hipqpq Analrtcro—ο ο ·—ο · ο

puffers PS ist, eine kapazitive Entkopplung zwischen dem Masterbaustein M und den Slave-Bausteinen S zu erreichen.

Der Anschluß A 2 der einzelnen Slave-Bausteine S liegt einerseits am Takteingang TE der Kette TS von Speicherzellen des jeweiligen Slave-Bausteins S, andererseits am Eingang der Signalerkennungsschaltung SES.

In dem in F i g. 3 dargestellten Beispielsfall stimmt die Kette TS des Slaves mit der Kette TM des Masters M überein, was aber nicht erforderlich ist, weil die Kette im Slave-Baustein u. U. in der dortigen Schaltung eine andere Funktion als die Kette TM im Master-Baustein M zu erfüllen hat. Da aber für die vorliegende Betrachtung von weiteren Aufgaben der Ketten TM und TS abgesehen werden kann, wurden in der Darstellung gemäß F i g. 3 für die beiden Ketten TM und TS der gleiche

Aufbau und dieselben Bezugszeichen verwendet. Hinsichtlich der Kette TSsind somit keine weiteren Ausführungen mehr erforderlich, außer der Feststellung, daß die Gates der Feldeffekttransistoren 71 in den einzelnen Flip-Flopzellen FFI, FF2,... der Kette TSdurch das vom Master-Baustein M modulierte Taktsignal beaufschlagt sind.

Die Signalerkennungsschaltung SES stellt einen aus den MOS-Feldeffekttransistoren Γ 4, Γ5 und T% aufgebauten und zwischen den beiden Versorgungspotentialen Vco und Vss liegenden Sourcefolger dar, dessen Eingang durch den Anreicherungstyp-Transistor 76 gebildet ist, dessen Gate am Anschluß A 2 des Slave-Bausteins S und dessen Drain an dem Bezugspotential Vac liegt. Das Sourcegebiet des Eingangstransistors 7"6 ist an den als Widerstand geschalteten Verarmungstyp-Transistors 7"5 und dieser über den Verarmungstyp-Transistor 7" 4 an den Anschluß A 3 des Siave-Bausteins 5 und damit an das Versorgungspotential Vss gelegt. Ein zwischen den beiden als Widerstand geschalteten Transistoren 7" 4 und TS liegender Schaltungspunkt dient als Ausgang des Sourcefolgers und ist über zwei hintereinander geschaltete Inverter /A/l und /Λ/2 an die durch die Gates der Transistoren Ti der einzelnen Speicherzellen FFl, FF2, FF3, ... gegebenen Reseteingänge der Kette TS gelegt. Die gewählte Signalerkennungsschaltung SES unterbindet die kapazitive Belastung der Speicherzellen, während die beiden Inverter /Λ/1 und IN 2 zusammen einen nicht invertierenden weiteren Puffer zur Pegelregenerierung abgeben.

Erreicht in der angegebenen Schaltung der Zählerstand im Master M, also der Betriebszustand der Kette

ίο TM, den z. B. durch ZR ausgelösten Zustand »0 0 0 ... 0«, so erhalten sämtliche logischen Eingänge des NOR-Gatters G 5 diesen Zustand. Durch die dann am Ausgang von C 5 erscheinende logische 1 wird das nachgeschaltete Monoflop aktiviert und entsendet einen Impuls, der als Reiter dem anstehenden Taktsignal aufgesetzt wird. Der Reiter bewirkt die simultane Rücksetzung von 7*5, so daß dei· gleiche Zustand wie in TM erreicht ist.
Zu erwähnen ist noch, daß die Feldeffekttransistoren der Schaltung entweder nur n-Kanal-MOS-Transistoren oder nur p-Kanaltransistoren sind, da damit Herstellung in monolithisch integrierter Halbleitertechnik erheblich vereinfacht wird.

Hierzu 2 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Digitale Halbleiterschaltung aus mindestens zwei Schaltungsteilen mit jeweils einer der Aufnahme bzw. Übertragung von Digitalinformation dienenden Kette aus jeweils gleichen Speicherzellen, bei der die Ketten von Speicherzellen von einem gemeinsamen Taktgeber gesteuert sind, dadurch gekennzeichnet, daß die Kette von Speicherzellen (TM) eines ersten Schaltungsteils (M) mit einem bei Anregung jeweils einen Digitalimpuls emittierenden Signalgeber (SG) derart gekoppelt ist, daß der Signaigeber (SG) mit dem Erreichen eines vorgegebenen bestimmten Digitalzustandes seiner Kette (TM) von Speicherzellen einen Digitaiimpuls emittiert, daß ferner eine Amplitudenmodulation der vom gemeinsamen Taktgeber (TG) erzeugten Folge von Taktsignalen durch den vom Signalgeber (SG) emittierten Digitalimpuls vorgesehen ist, und daß schließlich das auf diese Weise modulierte Taktsignal dem zweiten Schaltungsteil (S) über eine auf die Modulation ansprechende und bei deren Vorhandensein den digitalen Betriebszustand der Kette (TS) von Speicherzellen des zweiten Schaltungsteils (S) korrigierenden Signalerkennungsschaltung (SES) zugeführt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Signalgeber (SG) im ersten Schaltungsteil (M) derart ausgebildet ist, daß der von ihm erzeugte digitale Spannungsimpuls gleichzeitig mit einem am Takteingang (TE) der Ketten (TM, TS) von Speicherzellen in den Schaltungsteilen (M, S) anhängigen Taktimpuls erscheint und dessen Amplitude vergrößert wird.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Schaltungsteil (M) und der zweite Schaltungsteil (S) jeweils in einem besonderen Halbleiterkörper als monolithisch integrierte Schaltungen untergebracht sind.

4. Vorrichtung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß durch die Kette (TM) von Speicherzellen in der ersten Teilschaltung (M) eine Zählerstands-Erkennungsschaltung (ZE) und durch diese der Signalgeber (SG) beaufschlagt ist, während der Takteingang (A 2) der zweiten Teilschaltung (S) sowohl auf den Takteingang (TE) der Kette (TS) von Speicherzellen in der zweiten Teilschaltung (S) als auch auf die Signalerkennungsschaltung (SES) und der Ausgang der letzteren über eine Anordnung (KSE)zur Erzeugung eines Korrektursignals auf einen Stelleingang (SR)der Kette (TS) von Speicherzellen im zweiten Schaltungsteil (S) geschaltet ist.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Auslösung des Korrekturvorgangs mit dem Erreichen der Ausgangsstellung der Kette (TM) von Speicherzellen in dem ersten Schaltungsteil (M) gegeben ist.

6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß zwischen dem Takteingang (A 1) des ersten Sehaltiingstcils (M) und dem Takteingang (A 2) des zweien Sehaltiingstcils (S)eine der kapazitiven Entkopplung dienende Pufferschaltung (PS) vorgesehen ist.

7. Vorrichtung nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß die Ketten aus Speicherzellen (TM. TS) aus Master-Slave-Flip-Flopzellen

(FF 1, FF2,...) aufgebaut sind.

8. Vorrichtung nach den Ansprüchen 4 bis 7, dadurch gekennzeichnet, daß entweder alle das direkte Signal führenden Ausgänge oder alle das invertierte Signal führenden Ausgänge der Kette (TM) von Speicherzellen im ersten Schaltungsteil (M) an je einen Signaleingang eines NOR-Gatters (G 5) mit einer der Anzahl der vorhandenen Speicherzellen (FF 1, FF2,...) gleichen Anzahl von Signaleingängen geschaltet ist, daß durch dieses NOR-Gatter (GS) eine Monoflopschaltung (SG) aktivierbar ist und daß der Signalausgang der Monoflopschaltung (SG) auf das Gate eines MOS-Feldeffekttransistors (T8) geschallet ist, über dessen Source-Drainstrecke eine Beaufschlagung der vom gemeinsamen Taktgeber (TG)an den zweiten Schaltungsteil ^gelieferten Taktimpulse mit einer Potentialerhöhung gegeben ist

9. Vorrichtung nach den Ansprüchen 4 bis 8, dadurch gekennzeichnet, daß der Takteingang (A 2) des zweiten Schaltungsteils (S) sowohl an den Takteingap^ (TE) der Kette (TS) von Speicherzellen (FF 1, FF2, ...) des zweiten Schaltungsteils (S) als auch an den Signaleingang eines durch die Serienschaltung dreier MOS-Feldeffekttransistoren (T 6, T5, T4) gebildeten Sourcefolgers gelegt ist, daß dabei das Gate des mit seinem Drain an ein erstes Versorgungspotential (Vor,) geschalteten einen Feldeffekttransistors (TS) den Signaleingang und ein zwischen den beiden anderen — jeweils als Widerstand geschalteten und zum zweiten Versorgungspotential (Vss) führenden — Feldeffekttransistoren (T5, 7"4) liegender Schaltungspunkt den Signalausgang dieses Sourcefolgers (Tb. T5, T4) bildet, und daß der Signalausgang dieses Sourcefolgers über zwei hintereinander geschaltete Inverter (IN 1, IN2) an die Rücksetzeingänge der Kette (TS) von Speieherzellen (FF\, FF2, ...) des zweiten Schaltungsteils (S) gelegt ist.