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Digitale Halbleiterschaltung
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Die Erfindung bezieht sich auf eine digitale Halbleiterschaltung aus
mindestens zwei Schaltungsteilen mit jeweils einer der Aufnahme bzw. Ubertragung
von Digitalinformation dienenden Kette aus jeweils gleichen Speicherzellen, bei
der die Ketten von Speicherzellen von einem gemeinsamen Taktgeber gesteuert sind.
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Bevorzugt sind die die beiden Ketten in den Schaltungsteilen aufbauenden
Speicherzellen bistabile Kippstufen, also Flip-Flopzellen, obwohl auch andere Speicherzellen,
z.B. CTD-Zellen, möglich sind. Beim Aufbau der einzelnen Ketten sind die Signalausgänge
der jeweils vorausgehenden Zelle an die entsprechenden Signaleingänge der Jeweils
nachfolgenden Zelle geschaltet, so dafdie in der vorausgehenden Zelle gespeicherte
Binärinformation aufgrund der durch den Taktgeber erzeugten und durch eine Folge
äquidistanter Binärimpulse dargestellten Takte an die folgende Zelle weitergereicht
wird. Somit kann z.B.
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die Kette von Speicherzellen einen Digitalzähler oder einen Frequenzteiler
oder ein Schieberegister bilden.
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In vielen Fällen wird die digitale Halbleiterschaltung aus einer Vielzahl
einander gleicher Schaltungsteile bestehen, die entweder auf einem gemeinsamen Halbleiterchip
integriert sind oder auf mehrere Halbleiterchips verteilt sind, die dann jeweils
einen IC-Baustein bilden.
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Diese werden dann entsprechend dem vorgesehenen Schaltungsplan über
die Elektroden oder Pins des Bausteins zusammengeschaltet. Jeder der einander gleichen
Schaltungsteile ist mit einer Kette von Speicherzellen ausgerüstes, die einen für
die eigentliche Funktion des Bausteins wesentlichen Bestandteil bildet. Alle diese
Speicherzellenketten und vorzugsweise auch weitere Bestandteile der Schaltung werden
durch den gemeinsamen Taktgeber gesteuert, der selbst mit weiteren Schaltungsteilen
zusätzlich im Innern eines der Bausteine miterzeugt sein kann.
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Vor allem bei der Aufteilung der Halbleiterschaltung in diverse IC-Bausteine
können - veranlaßt durch Störimpulse - unerwünschte Verschiebungen zwischen dem
Betriebsverhalten der einzelnen Speicherketten vorkommen, die das taktmäßige Zusammenarbeiten
der einzelnen Schaltungsteile beeinträchtigen. Handelt es sich beispielsweise um
das Zusammenarbeiten von jeweils einen Digitalzähler enthaltenden IC-Bausteinen,
bei denen für die angestrebte Wirkung der Schaltung ein bestimmter Zählerstand des
Zählers im ersten IC-Baustein mit einem bestimmten Zählerstand des Zählers in einem
zweiten IC-Baustein vorliegen soll, um eine angestrebte Wirkung auf die Gesamtschaltung
realisieren zu können, so kann durch eine solche Störung eine Diskrepanz der Zählerstände
eintreten, durch die die beabsichtigte Wirkung vereitelt wird.
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Es wäre deshalb erwünscht, neben der Wirkung des Taktgebers eine zusätzliche
Kontrolle der digitalen Betriebszustände der einzelnen Ketten von digitalen Speicherzel-
len
im Sinne einer Synchronisierung zur Verfügung zu haben, die von einer der Ketten
(Master) gesteuert wird und der dann die Ketten in den übrigen Teilen der Schaltung
(Slaves) unterworfen sind. Dabei ist auch erwünscht, daß diese Synchronisierung
zwischen zwei Schaltungsteilen mit einem Minimum an Verbindungswegen zum Ziele kommt.
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Eine Vorrichtung der eingangs definierten Art, die das Verlangte leistet
und zusätzliche Vorteile bringt, ist erfindungsgemäß derart ausgestaltet, daß die
Kette von Speicherzellen eines ersten Schaltungsteils mit einem bei Anregung jeweils
einen Digitalimpuls emittierenden Signalgeber derart gekoppelt ist, daß der Signalgeber
mit dem Erreichen eines vorgegebenen bestimmten.Digitalzustandes seiner Kette von
Speicherzellen einen Digitalimpuls emittiert, daß ferner eine Amplitudenmodulation
der vom gemeinsamen Taktgeber erzeugten Folge von Taktsignalen durch den vom Signalgeber
emittierten Digitalimpuls vorgesehen ist und daß schließlich das auf diese Weise
modulierte Taktsignal dem zweiten Schaltungsteil über eine auf die Modulation ansprechende
und bei deren Vorhandensein den digitalen Betriebszustand der Kette von Speicherzellen
des zweiten Schaltungsteils korrigierenden Signalerkennungsschaltung zugeführt ist.
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Bevorzugt ist der Signalgeber im ersten Schaltungsteil derart ausgebildet,
daß der von ihm erzeugte digitale Signalimpuls denselben Pegel wie ein mit ihm synchroner
Taktimpuls aufweist, so daß durch die Amplitudenmodulation ein gegenüber den übrigen
Taktimpulsen eine überhöhte Amplitude aufweisender Impuls in der Sequenz der Taktimpulse
erscheint, der dann zur Korrektur der Einstellung der Speicherzellenkette im zweiten
Schaltungsteil und gegebenenfalls weiterer dem zweiten Schaltungsteil entsprechend
ausgebildeter Schaltungsteile herangezogen wird. Dieser Impuls mit überhöhter Amplitude
wird im folgenden als Reiter bezeichnet.
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Die Erfindung ermöglicht z.B. bei ihrer Anwendung auf eine aus mehreren
IC-Bausteinen zusammengesetzte Digitalschaltung der eingangs definierten Art, daß
der Einstellbefehl (gegeben durch den Reiter) und der den betreffenden Baustein
steuernde Takt über ein und denselben Pin des Halbleiterbausteins übertragbar ist,
was sowohl für den die erste Schaltung aufnehmenden Master-Baustein als auch für
den zweiten Baustein, also den Slave-Baustein und ggf. vorhandene weitere Slave-Bausteine
gilt. Der Masterbaustein erzeugt den Einstellimpuls für die Einstellung der Speicherketten
der zugeordneten Slave-Bausteine und setzt ihn als Reiter auf den zugehörigen Zähltakt
auf. Der Slave-Baustein erkennt den Reiter als Einstellbefehl und benützt ihn zur
Synchronisierung seines Zählers bzw. Teilers bzw. Schieberegisters.
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Die Erfindung wird nun anhand der Figuren 1 bis 3 näher beschrieben.
In Fig. 1 ist ein die wesentlichsten Teile der erfindungsgemäßen Vorrichtung darstellendes
Blockschaltbild angegeben. In Fig. 2 sind die zur Steuerung der Speicherketten in
den Slave-Schaltungsteilen bzw.
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Bausteinen und in Fig. 3 ein detailliertes Schaltbild einer bevorzugten
Ausgestaltung der Vorrichtung dargestellt. Dabei ist der Fall berücksichtigt, daß
Master und Slave in verschiedenen Halbleiterkristallen untergebracht sind und somit
je einen integrierten Halbleiterbaustein bilden. Der Master ist mit Mg der Slave
mit S bezeichnet.
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Im allgemeinen enthalten der Masterbaustein und die Slave-Bausteine
weitere Schaltungsteile WS, auf die aber im Rahmen der Erfindung nicht weiter eingegangen
zu werden braucht. Sowohl der Master als auch die Slaves werden von einem gemeinsamen
Taktgeber TG mit Taktsignalen versorgt, die aus äquidistanten Digitalimpulsen mit
den Pegeln H (= high) und L (= low) bestehen und die über eine
Impedanz
R an die Takteingänge Al und A2 von Master M und Slave S gelegt sind.
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Das über den Eingang Al des Master-Bausteins M zugeführte Taktsignal
gelangt an den Takteingang TE der Kette TM von Speicherzellen des Masters M. Durch
jeden Einzelimpuls des Taktsignals wird der digitale Betriebszustand der Kette TM
um eine Binäreinheit, also ein Bit, geändert.
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Bevorzugt ist die Kette TM aus n hintereinander geschalteten gleichen
Flip-Flopzellen, insbesondere Master-Slave-Flip-Flops, aufgebaut, wobei nach jeder
Zelle Signalausgänge vorgesehen sind, so daß die Speicherzellenkette TM als binärer
Digitalzähler - je nach der inneren Ausgestaltung asynchron oder synchron - angesprochen
werden kann.
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Über die Signalausgänge der Flip-Flopkette TM läßt sich durch eine
- ebenfalls im Master-Baustein mitintegrierte - Zählerstand-Erkennungsschaltung
ZE das Erscheinen eines ausgewählten Betriebszustandes der Flip-Flopkette TM feststellen
und im gleichen Augenblick der Signalgeber SG in Aktion setzen.
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Der Betrieb der Anordnung wird über den Taktgeber TG -einem Rechteckimpuls-Generator
- gesteuert, indem der Signalausgang des Taktgebers TG über eine Impedanz R an den
Takteingang TE der Speicherzellenkette TM gelegt ist.
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Sowohl der Taktgeber TG als auch die Eingangsimpedanz kann im Master-Baustein
M monolithisch integriert sein.
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Bei dem in Fig. 1 und in Fig. 3 dargestellten Ausführungsbeispiel
trifft dies jedoch nicht zu. Dort ist der Taktgeber TG Bestandteil einer externen
Schaltung, deren Ausgang an den für die Taktzufuhr zum Master-Baustein M verantwortlichen
elektrischen Anschluß Al des Masters M gelegt ist.
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Wesentlich für die zu beschreibende Anordnung ist, daß auch der Signalausgang
des Signalgebers SG an denselben Anschluß A1 gelegt und auf diese Weise durch Uberlagerung
des primären Taktsignals mit dem vom Signalgeber SG erzeugten Reiter eine Modulation
des Taktsignals - und zwar in der aus der Fig. 2 ersichtlichen Weise - erreicht
ist.
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Das modulierte Taktsignal gelangt nun an den Takteingang TE der Speicherzellenkette
TM im Master-Baustein M und an den Takteingang TE der Speicherzellenketten TS in
den Slave-Bausteinen S. Ist beispielsweise A2 der für die Taktzufuhr zum Slave-Baustein
S zuständige äußere Anschluß dieses Bausteins, so wird einfach der Taktsignaleingang
Al des Masters mit dem Anschluß A2 des Slave-Bausteins S leitend verbunden. Vom
Anschluß A2 gelangt dann das modulierte Taktsignal sowohl an den Takteingang TE
der Speicherzellenkette TS des Slave-Bausteins als auch an den Eingang einer auf
die Modulation des Taktsignals, also auf den Reiter, ansprechenden Signalerkennungsschaltung
SES.
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Diese steuert bei Anwesenheit eines Reiters über eine Anlage KSE zur
Erzeugung eines Korrektursignals den digitalen Betriebszustand der Speicherzellenkette
TS des Slave-Bausteins. Vorzugsweise ist dabei eine Synchronisierung der Betriebszustände
der Speicherzellenketten TM und TS derart erwünscht, daß bei Auftreten eines Reiters
auf einem Taktimpuls sämtliche Speicherzellenketten in den digitalen Ausgangszustand
zurückgesetzt sind bzw. werden.
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Wie bereits dargelegt ist trotz des für Master und den Slaves gemeinsamen
Taktsignals die Gefahr des Verlustes der Synchronität im Arbeiten der Speicherzellenketten
aufgrund von Störimpulsen ohne weiteres gegeben. Stattet man hingegen die einzelnen
Schaltungsteile entspre-
chend der vorliegenden Erfindung aus,
so wird, falls sich eine unerwünschte Verschiebung zwischen den Betriebszuständen
(Zählerständen) von TM und TS eingeschlichen hat, die gewünschte Synchronisierung
automatisch wieder hergestellt.
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Ein Einsatzgebiet der Erfindung ist z.B. durch eineNelektronische
Orgel gegeben, deren wesentliche Schaltungsteile durch das Zusammenschalten von
digitalen Halbleiterbausteinen realisiert werden. Bei dem auf diese Weise entstandenen
Tonerzeugersystem werden in einem ersten Baustein, dem sog. TOP-Octave-Synthesizer,
die Frequenzen der 12 Töne für die höchste in der Orgel vorgesehene Oktave - z.B.
mittels eines Hoch2equenz-Digitaloszillators mit nachgeschaltetem 5 -Teiler - erzeugt
und dann durch je eine der betreffenden Frequenz der TOP-Oktave zugeordnete Folge
vonFrequenzteilern die den niedrigeren Oktaven entsprechenden Frequenzen der einzelnen
Töne erzeugt. Diese Frequenzteiler werden wegen ihres hohen Platzbedarfs in je einem
Halbleiterchip, also einem IC-Baustein, untergebracht. Wenn nun die Oktavteiler
zweier dieser Bausteine nicht synchron laufen, kann es bei Addition von zwei Tönen
gleicher Frequenz zu Interferenzen (im Extremfall bis zur Extinktion) kommen. Deshalb
muß für Synchronität gesorgt werden.
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Nun kann man die gleichartig aufgebauten Teilerketten dadurch synchronisieren,
indem man sie zu einem günstig gewählten Zeitpunkt gemeinsam auf einen definierten
Zustand einstellt und sie dann mit gemeinsamen Takt weiterlaufen läßt. Hierzu benötigt
man einen Einstellungsbefehl für die Synchronisierung, der über einen zusätzlichen
Anschluß des Halbleiterkörpers des betreffenden IC-3austeins übertragen werden muß.
Dies bedeutet z.B.
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für den in einem IC-Baustein unterzubringenden TOP-Octave-Synthesizer
12 zusätzliche äußere Anschlüsse, die man, schon im Interesse der Vermeidung eines
zusätzlichen
Platzbedarfs an der Halbleiteroberfläche sich ersparen
möchte. Außerdem bedeutet jeder zusätzliche äußere Anschluß eine merkliche Steigerung
der Herstellungskosten.
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Wie aus der Fig. 1 und der Fig. 3 ersichtlich ist, können bei einer
Ausgestaltung gemäß der Erfindung sowohl der Einstellbefehl als auch der Takt über
den gleichen Anschluß übertragen werden, was sowohl für den Master, also den TOP-Octave-Synthesizer-Baustein,
als auch für die Slaves, also die Frequenzteiler-Bausteine, gilt. Damit ist also
ein weiterer Vorteil der Erfindung gegeben.
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Die Realisierung der in Fig. 1 im Blockschaltbild dargestellten Anordnung
ist auf verschiedene Weise möglich.
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Ein vorteilhaftes Ausführungsbeispiel soll nun anhand der Fig. 3 näher
dargestellt werden.
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Hier ist der Taktgeber TG, der in bekannter Weise als Rechteckimpuls-Generator
ausgebildet ist, mit seinem Signalausgang über eine die Taktimpulse durchlassende
Halbleiterdiode D sowohl an einen Arbeitswiderstand R1 als auch an den der Taktzufuhr
dienenden Anschluß Al des Master-Bausteins M als auch - ggf. über eine Pufferschaltung
PS - an die der Taktzufuhr dienenden Anschlüsse A2 der einzelnen Slave-Bausteine
S gelegt. Die Diode Di hat die Aufgabe, den Taktgeber TG von weiteren Schaltungsteilen
zu entkoppeln.
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Der elektrische Anschluß Al des Masterbausteins M ist auf den Taktei7.gang
TE der Kette TM von Speicherzellen im Master-Baustein M geschaltet. Die Speicherzellen
sind in dem bevorzugten Ausführungsbeispiel Master-Slave-Flip-Flops. Ihre Anzahl
n ist entsprechend der jeweils zu bewältigenden Aufgabe bemessen. Im Beispielsfalle
ist n = 3 angenommen. Dementsprechend enthält der Schaltungsteil TM im Beispielsfalle
die drei Flip-Flops FF1, FF2 und FF3. Diese sind mittels jeweils zweier UND-Gat-
ter
G1, G2, zweier NOR-Gatter G3, G4, dreier Feldeffekttransistoren T1, T2 und T3 vom
Anreicherungstyp und zweier Kondensatoren CI und C2 aufgebaut. Eine Ausnahme bildet
die erste Flip-Flopzelle FF1 der Kette TM insofern, als diese - im Gegensatz zu
den nachgeschalteten Flip-Flopzellen - noch einen Inverter IN enthält.
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Bei der aus Fig. 3 ersichtlichen Schaltung ist der Takteingang TE
und damit der Anschluß A1 an den ersten Signaleingang der beiden - jeweils zwei
Signaleingänge aufweisenden - UND-Gatter G1 und G2 und über den Inverter IN an die
Gateelektroden der beiden Transistoren T1 und T2 in der ersten Flip-Flopzelle FF1
gelegt. Der zweite Signaleingang des Gatters G1 liegt sowohl am Sourcebereich des
Transistors T2, als auch am Drain des Transistors T1 als auch an der ersten Elektrode
des Kondensators CI. Der zweite Signaleingang des UND-Gatters G2 ist hingegen an
den Sourcebereich des Transistors T3 und an die erste Elektrode des Kondensators
C2 (aber nicht an einen dem Transistor T1 entsprechenden Transistor) geschaltet.
Die zweiten Elektroden der beiden Kondensatoren C1 und C2 liegen gemeinsam am Sourcebereich
des Transistors T1.
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Der Hauptteil der Flip-Flopzelle FF1 wird durch die beiden NOR-Gatter
G3 und G4 gebildet, die miteinander kreuzgekoppelt sind, wodurch je ein logischer
Eingang der beiden Gatter G3 und G4 verbraucht ist. Das NOR-Gatter G3 weist noch
einen zweiten, das NOR-Gatter G4 noch einen zweiten und einen dritten logischen
Eingang auf. Demzufolge liegt der Signalausgang der beiden NOR-Gatter G3 und G4
jeweils am ersten Signaleingang des jeweils anderen dieser beiden Gatter. Der zweite
Signaleingang des Gatters G3 ist mit dem Signalausgang des UND-Gatters G1 und der
zweite Signaleingang des Gatters G4 mit dem Signalausgang des UND-Gatters G2 verbunden,
während der dritte Signaleingang des Gatters G4 gemeinsam mit
entsprechenden
Eingängen der Gatter G4 der nachgeschalteten Flip-Flopzellen FF2, FF3,...FFn an
ein ein zentrales Resetsignal ZR gelegt sind, durch welches das Rücksetzverhalten
der Speicherkette TM gesteuert wird. Der Signalausgang des Gatters G3 liegt ferner
am Drain des Feldeffekttransistors T2, der Signalausgang des Gatters G4 am Drain
des Transistors T3. Schließlich ist der Signalausgang für das direkte Signal der
Flip-Flopzelle FF1 durch den Signalausgang des Gatters G3 und der Signalausgang
für das invertierte Signal durch den Signalausgang des NOR-Gatters G4 gegeben.
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Mit Ausnahme des Fehlens des Inverters IN ist der Aufbau der nachgeschalteten
Flip-Flopzellen FF2, FF3,...
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der Kette TM mit dem der Flip-Flopzelle FF1 identisch.
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Dabei ist der Signaleingang für das direkte Signal durch die beiden
Signaleingänge der beiden UND-Gatter Gl und G2 gegeben, die dementsprechend auf
den Signalausgang des NOR-Gatters G3 der jeweils vorangehenden Flip-Flopzelle geschaltet
sind. Der Eingang für das invertierte Signal ist durch die Gates der beiden Transistoren
T7 und T2 der betreffenden Flip-Flopzelle gegeben, die dementsprechend an den Signalausgang
des NOR-Gatters G4 der jeweils vorangehenden Flip-Flopzelle gelegt sind.
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Zu bemerken ist, daß der Aufbau der Kette TS aus Speicherzellen im
Slave-Baustein S völlig den Verhältnissen beim Master M entspricht, so daß auch
dort dieselben Bezugszeichen verwendet sind.
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Die gemäß der Definition der Erfindung und der Ausgestaltung gemäß
Fig. 1 vorgesehene Schaltung SG zur Erzeugung des Korrektursignals, also des Reiters,
enthält zunächst eine Anlage ZE zur Feststellung des für die Erzeugung des Reiters
vorgesehenen digitalen Betriebszustands des Teilers TM, der der impulserzeugende
Teil SG nachgeschaltet ist. Die Anlage ZE besteht aus einer Lo-
gik,
die auf den gewünschten digitalen Betriebszustand der Kette TM zugeschnitten ist.
Ist dieser Betriebszustand des Teilers TM dessen Ausgangszustand "O 0 0 ...0", dann
genügt für die Erkennung dieses Zählerstandes ein NOR-Gatter G5 mit einer Zahl von
logischen Eingängen, die den Binärstellen des kritischen Zählerstandes - bevorzugt
also der Anzahl der im Teiler TM insgesamt vorgesehenen Flip-Flopzellen FF1, FF2,..FFn
- gleich ist.
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Dann wird der der logischen Null entsprechende Signalausgang jeder
Flip-Flopzelle von TM, also dem Ausgang der Gatter G4, an je einen Eingang des NOR-Gatters
G5 geschaltet. Dieses liefert dann eine logische Eins, wenn an jedem seiner Eingänge
eine Null anhängig ist.
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Die von dem NOR-Gatter G5 abgegebene logische Eins dient zur Steuerung
eines den eigentlichen Signalgeber SG bildenden Monoflops.
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Dieses Monoflop ist durch die Kombination eines weiteren NOR-Gatters
G6, eines Inverters IN3, eines als Widerstand geschalteten Feldeffekttransistors
T7 vom Verarmungstyp gebildet. Dabei liegt der Signalausgang des NOR-Gatters G5
über den Inverter IN3 an dem ersten Signaleingang und über den Widerstand T7 an
dem zweiten Signaleingang des (insgesamt zwei logische Eingänge aufweisenden) NOR-Gatters
G6, dessen Signalausgang auf das Gate eines Anreicherungstyp-Feldeffekttransistors
T8 geschaltet ist.
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Der Transistor T8 liegt mit seinem Drain an dem der Zufuhr eines ersten
Bezugspotentials VGG dienenden Anschlusses A4 des Master-Bausteins M, während sein
Sourcegebiet mit dem Anschluß A1 und damit mit dem Takteingang TE der Flip-Flopkette
TM verbunden ist. Schließlich ist der am Eingang des NOR-Gatters G6 liegende als
Widerstand geschaltete Feldeffekttransistor T7 und der betreffende Eingang des Gatters
G6 in der aus der Fi. 3 ersichtlichen Weise über einen Filterkondensator C3 mit
dem zweiten Versorgungspotential, insbesondere mit Masse, verbunden.
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Beim Auftreten eines Signals am Ausgang des NOR-Gatters G5 wird über
den Inverter In3 der eine Eingang des NOR-Gatters G6 an eine Null gelegt, während
die bereits am anderen Eingang dieses Gatters G6 anhängige logische Null nach Maßgabe
der durch den Kondensator C3 und den Widerstand t7 festgelegten RC-Zeit des Monoflops
erhalten bleibt. Dadurch wird am Ausgang des NOR-Gatters G6 ein Signal ausgelöst,
durch welches der Transistor T8 leitend und das am Anschluß A4 anhängige Bezugspotential
VGG an den Anschluß Al gelegt wird, so daß dem jeweils anhängigen Taktimpuls ein
Reiter aufgesetzt wird.
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Die RC-Zeit des Monoflops ist im Vergleich zur Dauer des Signals am
Ausgang des Gatters G5 kurz bemessen.
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Sie ist außerdem nicht länger und vorzugsweise merklich kürzer als
die Dauer des einzelnen Taktimpulses. Zu bemerken ist noch, daß die Kette TM im
Master-Baustein M nicht auf den Reiter sondern lediglich auf die Taktimpulse und
auf die über die Transistoren T1 zuzuführenden Resetimpulse reagiert, wie aufgrund
der Schaltung ohne weiteres verständlich ist.
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Eine Pufferschaltung PS kann zwischen dem Taktgeber TG bzw. dem Anschluß
A1 des Master-Bausteins M und den Taktanschlüssen A2 der einzelnen Slave-Bausteine
S vorgesehen sein. Die Schaltung PS kann in der aus Fig. 3 ersichtlichen Weise aufgebaut
sein. In ihr sind anstelle von MOS-Feldeffekttransistoren, wie sie in den übrigen
Schaltungsteilen vorgesehen sind, zwei komplementäre Bipolartransistoren Tr1 und
Tr2 vorgesehen. Die Basis der beiden Bipolartransistoren Tr1 und Tr2 ist mit dem
Anschluß Al des Master-Bausteins M und dem Signalausgang des Taktgebers TG (über
die Diode D) verbunden.
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Der Kollektor des npn-Transistors Tr1 liegt an 12 V, der Kollektor
des pnp-Transistors Tr2 an O V. Die Emitter der beiden Transistoren Tr1 und Tr2
sind zusammengeschaltet und bilden den Ausgang der Pufferschaltung PS.
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Aufgabe dieses Analogpuffers PS ist, eine kapazitive Ent-
kopplung
zwischen dem Masterbaustein M und den Slave-Bausteinen S zu erreichen.
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Der Anschluß A2 der einzelnen Slave-Bausteine 5 liegt einerseits am
Takteingang TE der Kette TS von Speicherzellen des jeweiligen Slave-Bausteins S,
andererseits am Eingang der Signalerkennungsschaltung SES.
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In dem in Fig. 3 dargestellten Beispielsfall stimmt die Kette TS des
Slaves mit der Kette TM des Masters M überein, was aber nicht erforderlich ist,
weil die Kette im Slave-Baustein u.U. in der dortigen Schaltung eine andere Funktion
als die Kette TM im Master-Baustein M zu erfüllen hat. Da aber für die vorliegende
Betrachtung von weiteren Aufgaben der Ketten TM und TS abgesehen werden kann, wurden
in der Darstellung gemäß Fig. 3 für die beiden Ketten TM und TS der gleiche Aufbau
und dieselben Bezugszeichen verwendet. Hinsichtlich der Kette TS sind somit keine
weiteren Ausführungen mehr erforderlich, außer der Feststellung, daß die Gates der
Feldeffekttransistoren T1 in den einzelnen Flip-Flopzellen FF1, FF2,..
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der Kette TS durch das vom Master-Baustein M modulierte Taktsignal
beaufschlagt sind.
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Die Signalerkennungsschaltung SES stellt einen aus den MOS-Feldeffekttransistoren
T4, T5 und T6 aufgebauten und zwischen den beiden Versorgungspotentialen VGG und
Vss liegenden Sourcefolger dar, dessen Eingang durch den Anreicherungstyp-Transistor
T6 gebildet ist, dessen Gate am Anschluß A2 des Slave-Bausteins S und dessen Drain
an dem Bezugspotential VGG liegt. Das Sourcegebiet des Eingangstransistors T6 ist
an den als Widerstand geschalteten Verarmungstyp-Transistor T5 und dieser über den
Verarmungstyp-Transistor T4 an den Anschluß A3 des Slave-Bausteins S und damit an
das Versorgungspotential Vss gelegt. Ein zwischen den beiden als Widerstand geschalteten
Transistoren T4 und T5 liegender Schaltungspunkt
dient als Ausgang
des Sourcefolgers und ist über zwei hintereinander geschaltete Inverter IN1 und
IN2 an die durch die Gates der Transistoren T1 der einzelnen Speicherzellen FF1,
FF2, FF3,... gegebenen Reseteingänge der Kette TS gelegt. Die gewählte Signalerkennungsschaltung
SES unterbindet die kapazitive Belastung der Speicherzellen, während die beiden
Inverter IN1 und In2 zusammen einen nicht invertierenden weiteren Puffer zur Pegelregenerierung
abgeben.
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Erreicht in der angegebenen Schaltung der Zählerstand im Master M,
also der Betriebszustand der Kette TM, den z.B. durch ZR ausgelösten Zustand "O
0 0 0", so erhalten sämtliche logischen Eingänge des NOR-Gatters G5 diesen Zustand.
Durch die dann am Ausgang von G5 erscheinende logische 1 wird das nachgeschaltete
Monoflop aktiviert und entsendet einen Impuls, der als Reiter dem anstehenden Taktsignal
aufgesetzt wird. Der Reiter bewirkt die simultane Rücksetzung von TS, so daß der
gleiche Zustand wie in TM erreicht ist.
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Zu erwähnen ist noch, daß die Feldeffekttransitoren der Schaltung
entweder nur n-Kanal-MOS-Transistoren oder nur p-Kanaltransistoren sind, da damit
Herstellung in monolithisch integrierter Halbleitertechnik erheblich vereinfacht
wird.
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3 Figuren 9 Patentansprüche