DE2165758A1 - Schaltungsanordnung zur Einstellung der Frequenzteilerschaltung einer elektronischen Uhr - Google Patents

Description

Dipl.-lng. Heinz Lesser, Patentanwalt D— ?, i-tencl.tn al, Cciimcistioi-e 81 · ϊ?!*?οη: -',CSIl) Ί33520

KABUSHIKI KAISHA SUWA SEIKOSHA 3-4, 4-chome, Ginza, Chuo-ku Tokyo / Japan

L 9580 Fl/km

Schaltungsanordnung zur Einstellung der Frequenzteilerschaltung einer elektronischen Uhr

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Einstellung der Frequenzteilerschaltung einer elektronischen Uhr.

Eine elektronische Uhr besteht für gewöhnlich aus einem Oszillator relativ hoher Frequenz als Zeitnormal, einer Frequenzteilerschaltung und einer Anzeigeeinrichtung. Soll bei einer solchen Uhr die Zeitanzeige eingestellt werden, so ist es erforderlich, eine Anfangsanzeige nicht lediglich in der Anzeigeeinrichtung zu bewirken, sondern auch die Frequenzteilerschaltung auf einen Anfangszustand, beispiels weise Null, zu schalten. Soll dann die Uhr in ihrem Ruhezustand verharren, d.h. soll eine Zeitanzeige nicht stattfinden, so erscheint es doch wünschenswert, daß der Betrieb des elektronischen Zeitermittlungsteils nicht unterbrochen wird, damit die Genauigkeit aufrechterhalten werden kann.

Es ist Aufgabe der vorliegenden Erfindung, eine verbesserte Schaltungsanordnung zur Voreinstellung der Frequenzteilerschaltung einer elektronischen Uhr zu schaffen, deren Schaltung vereinfacht ist und deren Energiebedarf während der Ruhezeit herabgesetzt ist.

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Dies wird erfindungsgemäß dadurch erreicht, daß die Frequenzteiler schaltung einen Haupt-Neben-Typ einer binären Flip-Flop-Schaltung (a master-slave type of flip-flop binary circuit) aufweist, der mit komplementären Feldeffekt-Transistoren mit isolierter Steuerung (complementary insulated gate field effect transistors = CMOS im folgenden) ausgerüstet ist, und daß wenigstens einer der Flip-Flop-Schaltkreise eine Einstelleinrichtung aufweist, wobei ein Zeitsignal (clock signal) für die Flip-Flop-Schaltung derart vorgesehen ist, daß derjenige der Flip-Flop-Schaltkreise, der die Einstelleinrichtung aufweist, dem anderen Flip-Flop-Schaltkreis für die Dauer der Einstellung übergeordnet ist.

Die Anfangseinstellung des Schaltkreises kann mit allgemein üblichen Schaltmitteln eingestellt werden, durch Ausnutzung "von Redundanzen in einer solchen uhr wird es jedoch möglich, die Schaltung zu vereinfachen. Darüberhinaus kann der Energiebedarf im Ruhezustand der Uhr dadurch herabgesetzt werden, daß man in vorteilhafter Weise die Charakteristik von komplementärer Feldeffekt-Transistoren isolierter Steuerung mit der Einstelleinrichtung gemeinsam einsetzt.

Eine bevorzugte Ausführung der Erfindung wird darin gesehen, daß die Frequenzteilerschaltung eine Vielzahl kettenförmiger binärer Flip-Flop-Schaltungen aufweist und mit einer Impulsformerschaltung zur Bestimmung der Impulsbreite mittels einer Zwischenstufe und der letzten Stufe der Frecfuenzteilerkette vorsehen ist und daß ein Eingangsschaltkreis für die Kette vorgesehen ist, mit dessen Hilfe das Zeitsignal für die Dauer der Einstellung abgeschaltet ist.

Die Erfindung wird anhand der in der anliegenden Zeichnung wiedergegebenen Beispiele näher erläutert. Es zeigen:

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Figur 1 einen Schaltplan einer herkömmlich mit

komplementären Feldeffekt-Transistoren isolierter Steuerung (CMOS) ausgerüstete Frequenzteilerschaltung;

Figur 2 einen Schaltplan einer Ausführungsform

einer binären Frequenzteilerschaltung gemäß der Erfindung, die unter Verwendung von CMOS aufgebaut ist;·

Figur 3 ein Blockdiagramm eines Ausführungsbeispieles

bei welchem die Schaltung gemäß Figur 2 für eine elektronische Uhr Verwendung findet;

Figur 4 Diagramme zur Erläuterung der Arbeitsweise

des Ausführungsbeispieles gemäß Fiaur'3.

In Figur 1 ist eine binäre Teilerschaltung eines grundsätzlichen Haupt- und Neben-Systems unter Verwendung von CMOS dargestellt«, Die Anschlüsse 1 und 2 dienen der Zuführung elektrischer Energie, wobei der Anschluß 1 gegenüber dem Anschluß 2 positives Potential führt. Ein Haupt-Flip-Flop-Schaltkreis 17 besteht aus einem ersten Übertragungsgatter 9, einem zweiten Übertragungsgatter 10, einem ersten WAND-Schaltkreis 11 und einem ersten Inverter 12.

Ein Neben-Flip-Flop-Schaltkreis 18 besteht aus einem dritten Übertragungsgatter 13, einem vierten Übertragungsgatter 14, einem zweiten NAND-Schaltkreis 15 und einem zweiten Inverter ,16. Ein Zeitsignal ψ 3 und ein Zeitsignal 0 4 weisen entgegengesetzte Phasen auf. Das erste Übertragungsgatter 19 und das dritte Übertragungsgatter 13 befinden sich bei hohem Potential (im folgenden H genannt) in ihrem Signalübertragungszustand (im folgenden EIN genannt), während sie sich bei

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niedrigem Potential (im folgenden L genannt) in ihrem Signalunterbrechnungszustand (im folgenden AUS' genannt) befinden. Entsprechend befinden sich das zweite Ubertragungsqatter 10 und das vierte Ubertragungsqatter 14 im EIN-Zustand, wenn das Signal 0 4 das Potential H führt, und sie befinden sich in ihrem AUS-Zustand, wenn das Potential des Zeitsignals 0 4 L ist.

Der erste NAND-Schaltkreis 11 und der zweite NAND-Schaltkreis 15 arbeiten als Inverter für die Ausgänge der ftbertragungsgatter 9 oder 10 bzw. 13 oder 14, wenn ein Voreinstellsignal P 5 das Potential H führt. Befindet sich .dageaen das Voreinstellsignal P 5 auf dem Potential L, so zeigen die Ausgänge der Übertragungsgatter 9 oder 10 und 13 oder 14 immer das Potential H. Deshalb wird bei gewöhnlichem Betrieb, d.h. P 5 führt das Potential H, der Haunt-Flip-Flop-Schaltkreis durch das erste Übertragungsgatter 9 angesteuert, wenn das Zeitsignal ^ 3 das Potential H führt, und der Inhalt des Haupt-Flip-Flop-Schaltkreises 17 wird in den Neben-Flip-Flon-Schaltkreis 18 durch das dritte Übertragungsgatter 13 eingeschrieben. Führt das Zeitsignal 0 4 das Potential H, so wird der Neben-Flip-Flop-Schaltkreis 18 durch das vierte tibertragungsgatter 14 angesteuert, und der Inhalt entgegengesetzter Phasenlage zu dem Neben-Flip-Flop-Schaltkreis wird in den Haupt-Flip-Flop-Schaltkreis 17 durch das zweite Ubertraguncf«- gatter 10 eingeschrieben. Tm Ergebnis tritt geqenüber zwei Perioden des Zeitsignals ^ 3 (oder des Zeitsignal*? 0 4) ein Signal von einer Periode geteilt in die halbe Frequenz an den Ausgangsanschluß Q 6 (oder dem /vunganqsanschluß Q7) auf.

Baut man eine Teilerschaltunqr;kette auf, so entsprechen die Ausgänge Q -1 und Q -1 der Vorstufe den Zeitsignalen J? und 0.

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Heini le^t-r. P.-.ceril.iiwail D--S Mil -.c ι :i Hi. Ccsi.To^tr;=;^. 81 · (,V-(CIi: (OSlI) -1 c" 33 20

Wie vorstehend beschrieben,befindet sich entweder der Haupt-Flip-Flop-Schaltkreis oder der Neben-Flip-Flop-Schaltkreis in einer untergeordneten Beziehung zu dem jeweils anderen, so daß im Voreinstellzustand die Voreinstelleinrichtung des Flip-Flop-Schaltkreises in der untergeordneten Stellung durch Eingabe der entsprechenden Phase des Eingangs-Flip-Flop-Schaltkreises ausgelassen werden kann.

In Figur 2 ist ein Ausführungsbeispiel einer erfindungsgemäß vereinfachten binären Teilerschaltung mit CMOS dargestellt.

In diesem Ausführungsbeispiel gemäß Figur 2 ist der erste NAND-Schaltkreis des Beispieles nach Figur 1 durch einen dritten Inverter 19 ersetzt; die Zeitsignale ~fi 3 und 0 4 werden auf die Ausgangssignale Q -1 und Q-I begrenzt, die von ähnlicher Größenordnung sind. Unter solchen Voraussetzungen erhält man im Voreinstellzustand (P 5 : L) am Ausganq Q 6 des Neben-Flip-Flon-Schaltkreises 18 das Potential H (Q³F* : H) und am Ausgang Q 7 das Potential L (Q-I : L), das Zeitsignal ^ 3 (Q-I) erhält notwendigerweise das Potential L und das Zeit-! signal 0 4 (Q.-1) das Potential H. Daher wird in den Haupt-Flip-i Flop-Schaltkreis 17, der die untergeordnete Stellung einnimmt, der Inhalt mit entgegengesetzter Phase des Neben-Flip-Flop-Schaltkreises 18 selbsttätig eingeschrieben.

Führt das Voreinstellsignal P 5 das Potential H, so führt die Schaltung gemäß Figur 2 eine ähnliche binäre Frequenzteilung durch wie das Beispiel gemäß Figur 1.

Eine ähnliche Vereinfachung des Schaltkreises kann man auch dadurch erreichen, daß man den zweiteVi NAND-Schaltkreis 15 durch einen Inverter ersetzt und die Relation des Zeitsignals zu dem Auscrangsnignal der Vorstufe zu "0 ■- QpY und 0 = Q-I herbeiführt.

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Auf diese Weise ist es verständlich, daß es ausreicht, in der binären Teilerschaltunqskette des Haupt-Neben-Systems - bei geeigneter Wahl des Eingangszeitsignals im Voreinstellzustand unabhängig von Unterschieden der Voreinstelleinrichtungen und gleich ob diese Einrichtungen an irgendeiner Stelle in dem Haupt-Flip-Flop-Schaltkreis oder in dem Neben-Flip-Flop-Schaltkreis enthalten sind - die Einrichtung für die Voreinstellung zwischen dem Haupt- und dem Neben-Flip-Flop-Schaltkreis nur einem Flip-Flop zuzuordnen, der durch die Phase des Eingangszeitsignals bestimmt wird.

Figur 3 zeigt ein Ausführungsbeisniel, bei welchem die erfindungsgemäße Schaltungsanordnung einer elektronischen Uhr zugeordnet ist. Einem Eingangsanschluß 20 wird ein Zeit-.normal-Signal von 16 384 Hz zugeführt. Führt das Voreinstellsignal P am Eingangsanschluß 21 das Potential H, so erreicht das Eingangs-Zeitsignal die Zeitsignalanschlüsse "$ο~ und 0_O eines binären Teilerschaltkreises 25 der ersten Teilerstufe über einen NAND-Schaltkreis 23 und einen Inverter 24. Die Stufen 25 bis 32 der binären Teilerschaltungskette sind binäre j Tellerschaltkreise ohne Voreinstelleinrichtungen, in denen also die NAND-Schaltkreise 11 und 15 gemäß Figur 1 durch Inverter ersetzt sind. Dagegen weist jede Stufe 33 bis 38 der binären Teilerschaltungskette einen ähnlichen Schaltkreis auf wie in Figur 2 gezeigt. Hier sind die Voreinstelleinrichtungen in den Neben-Flio-Flop-Schaltkreisen enthalten. Die Zeitsignale 0<5 bis 0 14 einerseits und die Zeitsignale 0 0 bis 0 14 weisen zueinander entaegengesetzte Phasen auf; das gleiche gilt für die Ausgangssignale Q~Ö bis Q l4 einerseits und Q 0 bis Q 14 andererseits. Die Signaleingänge S 8 bis S 13 bedeuten, daß alle Ausgänge Q S" bis Q"~13~ auf das Potential H voreingestellt werden, wenn das Voreinstellen qnal P 21 den Neben-Fllp-Flop-Sehaltkreisen zugeführt wird. Im übrigen führen die binären Teilerschaltkreise 33 bis 38 der

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Kette ihre übliche Frequenzteilung durch, wenn das Voreinstellsignal Ψ 21 das Potential H führt. 39 ist ein 1/2-Verzögerungsschaltkreis, welchem das Frequenzteilerausgangssignal Q 13 von 1 Hz über den Einqangsanschluß D zugeführt wird und welcher dieses Signal für eine Zeitdauer, das sind 1/64 Sekunden des Zeitsignals 0 14, namentlich Q 8 H, verzögert dem Ausgang Q 14(oder Q 14) zuführt.

Bei Empfang des Frequenzteilerausqangssiqnäles Q 13 und des verzögerten Ausgangssignales Q 14 qibt der NAND-Schaltkreis 40 an seinen Ausgangsanschluß 22 jede Sekunde ein Signal mit dem Spannungspegel L für 1/64 Sekunden ab.

Zusammengefaßt ergibt sich folgende Arbeitsweise: Wenn der Voreinstelleinqang P 21 das Potential H führt und ein Zeitnormal-Signal von 16 364 Hz, das dem Eingang 20 zugeführt wird, durch die binäre Frequenzteilerkette 25 bis 38 bis auf ein 1 Hz-Sekunden-Signal heruntergeteilt wird, erscheint aufgrund der Verzögerung von 1/2 des Verzögerungskreises 39 am Ausgang des NAND-Schaltkreises 40 ein !,-Signal mit einer Impulsbreite von 1/64 Sekunden in einem periodischen Abstand von 1 Sekunde.

Betrachtet man einen Voreinstellzustand, d.h. P 21 führt das Potential L, dann ist das Ausgangssignal des NAND-Schaltkreises 23 unabhängig von dem Spannungszustand am Eingang 20. Der Inverter 24, die binäre Frequenzteilerschaltungskette 25 bis 38, der 1/2-Verzögerungsschaltkreis 39 und der NAND-Schaltkreis 40 gehen in den Ruhezustand über. In diesem Schaltzustand ist der Energieverbrauch vernachlässigbar klein, da die Schaltkreise durch CMOS qebiIdet sind (in einem CMOS-Schaltkreis stellt der Energieverbrauch für den Ladungswechsel im Ubergangsstadium den Hauptteil des gesamten Energiebedarfs dar)

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Und weil der Ausgang Q 14 des 1/2-Verzöqeruncrsschaltkreises 39 j derart bestimmt ist, daß er mit Q 13 koinzidiert, wenn 0 14 (Q 8) Η-Potential führt, erscheint am Ausgang des NAND-Schaltkreises 40 Η-Potential, weshalb in der an diesen NAND-Schaltkreis angeschlossenen Treiberstufe, die nicht dargestellt ist, kein Energieverbrauch auftritt.

Auf diese Weise erreicht man eine erhebliche Verringerung des Energiebedarfs, wenn die TJhr für eine länqere Zeit im Ruhezustand verbleibt, ohne daß das Zeitnormal-Signal abgeschaltet werden soll.

Im folgenden wird nun die Einstellung einer bestimmten Zeitanzeige erläutert, dazu wird auf Figur 4 Bezug genommen.

In Figur 4 ist t die Zeitachse, während P, Q 8, Q 9, Q 13, Q 14 und 22 die Signalformen an den entsprechend bezeichneten Anschlüssen der Schaltung gemäß Figur 3 wiedergeben. Es soll vorausgesetzt werden, daß die Einstellung zum Zeitpunkt t 0 erfolgt. Die binäre Frequenzteilerschaltunqskette setzt ihre Arbeit wie vorstehend geschildert fort. Weiterhin wird die Sekundenanzeige mit Hilfe einer nicht dargestellten Einrichtung auf 59 Sekunden eingestellt. Wenn dann die Voreinstellung in dem Augenblick ausgelöst wird, wenn die Standardzeit die richtige Zeit angibt, zu einem Zeitpunkt t 2 innerhalb 1/64 Sekunden (eine Periodendauer des Binärteilerschaltkreises 32) ausgehend vom Zeitpunkt t 1, so erhält der Ausgang j Q 8 des binären Teilerschaltkreises 33 notwendigerweise H- i Potential. Da während der Zeit von t 0 bis t 2 der Inhalt mit entgegengesetzter Phase zu dem korrespondierenden Flip-Flop-Schaltkreis in den Haupt-Flin-Flop-Schaltkreis der binären Teilerschaltung 34 geschrieben wird, in dem Augenblick, wenn das Potential an 0 9 (Q 8) zum Zeitpunkt t 2 auf H übergeht, wird in der binäron Teilerschaltuna 34 ein Signal der gleichen Phase von dem Haupt-Flip-Flon-Schaltkreis zu dem

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Neben-Flip-Plop-Schaltkreis gesendet, worauf das Ausgangssignal Q 9 auf Η-Potential übergeht. Dieser Schaltungsvorgang pflanzt sich danach in ähnlicher Weise durch eine Stufe nach der anderen der binären Frequenzteilerschaltunqskette 35 bis 38 hindurch, wodurch das Signal Q 13 Η-Potential annimmt .

Da aber das Zeitsignal 014 (Q8) eine Verzögerung (1/64-Sekunden) von der Größenordnung der H-Pegel-Periode aufweist, wie vorstehend erwähnt, wechselt Ql4 in dem 1/2-Verzögerungsschaltkreis 39 zu dem Zeitpunkt t 3 auf L-Potential, also 1/64-Sekunden nach dem Zeitpunkt t 2. In der Flip-Flop-Schaltung der achten Stufe in Figur 3 ist der Haupt-Flip-Flop-Schaltkreis M 8 ebenfalls derart voreingestellt, daß die Zeit von t 2 bis t 3 sichergestellt ist. Das führt im Ergebnis dazu, daß der Ausgang 22 der binären Teilerschaltungskette ein L-Pegel-Signal von 1/64 Sekundendauer erzeugt, das zum Zeitpunkt t 2 beginnt, und zwar innerhalb 1/64-Sekunde nach dem Zeitpunkt t l,zu dem die Voreinstellung ausgelöst wurde, und welches zum Zeltpunkt t 3 aufhört, 1/64 Sekunde nach dem Zeitpunkt t 2, wie dies 22 in Figur 4 zeiat. Durch dieses L-Pegel-Signal wird eine Zeitkorrektur in Sekunden mit einer nicht darcfestellten Einrichtung vorgenommen. Für die Erstellung eines Signals zur Einstellunq der korrekten Sekundenanzeige bedient man sich einer Zeitverzögerung in der Größenordnung von 1/64 Sekunde; , das ist aber in der Praxis nicht schwierig mit Hinblick auf die Tatsache, daß dieser Vorgang künstlich durchgeführt wird. Durch die Ausnutzung einer solchen Redundanz können die Einstelleinrichtungen in einem Teil der binären Teilerschaltungskotte der Uhr vorgesehen werden; es ergibt sich eine Vereinfachung der Schaltung.

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Es ist leicht ersichtlich, daß in einer solchen Schaltungsanordnung, in welcher zum Zeitpunkt der Einstellung die Sekundenanzeige der Uhr richtig eingestellt wird und die Sekundenanzeige nach einer Sekunde wieder einsetzt, die Rückstelleinrichtungen des Beispiels gemäß Figur 3 dem Haupt-Flip-Flop-Schaltkreis zugeordnet werden, die Signale Q-I und Q-I hinsichtlich der Phasenbedingung der binären Teilerschaltung 33 zu den Signalen 0 und j? korrespondieren, und daß das Zeitsignal 0 der binären Teilerschaltung 33 derart gewonnen wird, daß es zum Zeitpunkt der Einstellung Η-Potential annimmt.

Im vorstehenden wurde unter Bezugnahme auf ein Ausführungsbeispiel der vorliegenden Erfindung die Vereinfachung der Einstelleinrichtungen der binären Teilerschaltungen von elektronischen Uhren, speziell die Einführung von Einstelleinrichtungen in binäre Teilerschaltungsketten näher erläutert. Die Unterbrechung des Eingangssignals sowohl wie eine Begrenzung des Ausgangssignals zum Zeitpunkt der Einstellung führen zu einer Vereinfachung und Verkleinerung der Schaltungsanordnung, was einer einfacheren Herstellung der Uhren zugute kommt. Die Wirtschaftlichkeit wird erhöht, da eine Abnahme der zur Verfügung stehenden elektrischen Energie während der Ruhezeit der Uhr soweit als möglich verringert wird.

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Claims (2)

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1. Schaltungsanordnung zur Einstellung der Frequenzteilerschaltung einer elektronischen Uhr, dadurch gekennzeichnet , daß die Frequenzteilerschaltung einen Haupt-Neben-Typ einer binären Flip-Flop-Schaltung
aufweist, der mit komplementären Feldeffekt-Transistoren mit isolierter Steuerung ausgerüstet ist, und daß wenigstens einer der Flip-Flop-Schaltkreise eine Einstelleinrichtung aufweist, wobei ein Zeitsignal für die Flip-Flop-Schaltung derart vorgesehen ist, daß derjenige der Flip-Flop-Schaltkreise, der die Einstelleinrichtung aufweist, dem anderen Flip-Flop-Schaltkreis für die Dauer der Einstellung übergeordnet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet , daß die Frequenzteilerschaltung eine Vielzahl kettenförmiger binärer Flip-Flop-Schaltungen aufweist und mit einer Impulsformerschaltung zur Bestimmung der Impulsbreite mittels einer Zwischenstufe und der letzten Stufe der Freguenzteilerkette versehen ist und daß ein Eingangsschaltkreis für die Kette vorgesehen ist, mit dessen Hilfe das Zeitsignal für die Dauer der
Einstellung abgeschaltet ist.

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