DE2343128A1

DE2343128A1 - Flip-flop-schaltung

Info

Publication number: DE2343128A1
Application number: DE19732343128
Authority: DE
Inventors: Yasoji Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1972-08-31
Filing date: 1973-08-27
Publication date: 1974-03-21
Also published as: DE2343128C3; FR2198324B1; CA996640A; US3887822A; DE2343128B2; GB1435973A; IT990432B; JPS4944655A; JPS5242507B2; CH581924A5; FR2198324A1

Description

Die Erfindung betrifft eine aus Isolierschicht-Feldeffekt-Transistoren (IGFETs) oder Metalloxyd-Halbleiter-Feldeffekt-Transistoren (MOSFETs) aufgebaute Flip-Flop-Schaltung.

Durch die jüngsten bemerkenswerten Fortschritte auf dem Gebiet der integrierten Schaltungen wurden die Abmessungen der Schaltungselemente stark verringert, so daß die Anzahl der Schaltungsfunktionen, die von einem Halbleiterplättchen mit einer vorgegebenen Oberfläche erfüllt werden können, stark erhöht wurde. Erhöht wurde auch der Durchmesser einer Halbleiterplatte, die in Massenproduktion hergestellt werden kann. Ebenfalls wurde der Forderung nachgekommen, daß eine größere Anzahl von Schaltungsfunktionen von einem einzigen Plättchen erfüllt wird, so daß es zum gegenwärtigen Zeitpunkt möglich ist, große

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integrierte Schaltungen (LSI) zu verwenden, die es möglich machen, einige Tausend Schaltungselemente in einem einzigen Plättchen vorzusehen. Die jüngste technische Entwicklung geht dementsprechend dahin, beispielsweise elektronische Tischrechner mit nur einem oder zwei Plättchen aufzubauen. Unter diesen Umständen ist es notwendig, den Bereich so klein wie möglich zu halten, der von einem eine Funktion erfüllenden Schaltungselement eingenommen wird und die Anzahl der die Schaltung bildenden Schaltungselemente so klein wie möglich zu halten.

Eine R-S-Flip-Flop-Schaltung mit einer einzigen Funktion, die zur Verwendung in Steuer- und Zeitschaltungen eines elektronischen Tischrechners und anderer elektronischer Geräte geeignet ist, ist im allgemeinen als eine bistabile Schaltung oder als eine Verzögerungsschaltung (Schieberegister) aufgebaut.

Wenn eine R-S-Flip-Flop-Schaltung unter Verwendung von MOSFETs hergestellt wird, die eine hohe kapazitive Eingangsimpedanz aufweisen, ist es möglich, leicht eine Verzögerungsschaltung zu bilden, bei der die Aufladung und Entladung der Eingangskapazität des MOSFETs zur Datenlieferung verwandt werden kann. Die Verzögerungsschaltung ist dadurch vorteilhafter als die bistabile Schaltung, daß es keine Eingangs-Sperrbedingung gibt.

Ziel der Erfindung ist eine hauptsächlich vor oder hauptsächlich rücksetzbare Flip-Flop-Schaltung, die als integrierte Schaltung ausgebildet werden kann und bei der die Anzahl der Schaltungselemente verringert werden kann.

Die erfindungsgemäße Flip-Flop-Schaltung ist unter Verwendung von Isolierschicht-Feldeffekt-Transistoren aufgebaut, wobei dann, wenn die Zustände des ersten und zweiten, logischen Eingangs eine bestimmte Kombination bilden., -ier Ausgangszustand der Flip-Flop-Schaltung gehalten wird,-wohingegen dann, venn die Zustände des ersten und zweiten logischen Eingangs andere

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Kombinationen bilden, einer der beiden logischen Eingänge vorherrschend an der Ausgangsseite auf Taktimpulssignale hin abgegeben wird, und ist durch einen ersten Inverter, der ein komplementäres Paar von Feldeffekt-Transistoren enthält, um die Polarität des ersten logischen Eingangs umzukehren, durch eine logische Verzögerungsschaltung, die eine logische Gatterschaltung, die zwei logische Schaltungen von unterschiedlichem Typ enthält, die durch eine Anzahl von N-Kanal-Transistoren und eine Anzahl von P-Kanal-Transistoren gebildet werden, und welche Gatterschaltung den Ausgang des ersten Inverters, den zweiten logischen Eingang und den Ausgang der Flip-Flop-Schaltung empfängt, und taktimpulsgesteuerte Einrichtungen umfaßt, die auf eine erstes Taktimpulssignal und das dazu komplementäre Signal ansprechen, um den Ausgang der logischen Gatterschaltungen als Ausgang der logischen Verzögerungsschaltung abzugeben, und durch einen zweiten Inverter gekennzeichnet, der ein komplementäres Paar von Feldeffekt-Transistoren enthält, um die Polarität des Ausgangs der logischen Verzögerungsschaltung umzukehren und den Ausgang der Flip-Flop-Schaltung zu liefern.

Im folgenden werden beispielsweise, bevorzugte Ausführungsformen der Erfindung anhand der zugehörigen Zeichnung näher erläutert.

Fig. 1A zeigt das Schaltbild einer hauptsächlich vorstellbaren Flip-Flop-Schaltung, die eine Ausführungsform der Erfindung darstellt.

Fig. IB zeigt das detaillierte Schaltbild der in Fig. 1A dargestellten Flip-Flop-Schaltung.

Fig. 1C zeigt das Schaltbild einer hauptsächlich rückstellbaren Flip-Flop-Schaltung.

Fig. 2 zeigt Wellenformen, die zur Erläuterung der Arbeitsweise der in den Fig. 1A und 1B dargestellten Flip-Flop-Schaltungen dienen.

Fig. 3A zeigt das Schaltbild einer abgeänderten, hauptsächlich vorstellbaren Flip-Flop-Schaltung..

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Fig. 3B zeigt das detaillierte Schaltbild der in Fig. 3A dargestellten, abgeänderten Flip-Flop-Schaltung.

Fig. 3C zeigt das Schaltbild einer hauptsächlich rückstellbaren Flip-Flop-Schaltung.

Fig. 4 zeigt das Schaltbild einer .Änderung eines Teiles der in Fig. 3B dargestellten Schaltung.

Fig. 5A zeigt das Schaltbild einer statischen Flip-Flop-Schaltung, bei der der Schaltungsaufbau verwandt wurde, der in Fig. 1A dargestellt wurde.

Fig. 5B zeigt das Schaltbild einer statischen Flip-Flop-Schaltung, bei der der in Fig. 3A dargestellte Schaltungsaufbau verwandt ist.

Fig. 6A zeigt das Schaltbild einer halbstatischen Flip-Flop-Schaltung, bei der der Schaltungsaufbau verwandt ist, der in Fig. 1A dargestellt ist.

Fig. 6b zeigt das Schaltbild einer halbstatischen Flip-Flop-Schaltung, bei der der in Fig. 3B dargestellte Schaltungsaufbau verwandt ist.

Fig. 7A zeigt eine Änderung der in Fig. 1B dargestellten Flip-Flop-Schaltung; und

Fig. 7B zeigt in einem Diagramm ein Muster einer in Fig. 7A dargestellten integrierten Schaltung.

Ein MOSFET weist einen Source-Bereich und einen Drain-Bereich auf, die zwischen sich einen Leitungsweg begrenzen,und eine Gate-Elektrode ist auf dem Leitungsweg mit einer dazwischen angeordneten Isolierschicht angebracht. Die Leitfähigkeit des Leitungsweges wird durch eine Steuerspannung gesteuert, die an die Gate-Elektrode gelegt wird. Im allgemeinen ist ein MOSFET so ausgebildet, daß er bezüglich der Source- und Drain-Bereiche einen symmetrischen Aufbau aufweist im Gegensatz zu denjenigen, die für spezielle Verwendungszwecke, beispielsweise zur Verwendung in der Hochfrequenztechnik, bestimmt sind. Für die Beschreibung wird definiert, daß der mit einer Vorspannung

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versorgte Bereich die Source und der andere Bereich der Drain genannt wird. Weiterhin wird eine negative Logik verwandt, bei der der untere Spannungspegel oder -E V die Bedeutung der binären Ziffer "1" und der höhere Spannungspegel oder das Erdpotential die Bedeutung der binären Ziffer "0" hat.

In Fig. 1 ist ein Ausführungsbeispiel einer erfindungsgemäßen, hauptsächlich vorstellbaren Flip-Flop-Schaltung dargestellt, bei der ein Rückstelleingang R mit einem Eingang einer UND-Gatterschaltung 4 über einen ersten Inverter 1 und der Ausgang der UND-Gatterschaltung 4 mit einem Eingang einer NOR-Gatterschaltung 5 verbunden ist. Ein Vorstelleingang S ist mit dem anderen Eingang der NOR-Gatterschaltung 5 verbunden. Die UND-Gatterschaltung 4 und die NOR-Gatterschaltung 5 arbeiten in der Weise zusammen, daß sie eine logische Verzögerungsschaltung 2 bilden, die durch ein erstes Taktimpulssignal und das dazu komplementäre Signal φ^ und (L betätigt wird. Aus- diesem Grunde ist die NOR-Gatter schaltung 5 in dem Blockschaltbild von Fig. 1 als taktgesteuerte NOR-Gatterschaltung dargestellt, die durch die Taktimpulssignale (JL und Q-, betätigt wird.

Die Polarität des Ausgangs der NOR-Gatterschal'tung 5 wird durch einen zweiten Inverter 3 umgekehrt, um den Ausgang Q der Flip-Flop-Schaltung zu liefern. Der zweite Inverter 3 kann durch einen einfachen Inverter, wie den ersten Inverter 1, gebildet werden, jedoch ist in dem Beispiel von Fig. 1A der Inverter 3 als taktimpulsgesteuerter Inverter dargestellt, der durch ein Taktimpulssignal (^ und das dazu komplementäre Signal Q₀ in Betrieb gesetzt wird. Der Ausgang des zweiten Inverters oder der Ausgang Q der Flip-Flop-Schaltung wird zum anderen Eingang der UND-Gatterschaltung 4 rückgekoppelt«,

Gemäß Fig. 1B, die Einzelheiten des in Fig. IA dargestellten Schaltungsaufbaues zeigt, besteht der erste Inverter 1 aus einem bekannten komplementären MOSFET-Inverter, der einen N-Kanal-

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MOSFET 11N und einen P-Kanal-MOSFET 11P enthält.

In der logischen Verzögerungsschaltung 2 sind die Leitungswege der N-Kanal-Transistoren 12N und 13N parallel geschaltet, während der Leitungsweg des N-Kanal-Transistors 14N mit dem des N-Kanal-Transistors 13N in Reihe geschaltet ist. Der Leitungsweg eines P-Kanal-Transistors 12P ist in Reihe mit dem eines P-Kanal-Transistors 13PtUnd der Leitungsweg eines P-Kanal-Transistors 14P ist parallel mit den in Reihe geschalteten Leitungswegen der P-Kanal-Transistoren 12P und 13P geschaltet. Der Leitungsweg des N-Kanal-Transistors 13N ist in Reihe mit dem des P-Kanal-Transistors 14P geschaltet, und der Verbindungspunkt zwischen diesen zwei Leitungswegen steht mit der Ausgangsklemme 18 der logischen Verzögerungsschaltung 2 in Verbindung.

Diese Transistoren, die eine AND- und NOR-Gatterschaltung bilden, sind über taktimpulsgef; teuer te N-Kanal- und P-Kanal-Transistoren 15N und 15P mit Vorspannungs quellen verbunden. Die Gate-Elektroden der Transistoren 12N und 12P stehen gemeinsam mit einer Eingangsklemme 16 in Verbindung, um einen Rückstelleingang R über den ersten Inverter 1 zu empfangen, wohingegen die Gate-Elektroden der Transistoren 14N und 14P gemeinsam mit einer Eingangsklemme 17 verbunden sind, um einen Vorstelleingang S zu empfangen. Die Gate-Elektroden der Transistoren 13N und 13P stehen geraeinsam mit einer Eingangsklemme 19 in Verbindung, urn den Ausgang Q der Flip-Flop-Schaltung aufzunehmen. Die Gate-Elekcroden der taktimpulsgesteuerten Transistoren 15N und 15P sind so geschaltet, daß sie das erste Taktimpulssignal Q₁ und das dazu komplementäre Signal 0.. jeweils empfangen, so daß ihre Leitungswege leitend gemacht v/erden, wenn (L einen hohen Pegel oder den Pegel 0 \md O^ einen niederen Pegel oder einen negativen Pegel aufv/ei. \, Der zv/eice Inverter 3 umfaßt einen Grunainverter, der ein komplementäres Transistor-· paar, nämlich einen N-Kanal-Transistor 21N und einen P-Krmal-

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Transistor 21P enthält, und ein komplementäres Transistorpaar, nämlich einen taktimpulsgesteuerten N-Kanal-Transistor 25N und einen taktimpulsgesteuerten P-Kanal-Transistor 25P, deren Leitungswege Jeweils in Reihe mit den Leitungswegen der Transistoren 21N und 21P geschaltet sind. Die Gate-Elektroden der taktimpulsgesteuerten Transistoren 25N und 25P sind so geschaltet, daß sie jeweils zweite Taktimpulssignale (^ und Op aufnehmen. Die Eingangsklemme 26 des zweiten Inverters ist mit der Ausgangsklemme 18 der logischen Verzögerungsschaltung 2 verbunden, wohingegen die Ausgangsklemme des zweiten Inverters mit der Eingangsklemme 19 der logischen Verzögerungsschaltung 2 in Verbindung steht.

Wie es in Fig. 2 dargestellt ist, sind die Taktimpulssignale p* (φ..) und ψρ (??) Impulse mit einem bestimmten Phasenunterschied und definierten Perioden. Wie es in Fig. 1B dargestellt ist, können auch gleiche Taktimpuls T (T) verwandt werden. In Jedem Fall werden die taktimpulsgesteuerten Transistoren 15N und 15P der logischen Verzögerungsschaltung 2 und die taktimpulsgesteuerten Transistoren 25N und 25P des zweiten Inverters im Wechsel angesteuert.

Für eine stabile Arbeitsweise sind natürlich an die Substrate der jeweiligen oben beschriebenen MOSFETs vorbestimmte Vorspannungen angelegt. Die Substrate der jeweiligen P-Kanal-Transistoren sind geerdet, und die. Substrate der jeweiligen N-Kanal-Trans!stören sind mit einer Spannungsquelle von -E V verbunden.

Die in Fig. 1B dargestellte Schaltung arbeitet wie folgt:

(i) Wenn der Vorstelleingang S - «0" und der Rückstelleingang R = ¹¹O" sind, werden die Transistoren 11N, 12P und 14N leitend gemacht, wohingegen die Transistoren 11P, 12N und 14P nicht leitend gemacht werden. Dementsprechend ist das Potential an der Ausgangsklemme 18 der logischen Verzögerungsschaltung

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- 8 durch den vorher gehaltenen Ausgang Q und die Taktimpulse ( und (L bestimmt. Wenn "beispielsweise unter der Bedingung Q = "1" die Taktimpulse 0^ und φ ^ an die taktimpulsgesteuerten Transistoren 15N und 15P jeweils angelegt werden, werden der Transistor 13P leitend, der Transistor 13N nicht leitend und die Transistoren 15N sand 15P leitend gemacht, so daß die Ausgangsklemme 18 über die Transistoren 13P, 12P und 15P geerdet ist. Als Folge davon wird die Ladung eines Ausgangskondensators C₂₀ auf Null gebracht und damit: ein Ausgang "0" erzeugt. Bei einer Unterbrechung der Lieferung der Taktinipulse φ ^ und (^ werden die Transistoren 15N und 15P nicht leitend gemacht, wodurch die Ausgangsklemme 18 gegenüber der Vorspannungsklemme und der Erde isoliert wird. Folglich speichert der Ausgangskondensaxor C_OQ kurzzeitig die Information "0". Wenn dann Taktimpulse O₀ und O₀ angelegt werden, werden die Transistoren 25N und 25? leitend. Da die Information ^SIO", die im Ausgangskondensator C₀Q gespeichert ist, an lie Singangsklemme 26 des zweiten Inverters 3 gelagt wird, werden der Transistor 21N leitend und der Transistor 21P nicht leitend, gemacht. Als Folge davon wird. die Ausgangskleir.rne £3 über die Transistoren 21N und 25N auf - E V gehalten, v/o durch ein Ausgang ^:!1" an der Klemme 28 erzeugt wird. Unter diesen Bedingungen v/ird der Ausgangskondensator. C-,_n auf eine Spannung von - E 7 aufgeladen, so dai3 der Ausgangszustand Q = "1" seitat dann aufrechterhalten wird, wenn die Lieferung der Taktimpulssignal8 O₀ und 0_o unterbrochen wird.

Bei der vorhergehenden Beschreibung --rarde angenommen, daß vor Anlegen der Taktimpulssignale 0., ( ^) und ö~ (O₂) der Ausgang Q = "1" betrug. Ein verzögerter Ausgang Q = "1" bedeutet, daß der Ausgang vor der Verzögerung ohne Änderung bewahrt wurde. Wenn der Ausgang vor der Verzögerung -Q = "0" war, ist in ähnlicher Weise der verzögerte Ausgang Q ~ "0", Wenn damit der Vorstelleingang S=O und der Rück^telleingang R^O sind, ist der Ausgang der Flip-Fiop-Schaltung genau gleich dem Wert des Aufganges Q vor Anlegen der Eingänge S und R. Mit anderen Werten

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wird der Zustand des Ausganges erhalten.

(ii) Wenn S="1ⁿ und R=¹¹O" sind, werden die Transistoren 11N, 12P und 14P leitend und die Transistoren 11P, 12N und 14N nicht leitend gemacht. Der Zustand des Ausgangs der logischen Verzögerungsschaltung 2 ist durch die Taktimpulse O₁ und O₁ bestimmt. Beim Anlegen der Taktimpulse (J)₁ und (L wird die Ausgangsklemme 18 über die Transistoren 14P und 15P geerdet, wodurch ein Ausgang "0" erzeugt wird. Auf ein Anlegen der Taktimpulse typ ^und Öp ^werden dann ^di^e Transistoren 25N, 25P und 21N leitend gemacht, wohingegen der Transistor 21P nicht leitend gemacht wird. Als Folge davon wird die Ausgangsklemme 28 mit der Spannungsquelle von - E V über die Transistoren 21N und 25N verbunden, wodurch der Ausgangszustand "1" erzeugt wird. Wenn die logischen Eingänge S="1" und R=¹¹O" sind, ist es offensichtlich, daß der Ausgang Q den Zustand "1" unabhängig vom Zustand des vorhergehenden Ausgangs Q annehmen muß. Auf diese Weise wird am Ausgang der Flip-Flop-Schaltung vorzugsweise ein Vorstelleingang S="1" erhalten.

(iii) Wenn S^'O'und R="1" sind, werden die Transistoren 11P, 12N und 14N leitend und die Transistoren 11N, 12P und 14P nicht leitend gemacht. Der Ausgangszustand der logischen Verzögerungs-SDhaltuag 2 ist durch die Taktimpulse Q₁ und Q₁ unabhängig vorn Zustand des Ausganges Q bestimmt. Als Folge davon wird beim Anlegen der Taktimpulse O₁ und O₁ die Ausgangsklemme 18 mit der Spannungsquelle von -E V über die Transistoren 14N, 14N und 15N verbunden, wodurch ein Ausgang "1" erzeugt wird. Folglich werden der Transistor 21P leitend und der Transistor 21N nicht leitend gemacht. Auf ein Anlegen der Taktimpulse Op ^¹^ ®o ^{nin vird r}^^ie Ausgangsklemme 28 über die Transistoren 21P und 25P geerdet, wodurch ein Ausgang Q von "0" erzeugt wird. In dem Fall, in desi die logischen Eingänge S="0" und R=¹M" sind, befindet sich der Ausgang Q immer im Zustand "0". Wieder dominiert der Vorstelleingang S.

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(iv) Wenn S="1ⁿ und R="1^H sind, werden die Transistoren 11P, 12N und 14P leitend und die Transistoren 12P und 14N nicht leitend gemacht. Auf ein Anlegen der Taktimpulse <JL und (L hin wird die Ausgangsklemme 18 über die Transistoren 14P und 15P geerdet, wodurch ein Ausgang "0" geliefert wird. Folglich wird der Transistor 21N leitend und der Transistor 21P nicht leitend. Wenn Taktimpulse ©₂ und O₂ angelegt werden, wird die Ausgangsklemme 28 mit der Spannungsquelle von -E V über die Transistoren 21N und 25N verbunden, wodurch ein Ausgang Q von "1" erzeugt wird. Bei logischen Eingängen S="1" und R=^H1" wird der Ausgang Q wie der Vorstelleingang S immer den Zustand "1" annehmen.

Obwohl bei der vorhergehenden Beschreibung die Sprache der negativen Logik verwandt wurde, ist es im Falle der positiven Logik lediglich notwendig, für die UND-ODER-Gatterschaltung in der logischen Verzögerungsschaltung 2 eine ODER-NAND-Gatterschaltung einzusetzen,

Obwohl die in den Fig. 1A und 1B dargestellte Ausführungsform eine hauptsächlich vorstellbare Flip-Flop-Schaltung betrifft, kann eine hauptsächlich rückstellbare Flip-Flop-Schaltung ebenfalls durch den in Fig. 1C dargestellten Schaltungsaufbau erhalten werden.

In Fig. 3A ist ein anderes Beispiel für eine hauptsächlich verstellbare Flip-Flop-Schaltung dargestellt, bei der der Rückstelleingang R mit einem Eingang einer ODER-Gatterschaltung 6 und der Vorstelleingang S über einen Inverter 1 mit einen Eingang einer NAND-Gatterschaltung 7 verbunden ist. Der Ausgang Q der Flip-Flop-Schaltung wird zum anderen Eingang der Gatterschaltung 6 rückgekoppelt.

Fig. 3B zeigt den Aufbau der in Fig» 3-^;- dargestellten Fli;p-;^;lap-Schaltung im einzelnen, ihre Arbeitsweise kann aus der vor-^rge-

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henden Beschreibung, die sich auf die in Fig, 1B gezeigte Schal tung bezog, leicht entnommen werden.

Fig. 3C zeigt das Schaltbild einer hauptsächlich rückstellfcaren Flip-Flop-Schaltung, die dadurch erhalten werden kann, daß die hauptsächlich vorstellbare Flip-Flop-Schaltung, die in der Fig. 3A dargestellt ist, abgeändert wird,

Während bei den in den Fig. 13 una ^3 iarq-BZxallten Schaltungen die logische Verzögerungsschalxung λ ii.ne:::: solchen Aufbau aufwies, daß die logischen Transistoren .m, *;"H, 14N, 12P, 13P und 14P zwischen taktimpulsgesteuerta rrar:5;;.5~?rsn 15H und 15P geschichtet sind, ist es offensichtlich, 1^S die- taktimpulsgesteuerten Transistoren zwischen logi^Äe *-Xanal-Transistoren und logische P-Kanal-Transistor en -;~ ζ chi oh:iez werden können. Im letzten Fall wird das Ausgangssi'gnsi ;:er logischen TerzÖgerungsschaltung vom Verbindungspunkt zviscaan isii "takticmtlsgesteuerten Transistoren abgenommen. Die logische "/arzcgerisgsschaltiing, die in Fig. 4 dargestellt ist, arbeitet auf die gleiche Weise wie die in Fig. 3B dargestellte Schaltung, In diesem Zusammenhang ist darauf hinzuweisen, daß die taktimpulsgesteuerten Transistoren 25N und 25P bei den in den Fig. 13 und 3B dargestellten taktiinpulsgesteuerten Invertern zwischen die Transistoren 21Π und 21P geschichtet werden können.

Die oben beschriebenen Flip-Flop-Schaltungen sind Flip-Flop-Schaltungen vom dynamischen Typ und zur Verwendung bei hochfrequenten Taktimpulssignalen geeignet, 7/enn die Frequenz der Taktimpulse zu gering wird, d.h. wenn das Intervall zwischen den Impulsen zu lang wird, entladen sich die kurzzeitig in den Ausgangskondensatoren C_9n und C^ ,j owe ils gespeicherten Infor» mationen während dieses Intervalles über Störelemente oder älmliches in dem integrierten Schaltungrläticiien, was su einem fehlerhaften Betrieb führt. Ua eine statische FÜB-Plop-Schaltung aufzubauen, die bei niederfrequenten Taktimpulssignalen

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sicher arbeiten kann, ist es aus diesem Grunde notwendig, eine Stabilisierungsschaltung an der Ausgangsseite der jeweiligen taktimpulsgesteuerten Schaltungen vorzusehen, um eine Entladung der Informationen in anderen Perioden als den Arbeitsperioden der jeweiligen taktimpulsgesteuerten Schaltungen, d.h. während der Informationsspeicherperiode, zu vermeiden.

Fig. 5A zeigt eine verbesserte statische Flip-Flop-Schaltung, bei der eine erste und eine zweite stabilisierende Schaltung 30 und 40 an der Ausgangsseite der logischen Verzögerungsschaltung 2 und des taktimpulsgesteuerten Inverters 3 der dynamischen Flip-Flop-Schaltung, wie sie in FIg. IA dargestellt ist, jeweils vorgesehen sind, Die erste stabilisierende Schaltung 30 umfaßt einen Inverter 31, der einen ähnlichen Aufbau wie der Inverter 1 auf v/eist» um das Komplement des Ausgangs von der logischen Verzögerungsschaltung 2 mit dem taktimpulsgesteuerten Inverter. 3 zu koppeln, und einen talrcimpulsgesteuerten Inverxer 32, der einen ähnlichen Aufbau, wie der taktimpulsgesteuerte Inverter 3 aufweist und den Ausgang des I nverters 31 zu seinem Eingang zurücklei^et. Der taktiirpulsgesteuerte Inverter 32 wird mit Taktimpulsen 0. und (λ, derart versorgt, daß er nicht arbeitet, während die logische Verzögerungsschaltung 2 durch die Taktimpui.se ©> und Φ, in Betrieb gesetzt wird, sondern arbeitet, während die logische Verzögerung sschaltung 2 sich nicht in Betrieb befindet. In gleicher Weise umfaßt die zweite stabilisierende Schaltung 40 einen Inverter 41 und einen taktimpulsgesteuerten Inverter 42. Dvr taktimpulsgesteuerte Inverter 42 wird mit Taktimpuisen Cu und $2 derart versorgt, daß er nicht arbeitet, während der taktimpulsgesteuerte Inverter 3 durch die Taktimpulse (L ^unci Ψ-in Betrieb gesetzt wird, sondern arbeitet, während der taktimpulsgesteuerte Inverter 3 nicht arbeitet.

Ss sei im folgenden angenommen, daß die logische Verzögeru:;;/;^- schaltung 2 synchron mit den Taktimpuisen v"i und O^ einen

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gang "1" erzeugt. Dieser Ausgang "1" wird in den Ausgangskondensatoren gespeichert und während der Arbeitsperiode der logischen Verzögerungsschaltung 2 bewahrt. Während der Ruheperiode der logischen Verzögerungsschaltung 2 befindet sich der taktimpulsgesteuerte Inverter 32 im Betriebszustand. Der Ausgang "1" wird durch den Inverter 31 in einen Ausgang "0" überführt, der seinerseits durch die Wirkung des taktimpulsgesteuerten Inverters 32 in "1" umgewandelt wird. Als Folge davon wird der Ausgang "1" von der logischen Verzögerungsschaltung während deren Ruheperiode nicht entladen, sondern bevahrt. Die zweite stabilisierende Schaltung 40 arbeitet auf die gleiche Weise.

Fig. 5B zeigt eine geänderte statische Flip-Flop-Schaltung, bei der stabilisierende Schaltungen 30 und 40, die den in Fig. 5A gezeigten ähnlich sind, zu der in Fig. 3A gezeigten dynamischen Flip-Flop-Schaltung hinzugefügt sind.

Die Fig. 6A und 6B zeigen hai bstatische Flip-Flop-Schaltungen, bei denen eine stabilisierende Schaltung 50 für die Ausgangsseite nur einer taktimpulsgesteuerten Schaltung vorgesehen ist, die ein Taktimpulssignal geringerer Frequenz empfängt, wobei die Frequenz des Taktimpulssignales (JL (φ><), das an die logische Verzögerungsschaltung 2 angelegt v/ird, nicht gleich der Frequenz des Taktimpulssignales φ~ (Φρ) ^^δ"^» ^^as ^era taktimpulsgesteuerten Inverter 3 geliefert wird (d.h., daß die stabilisierende Schaltung für die logische Verzögerungsschaltung 2 vorgesehen ist, wenn die Frequenz des Taktimpulssignales (J)₁ kleiner als die des Taktimpulssignales (j)~ ist.) Während es bei diesen Schaltungen möglich ist, eine stabilisierende Schaltung 50 zu verwenden, die der in den Fig. 5A und 5B dargestellten Schaltung ähnlich ist, umfaßt die in den Fig. 6a und 6B verwandte stabilisierende Schaltung 50 eine Reihenschaltung eines Inverters 51 und eines taktimpulsgesteuerten Inverters 52, die parallel mit der Verbindungslei-

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tung zwischen der logischen Verzögerungsschaltung 2 und dem Inverter 3 geschaltet ist. Die stabilisierende Schaltung 50 arbeitet auf die gleiche Weise wie die in Fig, 5A dargestellte stabilisierende Schaltung 30,

Fig. 7A zeigt eine Änderung der in Fig, 1A dargestellten Flip-Flop-Schaltung, die zwei taktimpulsgesteuerte Transistoren 15N, zwei taktimpulsgesteuerte Transistoren 15P und zwei logische Transistoren 14N umfaßt.

Fig. 7B zeigt in einem Diagramm das Muster der in Fig. 7A dargestellten Flip-Flop-Schaltung, wenn sie als integrierte Schaltung ausgebildet ist. In Fig. 7B arbeiten ein M-Kanal-Transistor 55N und ein P-Kanal-Transistor 55P so zusammen, daß sie den in Fig. 7A dargestellten Inverter 55 bilden.

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Claims

Patentansprüche

(iJ Flip-Flop-Schaltung, die unter Verwendung von Isolierschicht-Feldeffekt-Transistoren aufgebaut ist und bei der dann, wenn die Zustände eines ersten und eines zweiten logischen Eingangs eine bestimmte Kombination bilden, der Ausgangszustand beibehalten wird, wohingegen dann, wenn die Zustände des ersten und zweiten logischen Eingangs eine andere Kombination bilden, einer der beiden logischen Eingänge auf Taktimpulssignale hin vorherrschend an der Ausgangsseite abgegeben wird, gekennzeichnet durch einen ersten Inverter i''l ₃ asv ein komplementäres Feldeffekt-Transistcrenpaar (11Hj 11?) enthält, um die Polarität des ersten logischen Eingangs (R) umzukehren, durch eine logische Verzögerungsschaltung (2), die logische Gatterschaltungen, die zwei logische Schaltungen (4 und 5) von unterschiedlichem Typ enthalten, die von einer Anzahl von N-Kanal-Transistoren (12H_s*:3H,i4N) und von einer Anzahl von P-Kanal-Transistoren (12F,13P,14P) gebildet werden, und welche Gatterschal tiingen den Ausgang des ersten Inverters (i), den zweiten logischen Eingang (S) und den Ausgang (Q) der Flip-Flop-Schaltung empfangen, und taktimpulsgesteuerte Einrichtungen (15N,15P) umfaßt, die auf ein erstes Taktimpulssignal (φ,,) und das dazu komplementäre Signal (O₁) ansprechen, um den Ausgang der logischen Gatterschaltungen als Ausgang der logischen Verzögerungsschaltung (2) abzugeben, und durch einen zweiten Inverter (3), der ein komplementäres" Feldeffekt-Transistorenpaar (21N,21P) enthält, uni die Polarität der Ausgänge der logischen Verzcgerungsschaltung umzukehren und den Ausgang der Flip-Flop-Schaltung zu liefern,

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2. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Verzögerungsschaltung (2) eine UND-Gatterschaltung (4) zur Aufnahme zweier Eingänge und eine NOR-Gatterschaltung (5) zur Aufnahme des Ausganges der UND-Gatterschaltung und eines anderen Eingangs aufweist.

3. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Verzögerungsschaltung (2) eine ODER-Gatterschaltung (6) zur Aufnahme zweier Eingänge und eine NAND-Gatterschaltung (7) zur Aufnahme des Ausganges der ODER-Gatterschaltung und eines anderen Eingangs aufweist.

4. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Inverter (3) eine taktimpulsgesteuerte Einrichtung (25N,25P) auf v/eist, die durch ein zweites Taktimpulssignal(<j)p) und das dazu komplementäre Signal(Op) gesteuert wird, damit der zweite Inverter (3) die Polarität des Ausganges der logischen Verzögerungsschaltung (2) umkehrt, nachdem ein Ausgang von der logischen Verzögerungsschaltung synchron mit dem ersten Taktimpulssignal und dem dazu komplementären Signal abgegeben ist.

5. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Yerzögerungsschaltung einen ersten bis vierten Transistor (12P,13P,14P,15P) von einem Kanaltyp, von denen jeder einen Source- und einen Drainbereich, die dazwischen einen Leitungsweg begrenzen, und eine Gate-Elektrode enthält, und einen fünften bis aditen Transistor (12N,13K,14N,15N) vom anderen Kanaltyp umfaßt, von denen, ,jeder einen Source- und Drainbereich, die dazwischen einen Leitungeneg begrenzen, und eine Gate-Elektrode enthält, da3 die Leitungswege des ersten und zweiten Transi¹:-

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tors (12P,13P) parallel geschaltet sind, der Leitungsweg des dritten Transistors (14P) mit dem des ersten Transistors (12P) in Reihe geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12N, 13N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14N) parallel mit den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12N,13N) geschaltet ist, der Leitungsweg des zweiten Transistors (13P) in Reihe mit dem des siebten Transistors (14N) geschaltet ist, der Leitungsweg des vierten Transistors (15P) zwischen den Leitungsweg des dritten Transistors (14P) und eine Klemme (Erdklemme) einer Quelle für die Betriebsspannung geschaltet ist, der Leitungsveg des achten Transistors (15N) zwischen den Leitungsweg des fünften Transistors (12N) und die andere Klemme (-E Volt) dieser Quelle geschaltet ist, die Gate-Elektroden des ersten und fünften Transistors (12P,12N) zusammengeschaltet sind, um einen ersten Eingang (R) zu empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13P>13N) zusammengeschaltet sind, um einen zweiten Eingang (Q) zu empfangen, die Gate-Elektroden des dritten und siebten Transistors (14P, 14N) zusammengeschaltet sind, um einen dritten Eingang zu empfangen, die Gate-Elektroden des vierten und achten Transistors (15P,15N) so geschaltet sind, daß sie komplementäre Taktimpulssignale empfangen und der Verbindungspunkt zwischen den Leitungswegen des zweiten und siebten Transistors (13P>13N) dazu verwandt wird, ein Ausgangssignal der logischen Verzögerungsschaltung abzugeben.

Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Verzögerungsschaltung einen ersten bis vierten Transistor (12P,13P,14P,15P) von einem Kanaltyp, von denen jeder einen Source- und einen Drainbereich, die zwischen sich einen Leitungsweg begrenzen, und eine Gate-Elektrode enthält, und einen fünften bis achten

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Transistor(12N, 13N, 14N, 15N)vom anderen Kanaltyp umfaßt, von denen jeder einen Source- und Drainbereich, die dazwischen einen Leitungsweg begrenzen, und eine Gate-Elektrode enthält, daß die Leitungswege des ersten und zweiten Transistors (12P, 13P) parallel angeordnet sind, der Leitungsweg des dritten Transistors (14P) in Reihe mit dem des ersten Transistors geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12N,13N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14N) parallel mit den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12N,13N) angeordnet ist, der Leitungsweg des zweiten Transistors (13P) mit dem des siebten Transistors (14N) in Reihe geschaltet ist, die Leitungswege des vierten und achten Transistors (15P>15N) in Reihe zwischen die Leitungswege des zweiten und siebten Transistors (13P»14N) geschaltet sind, die Leitungswege des ersten, dritten, vierten, siebten und achten Transistors (12P,14P,15P,14N,15N) in Reihe zwischen eine Quelle für die Betriebsspannung geschaltet sind, die Gate-Elektroden des ersten und fünften Transistors (12P,12N) zusammengeschaltet sind, um einen ersten Eingang zu empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13P»13N) zusnmaengeschaltet sind, um einen zweiten Eingang zu empfangen, die Gate-Elektroden des dritten und siebten Transistors zusammengeschaltet sind, um einen dritten Eingang zu empfangen, die Gate-Elektroden des vierten und achten Transistors (15P,15N) so geschaltet sind, daß sie komplementäre Taktimpulssignaie empfangen und der Verbindungspunkt zwischen den Leitungswegen des vierten und achten Transistors (15P,15N) dazu verwandt wird, ein Ausgangssignal der logischen Verzögerungsschaltung abzugeben.

7. Flip-Flop-Schaltung nach Anspruch 1, gekennzeichnet durch eine stabilisierende Schaltung (30 oder 50), die mit der Ausgangsseite der logischen Verzögerungsschaltung verbunden ist. um die Ausgangs spannung der logischen Schaltung für eine bestiii^tc

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Zeitdauer zu halten, nachdem die logische Verzögerungsschaltung betätigt wurde.

8. Flip-Flop-Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die stabilisierende Schaltung (30) einen Inverter (31), der aus einem komplementären Paar von Feldeffekt- Transistoren besteht, und einen taktimpuisgesteuerten Inverter (32) umfaßt, der. ein komplementäres Paar von Feldeffekt-Transistoren aufweist, wobei der Eingang des taktimpuisgesteuerten Inverters mit dem Ausgang des Inverters und der Ausgang des taktimpuisgesteuerten Inverters mit dem Eingang des Inverters verbunden ist.

9. Flip-Flop-Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die stabilisierende Schaltung (50) einen Inverter (51), der aus einem komplementären Paar von Feldeffekt-Transistoren besteht, und einen taktimpuisgesteuerten Inverter (32) umfaßt, der ein komplementäres Paar "on Feldeffekt-Transistoren enthält und mit dem Inverter in Kaskade geschaltet ist.

10. Flip-Flop-Schaltung nach Anspruch 4, gekennzeichnet durch eine erste stabilisierende Schaltung (j50), die mit der Ausgangsseite der logischen Verzögerungsschaltung (2) verbunden ist, um deren Ausgangsspannung für sine bestimmte Zeitdauer zu halten, nachdem die logische Verzögerungsnchaltung (2) betätigt wurde , " und durch eine zweite stabilisierende Schaltung (40), die mit der Ausgangsseite des zweiten Inverters (3) verbunden ist, um dessen Ausgangsspannung für eine bestimmte Zeitdauer aufrecht zu erhalten, nachdem der zweite Invercer .betätigt v/urde,

11. Flip-Flop-Schaltung nach Anspruch IC, dadurch gekennzeichnet, daß jede der ersten und zweiten stabilisierenden Schaltungen (30,AO) einen Inverter (31), der aus einem kornplecen-

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tären Paar von Feldeffekt-Transistoren besteht, und einen taktimpulsgesteuerten Inverter (32) umfaßt, der ein kom plementäres Paar von Feldeffekt-Transistoren enthält, wobei der Eingang des taktimpulsgesteuerten Inverters mit dem Ausgang des Inverters und der Ausgang des taktimpulsgesteuerten Inverters mit dem Eingang des Inverters verbunden ist.

12. Flip-Flop-Schaltung nach Anspruch 7» dadurch gekennzeichnet, daß oede der ersten und zweiten stabilisierenden Schaltungen (30 und 40) einen Inverter (51), der aus einem komplementären Paar von Feldeffekt-Transistoren besteht, und einen taktimpulsgesteuerten Inverter (52) umfaßt, der ein komplementäres Paar von Feldeffekt-Transistoren enthält und mit dem Inverter in Kaskade geschaltet ist.

13· Flip-Flop-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und zweiten Taktimpulssignale (φ^,^-) unterschiedliche Frequenzen aufweisen, und weiterhin eine stabilisierende Schaltung (50 oder 30) vorgesehen ist, die mit dem Ausgang entweder der logischen Verzögerungsschaltung (2) oder des zweiten Inverters (3) verbunden ist, die bzw. der mit einem Taktimpulssignal mit niedrigerer Frequenz versorgt wird, um den Ausgang dieser einen Einrichtung (2 oder 3) für eine bestimmte Zeitdauer,nachdem diese Einrichtung "betätigt wurde, aufrecht zu erhalten,

1ύ·. Flip-Flop-Schaltung nach Anspruch -13» dadurch gekennzeichnet, daß die stabilisierende Schaltung (50) einen Inverter (51), der avis einem komplementären Paar von Feldeffekt-Transistoren 'ersteht, und einem -caktimpulsgesteuerten Inverter (52) umfaßt, der ein komplementäres Paar von Feldeffekt-Transistoren enthält und mit dem Inverter in Kaskade geschaltet isx.

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15. Flip-Flop-Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß die stabilisierende Schaltung (30) einen Inverter (31), der aus einem komplementären Paar von Feldeffekt-Transistoren besteht, und einen taktimpulsgesteuerten Inverter (32) umfaßt, der ein komplementäres Paar von Feldeffekt-Transistoren enthält, wobei der Eingang des taktimpulsgesteuerten Inverters mit dem Ausgang des Inverters und der Ausgang des taktimpulsgesteuerten Inverters mit dem Eingang des Inverters verbunden ist.

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