DE2309080C3

DE2309080C3 - Binäruntersetzerstufe

Info

Publication number: DE2309080C3
Application number: DE19732309080
Authority: DE
Inventors: Erfinder Wird Nachtraeglich Benannt Der
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1972-02-25
Filing date: 1973-02-23
Publication date: 1982-05-19
Also published as: CA977425A; GB1413044A; DE2309080A1; SU652921A3; DE2309080B2; JPS4889672A; IT977458B; CH565483A5; JPS5511022B2; AU5236473A

Description

Die Erfindung betrifft eine Binäruntersetzerstufe, die auf zueinander komplementäre Eingangs-Taktimpulssignale anspricht und Ausgangs-Taktimpulssignale mit der halben Frequenz der Eingangs-Taktimpulssignale 3-, erzeugt, mit einem ersten, einem zweiten und einem dritten Inverter, von denen jeder ein Paar invertierende Isolierschicht-Feldeffekt transistoren unterschiedlichen Kanaltyps aufweist, deren Gates mit dem Eingang des Inverters verbunden sind und deren Source-Drain-Wege in Reihe zwischen erste und zweite Energieversorgungspunkte geschaltet sind, wobei ein Punkt des Schaltkreises zwischen den in Reihen geschalteten Source-Drain· Wegen der invertierenden Transistoren mit dem Ausgang des Inverters verbunden ist und wobei der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters, der Ausgang des zweiten Inverters mit dem Eingang des dritten Inverters und der Ausgang des dritten Inverters mit dem Eingang des ersten Inverters verbunden ist derart, daß unter der Wirkung

5Ί der Eingangs-Taktimpulse ein impulsförmiges Signal im Kreis der Inverter umläuft, aus dem die Ausgangs-Taktimpulse abgeleitet werden.

Binärzählerstufen werden insbesondere für elektronische Rechner verwandt, deren Schaltkreise weitestgehend in integrierter Form ausgebildet sind. Daher werden als Bauelemente vorzugsweise Isolierschicht-Feldeffekttransistoren verwandt, die leicht zu integrieren sind.

Der herkömmliche Binärzähler, der aus Flip-Flop-

<)ü Schaltungen aufgebaut ist, ist jedoch infolge der großen Anzahl der enthaltenen Bauelemente für eine Ausbildung in integrierter Form weniger geeignet.

Demgegenüber weist die eingangs genannte, aus lii.ertern aus komplementären Feldeffekttransistoren

M bestehende und aus der US-PS 35 60 998 bekannte Binärzählerstufe nur eine kleine Anzahl von Bauelementen auf. Bei dieser Binärzählerstufe wirken die Isolierschicht-Feldeffekttransistoren als Leitungshalter.

die wechselweise durch den Transistoren gelieferte Taktimpulse angesteuert werden. Obwohl eine Binärzählerstufe dieser Art nur eine kleine Anzahl von Elementen enthält und somit leichter als die aus Flip-Flop-Schaltungen aufgebauten Binärzähler in integrierter Form hergestellt werden kann, bereitet der Entwurf des Integrationsmusters insbesondere bei einem aus mehreren derartigen Stufen aufgebauten Binärzähler aus den folgenden Gründen beträchtliche Schwierigkeiten. Bei den Invertern dienen die Gate-Elektroden der Feldeffekttransistoren als Eingang und die Drain-Elektroden als Ausgang, wogegen bei den als Leitungsgatter wirkenden Feldeffekttransistoren die Source-Elektroden als Eingang und die Drain-Elektroden als Ausgang verwandt werden, und zusätzlich noch das Gate als Steuereingang geschaltet werden muß.

Aus der US-PS 34 93 7S5 ist ebenfalls eine Binärzählerstufe bekannt, die aus Invertern mit Feldeffekttransistoren unterschiedlichen Kanaltyps und vorgeschalteten Leitungsgattern aus Feldeffekttransistoren vom gleichen Leitungstyp aufgebaut ist Bei dieser Binärzählerstufe wird der Eingang der Leitungsgatter und Inverter durch die Gate-Elektrode der entsprechenden Transistoren gebildet. Eine derart ausgebildete Binärzählerstufe hat jedoch den Nachteil, daß die Leitungsgatter einer in Sperrichtung gepolten Vorspannung unterworfen sind, so daß ihre Ausgangssignale einen geringen Pegel aufweisen. Das hat zur Folge, daß zur Kompensation des Pegelabfalls der Ausgangssignale eine höhere Versorgungsspannung erforderlich ist, die von den Batterien batteriebetriebener elektronischer Rechner oder auch batteriebetriebener elektronischer Uhren, in denen derartige Zähler ebenfalls Verwendung finden, nicht geliefert werden kann.

Aus der DE-OS 21 20 627 sind logische Schaltungselemente wie NOR-Gatter, NAND-Gatter und Schieberegister bekannt, die aus durch Taktimpulse steuerbaren Invertern (Taktimpulsinverter) aufgebaut sind, jeder dieser Inverter weist ein Paar invertierender Isolierschicht-Feldeffekttransistoren unterschiedlichen Kanaltyps auf, deren Gates mit dem Eingang des Inverters verbunden sind. Ein Punkt des Schaltkreises zwischen den in Reihe geschalteten Source-Drain-Wegen bildet den Ausgang des Inverters. Um diesen Inverter mit zueinander komplementären Taktimpulsen steuern zu können, ist jeder der invertierenden Transistoren derart mit einem Schalttransistor des gleichen Kanaltyps zusammengeschaltet, daß die Source-Drain-Wege des invertierenden Transistors und des Schalttransistors in Reihe zwischen dem Ausgang des Inverters und dem zugehörigen Anschluß der Stromquelle geschaltet sind.

Die der Erfindung zugrunde liegende Aufgabe liegt

uüflii, CiUC uiiiatTüuiCrSCtZCrStUie uCT CüigängS genannten Art derart weiterzubilden, daß das Integrationsmu ster bei der Ausbildung einer derartigen Binärzählerstufe und insbesondere eines Binärzählers aus mehreren derartigen Binärzählerstufen einfacher wird. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß bei wenigstens zwei dieser Inverter jeder der invertierenden Transistoren derart mit einem Schalttransistor des gleichen Kanaltyps zusammengeschaltet ist, daß die Source-Drain-Wege des invertierenden Transistors und des Schalttransistors in Reihe zwischen den Ausgang des Inverters und den zugehörigen Energieversorgungspunkt geschaltet sind (Taktimpulsinverter) und daß den Gates der Schalttransistoren die komplren Emgangs-TaktiiTipulsinverter abwechselnd wie ein Inverter arbeiten, ί

Eine in dieser Weise ausgebildete Binäruntersetzerstufe besteht somit lediglich aus Invertern, da statt der üblichen Leitungsgatter Taktimpulsinverter verwandt werden. Neben der Vereinfachung des Entwurfs eines Integrationsmusters hat eine derartige Schaltung den Vorteil, daß die Verlustleistung gegenüber einem Leitungsgatter enthaltenden Schaltkreis wesentlich geringer ist, was sich bei batteriebetriebenen Geräten günstig auf die Lebensdauer der Batterien auswirkt,
ίο Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung an Hand der Zeichnung näher erläutert.

Fig. IA zeigt das Schaltbild einer Ausführungsform einer erfindungsgemäßen Binäruntersetzerstufe;
Fig. IB zeigt den logischen Plan des in Fig. IA dargestellten Zählers;

F i g. IC zeigt in einer Tabelle die bei der Arbeit des in F i g. 1A dargestellten Zählers durch eine positive Logik verwandten Spannungen;

F i g. 2 zeigt die Wellenform von Signalen, die die Arbeit des in F i g. IA dargestellten Zählers erläutern;

F i g. 3 ist eine Modifikation eines Taktimpulsinverters, der bei dem in Fig. IA dargestellten Zähler verwandt wird;

2s Fig.4A zeigt das Schaltbild eines statischen Binärzählers, der von dem in Fig. IA dargestellten dynamischen Binärzähler abgeleitet ist;

Fig.4B zeigt den logischen Plan des in Fig.9A dargestellten Zählers;

F i g. 4C zeigt den logischen Plan einer Modifikation eines statischen Binärzählers;

F i g. SA zeigt einen statischen Binärzähler mit einer direkten Vorstellklemme, der eine Modifikation des in F i g. 4A dargestellten statischen Binärzählers ist:
Fig.5B zeigt den logischen Plan des in Fig.5A dargestellten statischen Binärzählers;

Fig.6A und 7A sind Schaltbilder von statischen Binärzählern mit einer direkten Rückstellklemme;

Fig.6B und 7B sind die logischen Pläne der in den Fig. 6A und 7A dargestellten statischen Binärzähler;

Fig.8A zeigt ein Schaltbild eines statischen Binärzählers mit einer direkten Vorstellklemme;

F i g. SB ist ein schematisches Schaltbild des in F i g. 8A dargestellten statischen Binärzählers;
Fig.9A zeigt ein mehrstufiges Zählersystem, das dadurch erhalten wird, daß eine Anzahl von erfindungsgemäßen Binärzählern in Kaskade geschaltet wird;

Fig.9B zeigt ein mehrstufiges statisches Zählersystem, das dadurch erhalten wird, daß eine Anzahl der in F i g. 4A dargestellten statischen Binärzähler in Kaskade geschaltet wird.

Fig. IA zeigt das Schaltbild und Fig. IB den

gemäßen dynamischen Binärzählers. Wie es in F ■ g. t B dargestellt ist, sind ein erster, ein zweiter und ein dritter Inverter 1, 2 und 3 in Kaskade geschaltet. Die Ausgangsklemme des dritten Inverters ist mit der Eingangsklemme des ersten Inverters verbunden. Der erste und der zweite Inverter 1 und 2 sind Taktimpulsineo veiter, die im Wechsel auf den Empfang von zueinander komplementären Taktimpulssignalen Qi und Qi arbeiten. Wie es in Fig. IA dargestellt ist, weist jeder der drei Inverter 1 bis 3 komplementäre Feldeffekt-Transistoren auf. Der dritte Inverter 3 hat einen P-Kanai-IGFET 31 und einen N-Kanal-IGFET 32. Die Drain-Elektroden dieser IGFETs 31 und 32 sind zur Verwendung als Ausgangsklemmen miteinander verbunden, und die Gate-Elektroden sind miteinander

verbunden, um als Eingangsklemme zu wirken. Die Source-Elektrode des IGFET 31 ist mit einem Punkt verbunden, an dem eine Spannung Von anliegt, und die Source-Elektrode des IGFET 32 ist mit einem Punkt verbunden, an dem eine Spannung Vss anliegt, wodurch eine Serienschaltung der Leitungswege, die zwischen Source und Drain der beiden IGFETs gebildet sind, zwischen den Energieversorgungspunkten einer Energiequelle hervorgerufen wird.

Der erste Inverter 1 enthält IGFETs 11 und 12, die in derselben Beziehung zueinander stehen, wie die IGFETs 31 und 32 des dritten Inverters, einen IGFET 13, der dasselbe Leitvermögen wie der IGFET 11 aufweist, und die Source-Elektrode des IGFET 11 mit dem Koo-Energieversorgungspunkt über den Leitungsweg des !GFET 53 verbindet, und einen !GFET !4, der dasselbe Leitvermögen wie der !GFET 12 aufweist und die Source-Elektrode des IGFET 12 mit dem Vss-Energieversorgungspunkt über den Leitungsweg des IGFET 14 verbindet. Der zweite Inverter enthält IGFETs 21, 22,23 und 24, deren Leitungswege in Reihe in derselben Beziehung zueinander zwischen den Energieversorgungspunkten einer Energiequelle geschaltet sind, wie sie die Leitungswege der IGFETs 11, 12, 13 und 14 des ersten Inverters 1 zueinander aufweisen. Die IGFETs 13, 14, 23 und 24 werden zum Schalten verwandt. Die Gate-Elektroden der IGFETs 13 und 14 werden mit zueinander komplementären Taktimpulssignalen Q1 und Q 1 versorgt, um die IGFETs 13 und 14 gleichzeitig leitend oder nichtleitend zu machen. Wenn die Leitungswege der IGFETs 13 und 14 leitend gemacht werden, arbeiten die zugehörigen IGFETs 11 und 12 offensichtlich als Inverter, wie es die IGFETs 31 und 32 des dritten Inverters 3 tun. Die Gate-Elektroden der IGFETs 23 und 24 des zweiten Inverters 2 werden mit zueinander komplementären Taktimpulssignalen Q1 und Q 1 jeweils versorgt, wodurch eine wechselweise Betätigung des ersten und des zweiten Taktimpulsinverters 1 und 2 ermöglicht wird.

Kondensatoren Ca und Cb, die in Fig. IA in unterbrochenen Linien dargestellt sind, repräsentieren jeweils Eingangskapazitäten des zweiten und drillen Inverters 2 und 3, die dazu dienen, die Ausgangssignale vom ersten und zweiten Inverter 1 und 2 zu speichern.

In Fig. IA sind die Substrate der jeweiligen IGFETs durch Pfeile bezeichnet. Die P-Kanal-IGFETs sind durch nach außen gerichtete Pfeile gekennzeichnet, während die N-Kanal-IGFETs mit nach innen gerichteten Pfeilen dargestellt sind. Die Substrate der P-Kanal-IGFETs sind mit dem Voo-Energieversorgungspunkt und die der N-Kanal-IGFETs mit dem V5S-Energieversorgiingsnunkt verbunden.

Im folgenden wird an Hand von F i g. 2 die Arbeitsweise des in F i g. 1 dargestellten Binärzählers beschrieben, wobei die positive Logik verwandt wird, bei der eine Spannung von + E V(Vdd) mit der logischen Ziffer»l« und eine Spannung von 0 V/Vss) durch die logische Ziffer »0« bezeichnet wird.

L Arbeitsweise im Zeitabschnitt 11 und 12

Während des Zeitabschnitts 11 ergibt sich Q1 =»0« und Q1 =»1«. Daher werden die IGFETs 13 und 14 des ersten Taktimpulsinverters 1 simultan eingeschaltet, wohingegen die IGFETs 23 und 24 des zweiten Taktimpulsinverters 2 gleichzeitig nichtleitend gemacht sind. Die Folge ist daß nur der erste Taktimpulsinverter 1 arbeitet. Angenommen, daß das Ausgangssignal Q 2 vom dritten Inverter 3 die logische Ziffer »1« darstellt.

wird der IGFET 12 betätigt, um den ersten Taktimpulsinverter 1 zur Erzeugung eines Ausgangssignals a zuveranlassen, dessen Bedeutung die logische Ziffer »0« ist.

ί Während des Zeitabschnitts /2 wird ζ)1=»1« und ζ)1=»0« gehalten. Dementsprechend werden die IGFETs 13 und 14 des ersten Taktimpulsinverters 1 simultan nichtleitend gemacht, wohingegen die IGFETs 23 und 24 des zweiten Taktimpulsinverters 2 gemeinsam

ίο eingeschaltet werden. Die Folge ist, daß nur der zweite Taktimpulsinverter 2 arbeitet. Während dieses Zeitabschnitts wird ein Ausgangssignal a vom ersten Taktimpulsinverter 1 (das nun die Bedeutung der logischen Ziffer »0« hai) durch den Kondensator Ca

r, gespeichert, der in Fig. IA in unterbrochenen Linien dargestellt ist. Da ein Eingangssigna! zum zweiten Taktimpulsinverter 2 die logische Ziffer »0« darstellt, wird der IGFET 21 leitend gemacht, um ein Ausgangssignal b zu erzeugen, dessen Bedeutung die logische

2» Ziffer »1« ist. Das Ausgangssignal b mit dem Wert »1« betätigt den IGFET 32 des dritten Inverters 3, der seinerseits ein Ausgangssignal Q 2 mit dem Wert »0« abgibt. Das Ausgangssignal Q2 wirkt nicht über den ersten Taktimpulsinverter 1, der zu diesem Zeitpunkt keinerlei Ausgangssignale erzeugt, hinweg. Am Ausgang des Taktimpulsinverters 1 liegt sonach noch das Signal »0«.

II. Arbeitsweise während
der Zeitabschnitte / 3 und / 4

Während des Zeitabschnittes I3 ist ζ)1 = »0« und Q 1 =»1«. Daher arbeitet der erste Taktimpulsinverter 1, wohingegen der zweite Taktimpulsinverter 2 nicht betätigt ist. Während dieser Zeit wird ein Ausgangssi-

ji gnal b (»1«) vom zweiten Inverter 2 durch den Eingangskondensator Cb des dritten Inverters 3 gespeichert, der in unterbrochenen Linien in Fig. IA dargestellt ist. Ein Ausgangssignal <?2(»0«) vom dritten Inverter betätigt den IGFET 11 des ersten Taktimpuls-

4(1 inverters, um ein Ausgangssignal a(»1«)zu erzeugen.

Während des Zeitabschnitts i4 wird der erste Taktimpulsinverier 1 nichtleitend gemacht, um sein Ausgangssignal a(»l«) durch den Kondensator Ca gespeichert zu haben. Der nun arbeitende zweite Inverter 2 gibt ein Ausgangssignal f>(»0«) ab.

Die oben beschriebene Arbeitsweise wird in der Folge während der Zeitabschnitte f 5, f 6, 17 ... wiederholt, und jeder Inverter erzeugt ein Ausgangssignal, das eine Frequenz hat, die gleich der Hälfte

w derjenigen der komplementären Taktimpulssignale Q 1 und Q1 ist.

Der dritte Inverter 3 in Fig. IA kann aus einem Taktimpulsinverter bestehen, der gemeinsam mit dem zweiten Inverter 2 betätigt werden kann. Weiterhin kann der dritte Inverter 3 zwischen den ersten und den zweiten Taktimpulsinverter 1 und 2 geschaltet sein.

Wenn für den Betrieb der jeweiligen Inverter eine Spannung der positiven Logik verwandt wird, können die Spannungen Vdd und Vss, wie in Fig. IC gezeigt, Wertekombinationen aufweisen, wie OV, -EV und + EV, -EV zusätzlich zu der bereits genannten Kombination von + EV, 0 V. Andererseits können die Spannungen Vdd und Vss auch durch Taktimpulssignale Qt und QX jeweils ersetzt werden. In diesem Fall werden die Spannungen Vdd und Vss des ersten Taktimpulsinverters durch die Taktimpulssignale Qi und Q1 jeweils ersetzt, während die Spannungen V_Dd und Vss des zweiten Taktimpulsinverters 2 durch

Taktimpulssignale Q1 und Q 1 jeweils ersetzt werden. Die Betriebsspannungen des dritten Inverters 3 werden ebenso wie die des zweiten Inverters 2 durch Taktimpulssignale ersetzt.

Die Anordnung eines Taktimpulsinverters, beispielsweise des ersten Taktimpulsinverters 1, ist nicht auf die in Fig. IA gezeigte Anordnung beschränkt, sondern kann, wie in F i g. 3 dargestellt, verändert werden. Anders als beim ersten Taktimpulsinverter 1 in Fi g. IA werden hier die Gate-Elektroden der IGFETs 13 und 14 mit Gate-Elektroden der JGFETs 11 und 12 mit Taktimpulssignalen Q 1 und Q 1 jeweils versorgt.

Fig.4A zeigt einen statischen Binärzähler, der eine Modifikation des in Fig. IA dargestellten dynamischen Binärzählers ist. Bei diesem statischen Binärzähler ist ein dritter Inverter 3 zwischen einen ersten und einen zweiten als Taktimpuisinverter ausgebildeten inverter I und 2 geschaltet. Ein Ausgang des dritten Inverters 3 wird an einen Punkt a'rückgekoppelt, um die Dämpfung der am Punkt a'befindlichen elektrischen Energie durch eine Stabilisations- oder Rückkopplungsschaltung zu kompensieren, die einen vierten als Taktimpulsinverter ausgebildeten Inverter 4 enthält, der auf den Empfang von Taktimpulssignalen Q1 und Q \ simultan mit dem zweiten Taktimpulsinverter 2 arbeitet. Mit der Ausgangsseite ö'des zweiten Taktimpulsinverters 2 sind ein fünfter Inverter und ein sechster als Taktimpulsinverter ausgebildeter Inverter 6 verbunden, die simultan mit dem ersten Inverter 1 auf den Empfang von Taktimpulssignalen Q1 und Q1 arbeiten, um einen Ausgang vom fünften Inverter 5 zum Punkt b' rückzukoppeln.

Im folgenden wird an Hand der Fig.4A und 4B die Arbeitsweise des statischen Binärzählers beschrieben. Während des Zeitabschnitts, in dem die Taktimpulssignale Q\ und Qi die Werte »1« und »0« jeweils repräsentieren, bleibt der erste Inverter I außer Betrieb und wird der viene Inverter 4 in Betrieb gesetzt. Angenommen, daß die am Punkt a' gespeicherte Information die Bedeutung der logischen Ziffer »1« hat. wird der dritte Inverter 3 dann ein Ausgangssignal der Bedeutung »0« erzeugen, und wird folglich der vierte Inverter 4 ein Ausgangssignal der Bedeutung »I« abgeben. Da das Ausgangssignal der Bedeutung »I« vom vierten Inverter zusätzlich zu dem Punkt ;i 'geleitet wird, wird die dort gespeicherte Information vor einer Dämpfung bewahrt.

Während des Zeitabschnittes, in dem die Taktimpulssignale Q 1 und Q 1 die Bedeutung »0« und »1« jeweils haben, bleibt der zweite Inverter 2 außer Betrieb, während der sechste Inverter 6 in Betrieb gesetzt wird. Angenommen, daß die am Punkt b' gespeicherte iiMuiiriaiicii die Bcdeuiurig der logischen Ziffer »i« hai. wird dann der fünfte Inverter 5 ein Ausgangssignal des Wertes »0« erzeugen und folglich der sechste Taktimpulsinvener 6 ein Ausgangssignal des Wertes »1« abgeben. Da das Ausgangssignal des Wertes »1« vom sechsten Inverter 6 dem Punkt b' zusätzlich geliefert wird, wird die dort gespeicherte Information vor einer Dämpfung bewahrt

Der oben beschriebene statische Binärzähler kann auf die in F i g. 4C dargestellte Weise, ausgehend von dem in F i g. 1A dargestellten dynamischen Binärzähler modifiziert werden. Bei dieser Modifikation ist eine Serienschaltung aus einem vierten Inverter 7 und einem fünften als Taktimpulsinverter ausgebildeten Inverter 8, die zusammen mit dem zweiten Inverter 2 arbeiten, parallel zu einem Leitungsweg zwischen dem ersten und dem zweiten Inverter 1 und 2 geschaltet. Zwischen dem dritten Inverter 3 und dem zweiten Inverter 2 ist ein sechster als Taktimpulsinverter ausgebildeter Inverter 9 geschaltet, der simultan mit dem ersten Inverter I ) arbeitet. Die Arbeitsweise dieses modifizierten statischen Binärzählers ist leicht dem in F i g. 4A dargestellten statischen Binärzähler zu entnehmen.

Fig. 5A zeigt das Schaltbild eines statischen Binärzählers mit einer direkten Vorstellklemme, der eine

ίο Modifikation des in Fig. 4A dargestellten statischen Binärzählers darstellt, bei der (wie in Fig. 5B gezeigt) der dritte und der fünfte Inverter aus jeweils einer ersten und einer zweiten NAND-Schaltung 40 und 50 bestehen. Die erste NAND-Schaltung 40 enthält einen

v, P-Kanal-1GFET41 und einen N-Kanal-IGFET42,deren Gate-Elektroden mit der Ausgangsklemme des ersten Taklimpulsinveriers 1 verbunden sind. Die Source des ersten IGFET 41 ist mit dem VW-Energieversorgungspunkt oder einer + £-Klemme und die Source des

2i) zweiten IGFET 42 mit dem Kss-Energieversorgungspunkt oder einer Erdungsklemme verbunden. Die erste NAND-Schaltung 40 enthält weiterhin einen P-Kanal-IGFET 43 und einen N-Kanal-IGFET 44. deren Leitungswege in Serie mit dem Leitungsweg des obengenannten zweiten IGFET 42 zwischen den Energieversorgungspunkten einer Energiequelle geschaltet sind. Die Drain-Elektroden der IGFETs 43 und 44 werden als Ausgangsklemmen verwandt und sind ebenfalls mit der Drain-Elektrode des obengenannten

tu ersten IGFETs 43 verbunden. Die Gate-Elektroden der IG FETs 43 und 44 sind mit der direkten Vorstellklemme verbunden.

Die zweite NAND-Schaltung 50 enthält IGFETs 51, 42, 53 und 54. die in der gleichen Beziehung zueinander

s=> wie die IGFETs 41, 42, 43 und 44 der ersten NAN D-Schaltung 40 geschaltet sind.

Wenn die direkic Vorstellklemme mit einem Signal der Bedeutung »0« versorgt wird, werden die IGFETs 43 und 53 leitend gemacht, wohingegen die IGFETs 44 und 54 nichtleitend bleiber.. Das Ergebnis ist. daß die erste und die zweite NAND-Schaltung 40 und 50 /ur Erzeugung eines Ausgangssignals des Wertes »1« gezwungen werden, wodurch verhindert wird, daß die betreffende Vorrichtung als Ganzes als ein Zähler

■»5 abreitet. Wenn umgekehrt die direkte Vorstellklemme mit einem Signal des Wertes »1« versorgt wird, dann bleiben die IGFETs 43 und 53 nichtleitend, wohingegen die IGFETs 44 und 54 leitend gemacht werden.

Dementsprechend werden die erste und die zweite NAND-Schaltung 40 und 50 dazu gebracht, daß sie als Inverter durch die IGFETs 41 und 42 und die IGFETs 51 und 52 jeweils wirken, wodurch der betreffenden

VUMICIUUIIg CIlIC rUIINllUll «3ΙΛ £.dlllCI Cl 11 IU£1III11 WiIU.

Fig. 6A zeigt das Schaltbild eines statischen Binär-Zählers mit einer direkten Rücksiellklemme. der eine Modifikation des in Fig.4A dargestellten statischen Binärzählers darstellt bei der der dritte und der fünfte Inverter, wie in F i g. 6B dargestellt, aus einer ersten und einer zweiten NOR-Schaltung 60 und 70 jeweils besteht Die erste NOR-Schaltung 60 enthält einen P-Kanal-IG-FET61 und einen N-Kanal-IGFET62, deren Gate-Elektroden mit der Ausgangsklemme des ersten Inverters I verbunden sind, und deren Leitungswege in Serie miteinander geschaltet sind. Die erste NOR-Schaltung 60 enthält weiterhin einen P-Kanal-1GFET 63, der die Source-Elektrode des IGFET 61 mit der + EV-Klemme über den Leitungsweg des P-Kanal-IGFET 63 verbindet und einen N-Kanal-IGFET 64, dessen Leitungsweg

parallel zu dem Leitungsweg des IGFET 62 geschaltet ist. Die Source-Elektrode des IGFET 62 ist mit einer Erdungsklemme verbunden, und die Drain-Elektroden der IGFETs 61 und 62 sind gemeinsam mit der Eingangsklemme des zweiten Inverters 2 verbunden. Die Gate-Elektroden der IG FETs 63 und 64 sind mit der direkten Rückstellklemme verbunden.

Die zweite NOR-Schaltung 70 enthält IGFETs 71, 72, 73 und 74, die in der gleichen gegenseitigen Beziehung wie die IGFETs 61, 62, 63 und 64 der ersten NOR-Schaltung 60 geschaltet sind.

Wenn die direkte Rückstellklemme mit einem Signal des Wertes »1« versorgt wird, bleiben die IGFETs 63 und 73 nichtleitend, während die IGFETs 64 und 74 leitend gemacht werden. Dementsprechend werden die erste und die zweite NOR-Schaltung 60 und 70 zur Erzeugung eines Ausgangssignals des Wrtes »0« gezwungen, wodurch vermieden wird, daß die betreffende Vorrichtung als ein Zähler arbeitet.

Wenn umgekehrt der direkten Rückstellklemme ein Signal des Wertes »0« geliefert wird, werden die IGF^-ETs 63 und 73 leitend gemacht, wohingegen die IGFETs 64 und 74 nichtleitend bleiben. Das Ergebnis ist, daß die erste und die zweite NOR-Schaltung 60 und 70 als Inverter durch die IG FETs 61 und 62 und die IG FETs 71 und 72 jeweils arbeiten, was der betreffenden Vorrichtung eine Funktion als Zähler ermöglicht.

Fig. 7A zeigt das Schaltbild eines statischen Binärzählers mit direkter Rückstellklemme, der eine Modifikation des in F i g. 4A dargestellten statischen Binärzählers ist, bei der der erste und der zweite Inverter I und 2 von Fig. 4A durch eine erste und eine zweite Taktimpuls-NAND-Schaltung 80 und 90 jeweils (wie in Fig. 7B dargestellt) ersetzt wurden. Die erste Taktimpuls-NAND-Schaltung 80 enthält, wie in Fig. 7A dargestellt, zusätzlich zu den IGFETs, die den ersten Inverter 1 von Fig. 4A bilden, einen P-Kanal-IGFET81 und einen N-Kanal-IGFET 82. Die zweite Taktimpuls-NAND-Schaltung 90 enthält einen P-Kanal-IGFET 91 und einen N-Kanal-IGFET 92. Dem statischen Binärzähler von Fig. 7A entsprechend werden dann, wenn die direkte Rückstellklemme mit einem Signal des Wertes »0« versorgt wird, die erste und die zweite Taktimpuls-N AN D-Schaltung 80 und 90 gezwungen, ein Ausgangssignal des Wertes »1« zu erzeugen, und folglich werden der dritte und der fünfte Inverter 3 und 5 gewaltsam rückgestellt, um ein Ausgangssignal des Wertes »0« zu erzeugen.

Fig. 8A zeigt das Schaltbild eines statischen Binärzählers mit direkter Vorstellklemme, der eine Modifikation des in F i g. 4A dargestellten statischen Binärzählers ist, bei der (wie in Fig. 8B gezeigt) der vierte und der κι sechste Inverter 4 und 6 aus einer ersten und einer zweiten Taktimpuls-NAND-Schaltung 100 und 110 bestehen. Die Arbeitsweise der in F i g. 8A dargestellten Ausführungsform kann leicht von der der vorhergehenden Ausführungsformen abgeleitet werden.
r, Eine Kaskadenschaltung einer Anzahl der obenerwähnten dynamischen oder statischen Binärzähler ermöglicht die Ausbildung eines mehrstufigen dynamischen oder statischen Zählers. Wie in Fig. 9A dargestellt, werden die komplementären Ausgangssig-.?o nale (J 2 und Q 2 von der ersten Binärzählstufe der zweiten Binärzählstufe geliefert und die komplementären Ausgangssignale Q3 und Q3 von der zweiten Binärzählstufe zur dritten Binärstufe geleitet. Die obengenannte Folge der Ausgangssignalversorgung wird auf die nachfolgenden Zähler angewandt, so daß von einem Binärzähler, derjjie /7-te Stufe einnimmt, ein Ausgangssignal Q_n ι oder Q_n , abgegeben wird, dessen Frequenz gleich dem '/jn-fachen der Taktimpulssignale Q\ und ~Q~\ ist, die anfangs dem ersten Binärzähler so geliefert wurden. Fig. 9B zeigt eine mehrstufige Anordnung der in Fig. 4A dargestellten statischen Binärzähler, wobei die erste Binärzählerstufe zueinander komplementäre Ausgangssignale Q 2 und Q 2 auf den Empfang von zueinander komplementären Taktim-Ji pulssignalen Q1 and Q1 erzeugt. Die zueinander komplementären Ausgänge Q 2 und Q 2 werden den Taktimpulsinver'.ern geliefert, die sich in der zweiten Binärzahlerstufe befinden, die wiederum _zueinander komplementäre Ausgangssignale ζ)3 und ζ>3 erzeugt. 4M Bei Ankunft dieser Ausgangssignale ζ>3 und Q3 gibt die dritte Binärzählerstufe_zueinander komplementäre Ausgangssignale Q 4 und Q 4 ab.

Hierzu 8 Blatt Zeichnungen

Claims

Patentansprüche:

1. Binäruntersetzerstufe, die auf zueinander komplementäre Eingangs-Taktimpulssignale anspricht und Ausgangs-Taktimpulssignale mit der halben Frequenz der Eingangs-Taktimpulssignale erzeugt, mit einem ersten, einem zweiten und einem dritten Inverter, von denen jeder ein Paar invertierende Isolierschicht-Feldeffekttransistoren unter- schiedlichen Kanaltyps aufweist, deren Gates mit dem Eingang des Inverters verbunden sind und deren Source-Drain-Wege in Reihe zwischen erste und zweite Energieversorgungspunkte geschaltet sind, wobei ein Punkt des Schaltkreises zwischen den in Reihe geschalteten Source-Drain-Wegen der invertierenden Transistoren mit dem Ausgang des Inverters verbunden ist und wobei der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters, der Ausgang des zweiten Inverters mit dem Eingang des dritten Inverters und der Ausgang des dritten Inverters mit dem Eingang des ersten Inverters verbunden ist derart, daß unter der Wirkung der Eingangs-Taktimpulse ein impulsförmiges Signal im Kreis der Inverter umläuft, aus dem die Ausgangs-Taktimpulse abgeleitet werden, d a durch gekennzeichnet, daß bei wenigstens zwei dieser Inverter (I, 2, 80, 90) jeder der invertierenden Transistoren (11, 12, 21, 22) derart mit einem Schalttransistor (13, 14, 23, 24) des gleichen Kanaltyps zusammengeschaltet ist, daß die Source-Drain-Wege des invertierenden Transistors und des Schalttransistors in Reihe zwischen den Ausgang des Inverters und den zugehörigen Energieversorgungspunkt (Vdd, Vss) geschaltet sind J5 (Taktimpulsinverter), und daß den Gates der Schalttransistoren (13, 14; 23, 24) diejcomplementären Eingangs-Taktimpulssignale (Q, Qi) in der Weise zugeführt werden, daß die Taktimpulsinverter (1, 2) abwechselnd wie ein Inverter arbeiten.

2. Binäruntersetzerslufe nach Anspruch 1, dadurch gekennzeichnet, daß das Paar von invertierenden Transistoren (21, 22; 11, 12) jedes Taktimpulsinverters zwischen dem Paar von Schalttransistoren (23, 24; 13,14) angeordnet ist (F i g. 1 A).

3. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß das Paar von Schalttransistoren (11, 12) jedes Taktimpulsinverters zwischen dem Paar von invertierenden Transistoren (13, 14) angeordnet ist (F i g. 3).

4. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß die an den ersten und den zweiten Energieversorgungspunkt (Vdd, Vss) angelegte Betriebsspannung einen festen Wert hat.

5. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß die an den ersten und den zweiten Energieversorgungspunkt (Vdd, Vss) angelegte Betriebsspannung einen Wert hat, der sich im selben Verhältnis ändert, das die Taktimpulssignale zueinander zeigen, die dem Gate dieser Schalttransistören zugeführt werden.

6. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der dritte Inverter Taktimpulsinverter sind, und weiterhin ein vierter, fünfter und sechster Inverter (4, 5, 6) vorgesehen sind, wobei der vierte Inverter als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des zweiten Inverters (3) auf den Eingang dieses zweiten Inverters rückgekoppelt ist und der simultan mit dem dritten Inverter (2)_auf die komplementären Taktimpulssignale (Qu Qi) anspricht, daß der fünfte Inverter (5) mit der Ausgangsseite des dritten Inverters (2) verbunden ist, und der sechste Inverter als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des fünften Inverters (5) auf den Eingang dieses fünften Inverters rückgekoppelt ist und der simultan mit dem ersten Inverter (1) auf die komplementären Taktimpulssignale (Qu Qt) anspricht (F i g. 4A).

7. Binäruntersetzerstufe nach Ansprach !,dadurch gekennzeichnet, daß der erste und der zweite Inverter Taktimpulsinverter sind und daß weiterhin ein vierter, fünfter und sechster Inverter (7, 8, 9) vorgesehen sind, wobei der Eingang des vierten Inverters (7) mit dem Ausgang des ersten Inverters (1) verbunden ist, daß der fünfte Inverter (8) als Taktimpulsinverter ausgebildet und so geschaltet ist, daß sein Eingang mit dem Ausgang des vierten Inverters (7) und sein Ausgang mit dem Ausgang des ersten Inverters (1) verbunden ist, und der simultan mit dem zweiten Inverter (2)_auf die komplementären Taktimpulssignale (Q\, Q\) anspricht, daß der sechste Inverter (9) als Taktimpulsinverter ausgebildet und zwischen die Ausgänge des dritten Inverters (3) und des zweiten Inverters (2) geschaltet ist und simuitan mit dem ersten Inverter (1) auf die komplementären Taktimpulssignale (Q], Q\) anspricht (F ig. 4C).

8. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der dritte Inverter (1, 2) Taktimpulsinverter sind, daß der zweite Inverter aus einem ersten NAND-Gatter (40) mit einem ersten und einem zweiten Eingang und einem einzigen Ausgang besteht, wobei dieser erste Eingang mit dem Ausgang des ersten Inverters (I) und dieser Ausgang mit dem Eingang des dritten Inverters (2) verbunden ist, und daß weiterhin ein vierter Inverter (4) vorgesehen ist, der als Taklimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des ersten NAND-Gatters (40) an dessen ersten Eingang rückgekoppelt ist und simultan mit dem dritten Inverter (2) auf die komplementären Taktimpulssignale (Qu Qi) anspricht, daß ferner ein zweites NAND-Gatter (50) mit einem einzigen Ausgang und einem ersten und einem zweiten Eingang, wobei dieser erste Eingang mit dem Ausgang des dritten Inverters (2) verbunden ist, und ein fünfter Inverter (6) vorgesehen sind, der so geschaltet ist, daß der Ausgang des zweiten NAND-Gatters (50) an den ersten Eingang dieses zweiten NAND-Gatters rückgekoppelt ist, und der simultan mit dem ersten Inverter (1) auf die komplementären Taktimpulssignale (Q_h Qi) anspricht, wobei die zweiten Eingänge des ersten NAND-Gatters (40) und des zweiten NAND-Gatters (50) verbunden sind, so daß sie ein Steuersignal empfangen können (F i g. 5A und 5B).

9. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der dritte Inverter (1, 2) Taktimpulsinverter sind, der zweite Inverter aus einem ersten NOR-Gatier (60) mit einem ersten und einem zweiten Ei.igang und einem einzigen Ausgang besteht, wobei dieser erste Eingang mit dem Ausgang des ersten Inverters (I) und der Ausgang mit dem Eingang des dritten Inverters (2) verbunden ist, daß weiterhin ein vierter

Inverter (4) vorgesehen ist der als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des ersten NOR-Gatters (60) an den ersten Eingang dieses ersten NOR-Gatter' rückgekoppelt ist, und der simultan mit dem dritten Inverte£_(2) auf komplementäre Taktimpulssignale (Qu Qi) anspricht, daß weiterhin ein zweites NOR-Gatter (70) mit einem ersten und einem zweiten Eingang und einem einzigen Ausgang vorgesehen ist, wobei dieser erste Eingang mit dem Ausgang des dritten Inverters (2) verbunden ist, und daß ein fünfter Inverter (6) vorgesehen ist, der als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des zweiten NOR-Gatters (70) auf den ersten Eingang dieses zweiten NOR-Gatters rückgekoppelt ist, und der simultan mit dem ersten Inverter (1) entsprechend den komplementären Taktimpulssignalen (Qi, Q~i) arbeitet, wobei der zweite Eingang des ersten NOR-Gatters (60) und ä^.r des zweiten NOR-Gatters (70) verbunden sind, so daß sie ein Steuersignal empfangen können (F i g. 6A und 6B).

10. Binäruntersetzerstufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der dritte Inverter Taktimpuls-NAND-Gatter (80, 90) sind, von denen jedes einen Taktimpulsinverter aufweist, der entsprechend den komplementären Taktimpulssignalen (Qu Q\) betrieben wird, daß jedes dieser Taktimpuls-NAND-Gatter (80, 90) einen ersten und einen zweiten Eingang und einen einzigen Ausgang aufweist, wobei der Ausgang des ersten Taktimpuls-NAND-Gatters (80) mit dem Eingang des zweiten Inverters (3) verbunden ist, dessen Ausgang mit dem ersten Eingang des anderen Taktimpuls-NAND-Gatters (90) und der Ausgang dieses Takiiinpuls-NAND-Gatters (90) mit dem ersten Eingang des ersten Taktimpuls-NAND-Gatters verbunden sind, und daß weiterhin ein vierter Inverter (4) vorgesehen ist, der als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des zweiten Inverters (3) an den Eingang dieses zweiten Inverters rückgekoppelt ist, und der simultan mit dem Taktimpulsinverterteil im anderen Taktimpuls-NAND-Gatter (90)_auf die komplementären Taktimpulssignale (Qu Qt) anspricht, daß ein fünfter Inverter (5) vorgesehen ist, der mit dem Ausgang des anderen Taktimpuls-NAND-Gatters (90) verbunden ist, und daß ein sechster Inverter (6) vorgesehen ist, der als Taktimpulsinverter ausgebildet und so geschaltet ist, daß der Ausgang des fünften Inverters (5) an den Eingang dieses fünften Inverters rückgekoppelt ist, und der simultan mit dem Taktimpulsinverterteil im ersten Taktimpuls-NAND-Gatter (80Jjnif die komplementären Taktimpulssignale (Qu <?i) anspricht, wobei die zweiten Eingänge der beiden Taktimpuls-NAND-Gatter (80, 90) miteinander verbunden sind, so daß sie ein Steuersignal empfangen können (F i g. 7A und 7B).

11. Binäruntersetzeistufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der dritte Inverter (1, 2) Taktimpulsinverter sind, daß weiterhin ein erstes Taktimpuls-NAND-Gatter (100) mit einem Taktimpulsinverter und mit einem ersten und einem zweiten Eingang und einem einzigen Ausgang vorgesehen ist, wobei dieser einzige Ausgang mit dem Eingang des zweiten Inverters (3) und der erste Eingang mit dem Ausgang dieses zweiten Inverters verbunden sind, und wobei das Taktimpulsinverterteil des ersten Taktimnuls-NAND-Gatters simultan

mit dem dritten Inverter(2) auf die komplementären Taktimpulssignale (Q\, Qi) anspricht, daß ein fünfter Inverter (5) vorgesehen ist, dessen Eingang mit dem Ausgang des dritten Inverters (2) verbunden ist, und daß ein zweites Taktimpuls-NAND-Gatter (110) mit einem Taktimpulsinverter vorgesehen ist, das einen ersten und einen zweiten Eingang und einen einzigen Ausgang aufweist, wobei dieser Ausgang mit dem Eingang des fünften Inverters (5) und der erste Eingang mit dem Ausgang des fünften Inverters verbunden sind, und wobei das Taktimpulsinverterteil dieses zweiten Taktimpuls-NAND-Gatters simultan mit dem ersten Taktimpulsinverter (1) auf die komplementären Taktimpulssignale (Qu Q~\) anspricht, und die zweiten Eingänge der beiden Taktimpuls-NAND-Gatier (100, 110) miteinander verbunden sind, so daß sie ein Steuersignal empfangen können (F i g. 8 und 8B).

12. Mehrstufiger Zähler, bei dem jede Stufe eine Binäruntersetzerstufe nach Anspruch 1,6,7,8,9 oder 10 enthält, dadurch gekennzeichnet, daß eine Folgerstufe mit einer unmittelbar vorhergehenden Stufe verbunden ist, so daß Taktimpulsinverter dieser Folgersiufe die komplementären Ausgangssignale dieser vorhergehenden Stufe erhalten können.