JPS59224924A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、相補型金属酸化膜半導体（ＭＯＳ）素子を
用いた半導体集積回路に関するものであり、特にクロン
ク回路を簡単化することのできるフリンプフロップ回路
を提供することを目的とする。

従来、この種の装置として第１図（ａ）に示すものがあ
った。この図において、１０１，１０３゜１０５．１０
７はＰチャネル型ＭＯ８）ランジスタ（Ｐ−ｃｈ）ラン
ジスタ）、１０２．．１０４，１０６゜１０８はＮチャ
ネル型ＭＯ８）ランジスタ（Ｎ−ｃｈトランジスタ）で
ある。トランジスタ対１０１゜１０２およびトランジス
タ対１０３，１０４のそれぞれが第１および第２のイン
バータを構成し、トランジスタ対１０５，１０６および
トランジスタ対１０７，１０８のそれぞれが第１および
第２の通過制御型トランジスタ（以後ＴＧ（）ランスミ
ンションゲート）といつ）を構成する。φ、およびφは
互い罠位相の反転したクロック信号であり、１２０は電
源端子、１００は接地端子、１０９は入力端子、１１０
は出力端子である。

次に第１図（ｂ）を参照して、クリップフロンプ回路の
動作について説明する。

第１のＴＧにおけるＰ−ａｈ）ランジスタ１０５のゲー
トにクロック信号φが、Ｎ−ｃｈ）ランジスタ１０６の
ケ−）１ｃクロック信号φが印加されているため、この
第１のＴＧはクロック信号φが１”レベルの時導通する
。他方第２のＴＧは、Ｐ　−Ｃｈトランジスタ１０７の
ゲートにクロック信号φが、Ｎ−ａｈ）ランジスタ１０
８のゲートにクロック信号Ｖが印加されているため、こ
の第２のＴＧはクロック信号φが”Ｌ″レベルｉが“Ｈ
″レベルの時導通する。従って入力端子１０９に入って
きたデータ信号は、クロック信号φが”Ｈ″のとき、第
１のＴＧを通って第１のインバータの入力端子尾達する
。第１のインバータで反転された出力はさらに第２のイ
ンバータで反転され、入力と同相の信号が出力端子１１
０に現われる。

続いてクロック信号φが−Ｌ”１ｌｌｌ：なると第１の
ＴＧは遮断し入力端子１０９と第１のインバータは切り
離されると同時に、第２のＴＧが導通し、出力端子１１
０にあるデータが第１のインバータに帰還される。かく
してクロック信号φが”１４″の時に読み込まれたデー
タはクロック信号φが”Ｌ″の時にも保持され、第１図
＜ａ＞の回路はフリツプフロツプとして動作する。

第２図に示す回路は、第１図の回路の素子数を低減する
ために従来から実施されている回路である。ここでは第
１のＴＱ、第２のＴＧをそれぞれＮ−ｃｈ）ランジスタ
１０６，１０８のみで構成したもので、その他は第１図
の回路と同等である。

入力信号、クロック信号φ（φ）の”Ｈ″レベルともに
電源ｖｌ、ｃと同一の電圧であるとすると、クロック信
号φが”Ｈ″のとき第１のＴＧが導通するため入力信号
は第１のＴＧを通過する。この時入力信号が”Ｈ”であ
ると仮定すると、第１のＴＧはソースフォロワ−として
動作するため通過した信号の”Ｈ”レベルは高々Ｖｅｃ
　　Ｖ□（ここでＶ？）ＦはＮチャネルトランジスタの
閾値電圧）である。通常Ｐチャネルトランジスタの閾値
電圧ＶＩＦの絶対値とＮチャネルトランジスタの閾値電
圧Ｖ？ヨとはほぼ同じ値に設定されるため第１のインバ
ータの入力電圧がｖａｃＶ？）ｌであれは、Ｐ−ｃｈ）
ランジスタ１０１は極くわずかにＯＮ状態となり、Ｐ−
ｃｈ　）ランジスタ１０１．Ｎ−ａｈ）ランジスタ１０
２を経由してわずかながら貫通電流が流れる。

従って第２図の回路は、第１図の回路に比べて消費電力
は大きくなるが、デプレション型トランジスタを負荷に
用いる、いわゆるＥＤ回路に比べればずっと小さな消費
電力に設定することは可能である。

従来の回路は以上のように構成されているので、第１図
、第２図いずれの回路を用いても２種類のクロック信号
（φ、φ）を必要とし、集積回路を実現する上で回路の
レイアウトが複雑になり、かつ、サイズが大きくなると
いう欠点があった。さらに、２つのクロック信号φ、φ
の位相関係を正しく制御するための考慮も必要とした。

この発明は、上記のような従来のものの欠点を除去する
ためたなされたもので、Ｐチャネルトランジスタ１個か
らなる第１のＴＧと、Ｎチャネルトランジスタ１個から
なる第２のＴＧを用いること尾より、素子数の少ない、
かつ、単一のクロック信号で動作するクリップフロンプ
回路を提供することを目的としている。

以下、この発明の一実施例を第３図について説明する。

第３図において、トランジスタ対１０１゜１０２および
１０３，１０４はそれぞれ第１および第２のインバータ
を構成する。第１のＴＧはＰ−ｃｈ）ランジスタ１０５
から構成され、第２のＴＧはＮ−ａｈ）ランジスタ１０
８から構成される。

第１および第２のＴＧのゲートはともに単一のクロック
信号φに接続される。１２０は電源端子、１００は接地
端子である。この回路の入力端子は１０９、出力端子は
１１０である。さら忙、ノード１２１は第１のインバー
タの入力端子、ノード１２２は第２のインバータの入力
端子である。

以下第４図の波形図を参照しつつ第３図の回路動作を説
明する。Ｔ、のタイミングに入力端子１０９が”Ｈ″に
なった場合を考えると、第１のＴＧはＰ−ｃｈ）ランジ
スタ１０５で構成されているため遮断しており、ノード
１２１の電位に変化は起らない。続いてＴ、のタイミン
グでクロック信号φが“ぴになると、第１　ｇ）ＴＧが
導通し、ノード１２１を”Ｈ”レベルまで充電する。こ
のときＰ−ａｈ）ランジスタ１０５はドレインフォロワ
ーとして動作するためノード１２１は入力端子１０９の
”Ｈ″レベル同一の電位まで上昇する。この信号は第１
および第２のインバータで２回反転された後、出力端子
１１０に現われる。続いてＴ３のタイミングで入力端子
１０９が”Ｌ”に変化した時は、クロック信号φが”Ｈ
”であるため第１のＴＧが遮断しており、ノード１２１
は入力端子１０９に、よる影響を受けない。

一方、Ｔ３のタイミングではＮチャネルトランジスタで
構成される第２のＴＧが導通し、出力端子１１θのレベ
ルがノード１２１に帰還され、Ｔ３のタイミングの間ノ
ード１２１は′Ｈ”レベルが保持される。第２のＴＧは
り一スフオロワーとして動作するためノード１２１の保
持電圧は、電源電圧なＶｃｃ、Ｎチャネルトランジスタ
の閾値電圧なり、Ｎとすると、ｖｃｅ−ｖ、ｒＮである
。

続いてＴ４のタイミングでクロック信号φが”Ｌ”にな
ると第２のＴＧは遮断、第１のＴＧは導通する。従って
入力端子１０９の“Ｌ”レベルが第１のＴＧを通してノ
ード１２１Ｖｃ伝えられる。第１のＴＧはソースフォロ
ワ−として動作するため、ノード１２１のレベルはＰチ
ャネルトランジスタの閾値電圧なり？、とすると、Ｏ−
Ｖ？、の値になり、閾値電圧分だけ接地電位より高い値
になる。次にＴ、のタイミングになると、クロック信号
φが−Ｈ”になり第２のＴＧが導通して出力端子１１０
０レベルがノード１２１に帰還される。この時第２のＴ
Ｇを構成するＮ−ｃｈ）ランジスタ１０８はドレインフ
ォロワーとして動作するためノード１２１の−Ｌ″レベ
ルなＯｖまで下げる。

以上の説明の如く第３図の回路は、”Ｈ″レベル電源Ｖ
ＣＣよりＮチャネルトランジスタ閾値電圧ｖ？、だけ低
下し、“Ｌ”レベルが接地電位よりＰチャネルトランジ
スタの閾値電圧ｖ？、だけ持ち上る期間が存在するが、
機能としてはクロック信号φが”Ｌ”の時に読み込まれ
たデータがクロック信号φが”Ｈ″の時にも保持されフ
リップフルツブとして動作する。ノード１２１のレベル
がｖｃｃ　−Ｖ？Ｎ、もしくは−Ｖ？Ｐの時第１のイン
バータにわずかな貫通電流が流れるがデプレション型ト
ランジスタを負荷に用いるいわゆるＥＤ回路に比べれば
ずっと小さな消費電力に設定することが可能である。

なお、上記実施例では第１のＴＧをＰチャネルトランジ
スタ、第２のＴＧをＮチャネルトランジスタで構成する
場合を示したが、第１．第２のＴＧをそれぞれＮ、Ｐチ
ャネルトランジスタで構成すると、クロック信号φが”
Ｈ”の期間忙データを読み込むフリップフルツブを実現
できる。したがって、第１および第２のＴＧをそれぞれ
Ｐ、Ｎチャネルトランジスタで構成した第１の７リツプ
フロンプ（第３図）と、第３および第４のＴＧをそれぞ
れＮ−Ｃｈ）ランジスタ２０５．　Ｐ−ｃ）１　）ラン
ジスタ２０Ｂで構成し、第３および第４のインバータを
トランジスタ対２０１，２０２．および２０３．２０４
で構成した第２のフリツプフロツプを第５図のごとく結
合すると、単一クロック信号φで動作するマスタースレ
ーブフリップフロンプを実現することができる。

以上詳細に説明したように、この発明たよれば、Ｐチャ
ネルトランジスタおよびＮチャネルトランジスタ単体か
らなるトランスミッションゲートを用いること姥より、
従来２種類以上のクロンク信号を要したフリンプフロン
プ回路を単一のクロンク信号で動作するよう構成できる
ので、回路が簡単になり集積回路の幾何学的レイアウト
も簡略化され、その結果、集積密度の向上が期待できる
。

さらに、単一のクロンク信号を扱うためクロンク間のタ
イミング調整等も不要になり、高速化設計が容易になる
という効果がある。

【図面の簡単な説明】

第１図（ａ）は従来のフリンプフロンプ回路図、第１図
（ｂ）は第１図ＣＦＩ）のタイミング図、第２図（ａ）
は第１図（ａ）の回路を簡略化するため従来から提案さ
れている回路図、第２図（ｂ）は第２図＜ａ＞のタイミ
ング図、第３図はこの発明の一実施例を示すフリツプフ
ｐンプ回路図、第４図は第３図の動作を示すタイミング
図、第５図はこの発明の他の実施例を示すフリンブフロ
ンプ回路図である。 図中、１０１，１０３，１０５はＰチャネルＭＯ８）ラ
ンジスタ、１０２，１０４．１０８はＮチャネルＭＯＳ
トランジスタ、１００は接地端子、１１０は出力端子、
１２０は電源端子、φはクロンク信号を示す。なお、図
中の同一符号は同一または相当部分を示す。 代理人　大岩増雄　　（外２名） 第１図 （ａ） 出力 （／ＪＩＩＯ） 第２図 （ａ） （ｂ） 、２唱茜 特許庁長官殿 １．事件の表示　　　特願昭５８−Ｈ９ｆ３５２号２、
発明の名称　　　半導体集積回路 ３、補正をする者 名　称　　（６０１）三菱電機株式会社代表者片山仁八
部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書第１０頁１８行の「・・・・・・できる。 」の次に下記を加える。 「なお、第５図の２１０は出力端子、２２１はノードを
示す。」 （２）図面第２図（ａ）を別紙のように補正する。 以上 第　２　図（ａ） ヨ

Claims (1)

1. 【特許請求の範囲】 （１１相補型ＭＯ８）ランジスタを直列に接続した第１
   及び第２のインバータと、前記第１のインバータの入力
   とデータ入力端子を結合するための第１導電型の第１の
   通過制御型トランジスと、前記第２のインバータの出力
   から前記第１のインバータの入力への帰還路を形成する
   第２導電型の第２の通過制御型トランジスタにより構成
   された論理回路からなり、前記第１および第２の通過制
   御型トランジスタのゲート端子が、単一のクロック信号
   端子に接続されていることを特徴とする半導体集積回路
   。 （２）相補型ＭＯ８）ランジスタからなり直列に接続さ
   れた第１および第２のインバータと、前記第１のインバ
   ータの入力とデータ入力端子を結合するための第１導電
   型の第１の通過制御型トランジスタと、前記第２のイン
   バータの出力から前記第１のインバータの入力への帰還
   路を形成する第２導電型の第２の通過制御型トランジス
   タから構成される第１の論理回路と、相補型ＭＯ８）ラ
   ンジスタからなり直列に接続された第３および第４のイ
   ンバータと、前記第３のインバータの入力とデータ入力
   端子を結合するための第２導電型の第３の通過制御型ト
   ランジスタと、前記第４のインバータの出力から前記第
   ３のインバータの入力へ帰還路を形成する第１導電型の
   第４の通過制御型トランジスタから構成される第２の論
   理回路からなり、前記第１の論理回路の出力が前記第２
   の論理回路の入力に接続されるとともに前記第１．第２
   、第３．第４の通過制御型トランジスタのゲート端子が
   すべて単一のクロック信号端子に接続されていることを
   特徴とする半導体集積回路。