JP2663694B2 - 半導体メモリ装置の出力回路 - Google Patents
半導体メモリ装置の出力回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、相補対接続された出力トランジスタの導通
タイミングを互いにずらすことにより、出力トランジス
タを介した貫通電流を遮断するようにした半導体メモリ
装置の出力回路に関する。
タイミングを互いにずらすことにより、出力トランジス
タを介した貫通電流を遮断するようにした半導体メモリ
装置の出力回路に関する。
［従来の技術］ 従来、この種の半導体メモリ装置の出力回路として
は、第３図に示すものが知られている。
は、第３図に示すものが知られている。
図示しないセンスアンプ出力信号（逆信号）▲
▼は、メモリセルからの読出データがハイレベルの
ときロウレベルになり、メモリセルからの読み出しデー
タがロウレベルのときハイレベルになるもので、NOR回
路G1及びNAND回路G2の各一方の入力端に入力されてい
る。
▼は、メモリセルからの読出データがハイレベルの
ときロウレベルになり、メモリセルからの読み出しデー
タがロウレベルのときハイレベルになるもので、NOR回
路G1及びNAND回路G2の各一方の入力端に入力されてい
る。
また、出力制御信号▲▼は、半導体メモリ装置
が待機時または書込み時、又はアウトプットイネーブル
信号OE付きの半導体メモリ装置であれば、OE信号がハイ
レベルのときハイレベルとなり、出力端子をハイインピ
ダンスにするもので、NOR回路G1の他方の入力端に入力
されると共に、インバータ回路I1を介してNAND回路G2の
他方の入力端に入力されている。
が待機時または書込み時、又はアウトプットイネーブル
信号OE付きの半導体メモリ装置であれば、OE信号がハイ
レベルのときハイレベルとなり、出力端子をハイインピ
ダンスにするもので、NOR回路G1の他方の入力端に入力
されると共に、インバータ回路I1を介してNAND回路G2の
他方の入力端に入力されている。
NORゲートG1は、ＰチャネルMOSトランジスタ（以下、
PMOSトランジスタと呼ぶ）Q11,Q12の直列回路と、Ｎチ
ャネルMOSトランジスタ（以下、NMOSトランジスタと呼
ぶ）Q13,Q14の並列回路とを、電源VCC端子と接地端子と
の間に直列接続して構成され、PMOSトランジスタQ11及
びNMOSトランジスタQ14のゲートにセンスアンプ出力信
号▲▼を入力すると共に、PMOSトランジスタ
Q12及びNMOSトランジスタQ13のゲートに出力制御信号▲
▼を入力し、PMOSトランジスタQ12とNMOSトラン
ジスタQ13,Q14の共通接続されたドレインを出力端とす
るものとなっている。
PMOSトランジスタと呼ぶ）Q11,Q12の直列回路と、Ｎチ
ャネルMOSトランジスタ（以下、NMOSトランジスタと呼
ぶ）Q13,Q14の並列回路とを、電源VCC端子と接地端子と
の間に直列接続して構成され、PMOSトランジスタQ11及
びNMOSトランジスタQ14のゲートにセンスアンプ出力信
号▲▼を入力すると共に、PMOSトランジスタ
Q12及びNMOSトランジスタQ13のゲートに出力制御信号▲
▼を入力し、PMOSトランジスタQ12とNMOSトラン
ジスタQ13,Q14の共通接続されたドレインを出力端とす
るものとなっている。
また、NANDゲートG2は、PMOSトランジスタQ15,Q16の
並列回路と、NMOSトランジスタQ17,Q18の直列回路とを
電源VCC端子と接地端子との間に直列接続して構成さ
れ、PMOSトランジスタQ16及びNMOSトランジスタQ18のゲ
ートにセンスアンプ出力信号▲▼を入力する
と共に、PMOSトランジスタQ15及びNMOSトランジスタQ17
のゲートに出力制御信号▲▼の反転信号を入力
し、PMOSトランジスタQ15,Q16とNMOSトランジスタQ17の
共通接続されたドレインを出力端とするものとなってい
る。
並列回路と、NMOSトランジスタQ17,Q18の直列回路とを
電源VCC端子と接地端子との間に直列接続して構成さ
れ、PMOSトランジスタQ16及びNMOSトランジスタQ18のゲ
ートにセンスアンプ出力信号▲▼を入力する
と共に、PMOSトランジスタQ15及びNMOSトランジスタQ17
のゲートに出力制御信号▲▼の反転信号を入力
し、PMOSトランジスタQ15,Q16とNMOSトランジスタQ17の
共通接続されたドレインを出力端とするものとなってい
る。
NORゲートG1の出力は、インバータI2を介して出力段
に設けられたPMOSトランジスタQ21のゲートに入力され
ている。また、NANDゲートG2の出力は、インバータI3を
介して同じく出力段に設けられたNMOSトランジスタQ22
のゲートに入力されている。PMOSトランジスタQ21とNMO
SトランジスタQ22とは、電源VCC端子と接地端子との間
に直列接続されており、その共通接続されたドレインを
出力端子として出力信号DOUTを出力するものとなってい
る。以下、これら出力段に配置されたトランジスタQ21,
Q22を、特にトランジスタと呼ぶ。
に設けられたPMOSトランジスタQ21のゲートに入力され
ている。また、NANDゲートG2の出力は、インバータI3を
介して同じく出力段に設けられたNMOSトランジスタQ22
のゲートに入力されている。PMOSトランジスタQ21とNMO
SトランジスタQ22とは、電源VCC端子と接地端子との間
に直列接続されており、その共通接続されたドレインを
出力端子として出力信号DOUTを出力するものとなってい
る。以下、これら出力段に配置されたトランジスタQ21,
Q22を、特にトランジスタと呼ぶ。
次に、このように構成された従来の半導体メモリ装置
の出力回路の読出動作について説明する。
の出力回路の読出動作について説明する。
出力制御信号▲▼は、読み出し状態のときには
ロウレベルであるため、PMOSトランジスタQ12及びNMOS
トランジスタQ17が導通状態となる。これにより、NOR回
路G1及びNAND回路G2はインバータ回路として機能する。
ロウレベルであるため、PMOSトランジスタQ12及びNMOS
トランジスタQ17が導通状態となる。これにより、NOR回
路G1及びNAND回路G2はインバータ回路として機能する。
ここで、メモリセルからの読出データがハイレベル、
即ち、信号▲▼がロウレベルになると、NOR
回路G1においてはPMOSトランジスタQ11が導通状態、NMO
SトランジスタQ14が非導通状態となるので、NOR回路G1
の出力点である節点N1のレベルはハイレベルとなる。ま
た、NAND回路G2においてはPMOSトランジスタQ16が導通
状態、NMOSトランジスタQ18非導通状態となるので、NAN
D回路G2の出力点である節点N2はハイレベルとなる。こ
れにより、インバータ回路I2,I3の出力点である接点N3,
N4は共にロウレベルとなるので、出力トランジスタQ21
は導通状態、出力トランジスタQ22は非導通状態とな
り、出力端子からはハイレベルの出力信号DOUTが読み出
されることになる。
即ち、信号▲▼がロウレベルになると、NOR
回路G1においてはPMOSトランジスタQ11が導通状態、NMO
SトランジスタQ14が非導通状態となるので、NOR回路G1
の出力点である節点N1のレベルはハイレベルとなる。ま
た、NAND回路G2においてはPMOSトランジスタQ16が導通
状態、NMOSトランジスタQ18非導通状態となるので、NAN
D回路G2の出力点である節点N2はハイレベルとなる。こ
れにより、インバータ回路I2,I3の出力点である接点N3,
N4は共にロウレベルとなるので、出力トランジスタQ21
は導通状態、出力トランジスタQ22は非導通状態とな
り、出力端子からはハイレベルの出力信号DOUTが読み出
されることになる。
一方、メモリセルからの読出データがロウレベル、即
ち、信号▲▼がハイレベルの場合、NOR回路G
1においてはNMOSトランジスタQ11が非導通状態、NMOSト
ランジスタQ14が導通状態となるので、節点N1のレベル
はロウレベルとなる。また、NAND回路G2においてはPMOS
トランジスタQ16が非導通状態、NMOSトランジスタQ18が
導通状態となるので、節点N2はロウレベルとなる。これ
により、節点N3,N4は共にハイレベルとなるので、出力
トランジスタQ21は非導通状態、出力トランジスタQ22は
導通状態となり、出力端子からはロウレベルの出力信号
DOUTが読み出されることになる。
ち、信号▲▼がハイレベルの場合、NOR回路G
1においてはNMOSトランジスタQ11が非導通状態、NMOSト
ランジスタQ14が導通状態となるので、節点N1のレベル
はロウレベルとなる。また、NAND回路G2においてはPMOS
トランジスタQ16が非導通状態、NMOSトランジスタQ18が
導通状態となるので、節点N2はロウレベルとなる。これ
により、節点N3,N4は共にハイレベルとなるので、出力
トランジスタQ21は非導通状態、出力トランジスタQ22は
導通状態となり、出力端子からはロウレベルの出力信号
DOUTが読み出されることになる。
ところで、この種の出力回路においては、読み出し時
に出力トランジスタQ21,Q22を介して流れる貫通電流を
遮断するために、一般に、第４図に示すような順序関係
を満たすように各トランジスタのサイズを決定してい
る。
に出力トランジスタQ21,Q22を介して流れる貫通電流を
遮断するために、一般に、第４図に示すような順序関係
を満たすように各トランジスタのサイズを決定してい
る。
即ち、ハイ読み出し時には、第４図（ａ）に示すよう
に、節点N4のレベル出力（NMOS）トランジスタQ22のし
きい値電圧VTNより低くなる時刻、即ち、出力トランジ
スタQ22が非導通状態となる時刻T1において、節点N3の
レベルが電源電圧VCC−│VTP│（但し、VTPは出力トラ
ンジスタQ21のしきい値電圧）となるように、節点N3の
立ち下がりタイミングを節点N4の立ち下がりタイミング
よりも遅らせる。これにより、出力トランジスタQ21,Q
22が同時に導通状態となるのを防止して、貫通電流を遮
断している。
に、節点N4のレベル出力（NMOS）トランジスタQ22のし
きい値電圧VTNより低くなる時刻、即ち、出力トランジ
スタQ22が非導通状態となる時刻T1において、節点N3の
レベルが電源電圧VCC−│VTP│（但し、VTPは出力トラ
ンジスタQ21のしきい値電圧）となるように、節点N3の
立ち下がりタイミングを節点N4の立ち下がりタイミング
よりも遅らせる。これにより、出力トランジスタQ21,Q
22が同時に導通状態となるのを防止して、貫通電流を遮
断している。
また、ロウ読み出し時には、第４図（ｂ）に示すよう
に、節点N3のレベルがVCC−│VTP│より高くなる時刻、
即ち、出力トランジスタQ21が非導通状態となる時刻T2
において、節点N4のレベルがVTNとなるように節点N4の
立ち上がりタイミングを節点N3の立ち上がりタイミング
よりも遅らせる。これにより、出力トランジスタQ21,Q
22が同時に導通状態となるのを防止して、貫通電流を遮
断している。
に、節点N3のレベルがVCC−│VTP│より高くなる時刻、
即ち、出力トランジスタQ21が非導通状態となる時刻T2
において、節点N4のレベルがVTNとなるように節点N4の
立ち上がりタイミングを節点N3の立ち上がりタイミング
よりも遅らせる。これにより、出力トランジスタQ21,Q
22が同時に導通状態となるのを防止して、貫通電流を遮
断している。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体メモリ装置の出
力回路では、製造工程のばらつきにより各トランジスタ
のサイズ比が設計値に対してばらつくことが多く、前述
したようなタイミング関係を満足することができず、結
局、データ読出時に出力トランジスタに貫通電流が流れ
てしまうという問題点がある。
力回路では、製造工程のばらつきにより各トランジスタ
のサイズ比が設計値に対してばらつくことが多く、前述
したようなタイミング関係を満足することができず、結
局、データ読出時に出力トランジスタに貫通電流が流れ
てしまうという問題点がある。
また、このばらつきを考慮した設計を行って各トラン
ジスタのサイズ比を設定すると、前述した立ち上がり及
び立ち下がりの時間差が大きくなってしまい、アクセス
が遅れてしまうという問題点があった。
ジスタのサイズ比を設定すると、前述した立ち上がり及
び立ち下がりの時間差が大きくなってしまい、アクセス
が遅れてしまうという問題点があった。
本発明は、かかる問題点に鑑みてなされたものであっ
て、製造ばらつきの影響を受けずに出力トランジスタの
貫通電流を確実に遮断することができると共に、高速読
出動作が可能な半導体メモリ装置の出力回路を提供する
ことを目的とする。
て、製造ばらつきの影響を受けずに出力トランジスタの
貫通電流を確実に遮断することができると共に、高速読
出動作が可能な半導体メモリ装置の出力回路を提供する
ことを目的とする。
［課題を解決するための手段］ 本発明に係る半導体メモリ装置の出力回路は、高電位
電源端子と出力端子との間に接続されたＰチャネルMOS
トランジスタからなる第１の出力トランジスタと、前記
出力端子と低電位電源端子との間に接続されたＮチャネ
ルMOSトランジスタからなる第２の出力トランジスタ
と、メモリからの読出データに従って前記第１の出力ト
ランジスタのゲートレベルを制御する第１のゲート制御
回路と、前記メモリからの読出データに従って前記第２
の出力トランジスタのゲートレベルを制御する第２のゲ
ート制御回路を有する出力回路において、前記第１のゲ
ート制御回路は、ソース又はドレインの一方に前記第２
の出力トランジスタのゲートが接続され、ゲートにメモ
リからの読出データが接続され、ソース又はドレインの
他方に第１の出力トランジスタが接続された第１のＮチ
ャネルMOSトランジスタを有し、第２のゲート制御回路
は、ソース又はドレインの一方に前記第１の出力トラン
ジスタのゲートが接続され、ゲートにメモリからの読出
データが接続され、ソース又はドレインの他方に第２の
出力トランジスタのゲートが接続された第１のＰチャネ
ルMOSトランジスタを有することを特徴とする。
電源端子と出力端子との間に接続されたＰチャネルMOS
トランジスタからなる第１の出力トランジスタと、前記
出力端子と低電位電源端子との間に接続されたＮチャネ
ルMOSトランジスタからなる第２の出力トランジスタ
と、メモリからの読出データに従って前記第１の出力ト
ランジスタのゲートレベルを制御する第１のゲート制御
回路と、前記メモリからの読出データに従って前記第２
の出力トランジスタのゲートレベルを制御する第２のゲ
ート制御回路を有する出力回路において、前記第１のゲ
ート制御回路は、ソース又はドレインの一方に前記第２
の出力トランジスタのゲートが接続され、ゲートにメモ
リからの読出データが接続され、ソース又はドレインの
他方に第１の出力トランジスタが接続された第１のＮチ
ャネルMOSトランジスタを有し、第２のゲート制御回路
は、ソース又はドレインの一方に前記第１の出力トラン
ジスタのゲートが接続され、ゲートにメモリからの読出
データが接続され、ソース又はドレインの他方に第２の
出力トランジスタのゲートが接続された第１のＰチャネ
ルMOSトランジスタを有することを特徴とする。
［作用］ 本発明によれば、第１の出力トランジスタのゲートレ
ベルを制御する第１のゲート制御回路は、第２の出力ト
ランジスタのゲートレベルが立ち下がったことを条件と
してその出力を立ち下げるものであるから、ハイ読み出
し時には、第１の出力トランジスタのゲートレベルは、
第２の出力トランジスタのゲートレベルがロウレベルへ
転じたのちにロウレベルへと転じる。
ベルを制御する第１のゲート制御回路は、第２の出力ト
ランジスタのゲートレベルが立ち下がったことを条件と
してその出力を立ち下げるものであるから、ハイ読み出
し時には、第１の出力トランジスタのゲートレベルは、
第２の出力トランジスタのゲートレベルがロウレベルへ
転じたのちにロウレベルへと転じる。
また、第２の出力トランジスタのゲートレベルを制御
する第２のゲート制御回路は、第１の出力トランジスタ
のゲートレベルが立ち上がったことを条件としてその出
力を立ち上げるものであるから、ロウレベル読み出し時
には、第２の出力トランジスタのゲートレベルは、第１
の出力トランジスタのゲートレベルがハイレベルに転じ
たのちにハイレベルへと転じる。
する第２のゲート制御回路は、第１の出力トランジスタ
のゲートレベルが立ち上がったことを条件としてその出
力を立ち上げるものであるから、ロウレベル読み出し時
には、第２の出力トランジスタのゲートレベルは、第１
の出力トランジスタのゲートレベルがハイレベルに転じ
たのちにハイレベルへと転じる。
このように、本発明によれば、第１および第２の出力
トランジスタのゲートレベルの変化のタイミングが論理
的に決定される。このため、従来のように、トランジス
タのサイズ比によってタイミングが変化するということ
がなく、MOSトランジスタの製造ばらつきが生じても、
常に上述したタイミング関係を満足することができるの
で、出力トランジスタを介して流れる貫通電流を確実に
遮断することが可能となる。
トランジスタのゲートレベルの変化のタイミングが論理
的に決定される。このため、従来のように、トランジス
タのサイズ比によってタイミングが変化するということ
がなく、MOSトランジスタの製造ばらつきが生じても、
常に上述したタイミング関係を満足することができるの
で、出力トランジスタを介して流れる貫通電流を確実に
遮断することが可能となる。
また、このように、出力トランジスタのゲートレベル
の変化点のタイミングが論理的に決定されていることに
より、上述したタイミングを考慮して出力トランジスタ
のサイズ比を設定する必要がなくなるので、立ち上がり
及び立ち下がりの時間差が必要以上に大きくなるのを防
止することができ、高速アクセスが可能になる。
の変化点のタイミングが論理的に決定されていることに
より、上述したタイミングを考慮して出力トランジスタ
のサイズ比を設定する必要がなくなるので、立ち上がり
及び立ち下がりの時間差が必要以上に大きくなるのを防
止することができ、高速アクセスが可能になる。
［実施例］ 次に、添付の図面を参照して本発明の実施例について
説明する。
説明する。
第１図は本発明の第１の実施例に係る半導体メモリ装
置の出力回路を示す回路図である。なお、第１図におい
て、第３図に示した従来の回路と同一部分にば同一符号
を付し、重複する部分の説明は省略する。
置の出力回路を示す回路図である。なお、第１図におい
て、第３図に示した従来の回路と同一部分にば同一符号
を付し、重複する部分の説明は省略する。
この実施例の回路が第３図に示した従来の回路と異な
る点は、NOR回路G1及びNAND回路G2の各出力点から出力
トランジスタQ21,Q22の各ゲートに至るまでの回路構成
である。
る点は、NOR回路G1及びNAND回路G2の各出力点から出力
トランジスタQ21,Q22の各ゲートに至るまでの回路構成
である。
即ち、NOR回路G1の出力は、CMOSインバータを構成す
るPMOSトランジスタQ31及びNMOSトランジスタQ32の共通
接続されたゲートに入力されている。また、NMOSトラン
ジスタQ32のソースと接地端子との間にはNMOSトランジ
スタQ33が介挿されている。
るPMOSトランジスタQ31及びNMOSトランジスタQ32の共通
接続されたゲートに入力されている。また、NMOSトラン
ジスタQ32のソースと接地端子との間にはNMOSトランジ
スタQ33が介挿されている。
また、NAND回路G2の出力は、CMOSインバータを構成す
るPMOSトランジスタQ34及びNMOSトランジスタQ35の共通
接続されたゲートに入力されている。また、PMOSトラン
ジスタQ34のソースと電源VCC端子との間にはPMOSトラン
ジスタQ36が介挿されている。
るPMOSトランジスタQ34及びNMOSトランジスタQ35の共通
接続されたゲートに入力されている。また、PMOSトラン
ジスタQ34のソースと電源VCC端子との間にはPMOSトラン
ジスタQ36が介挿されている。
トランジスタQ31,Q32のドレインは、出力トランジス
タQ21のゲートに接続されると共に、インバータ回路I4
を介してPMOSトランジスタQ38のゲートに接続されてい
る。また、トランジスタQ34,Q35のドレインは、出力ト
ランジスタQ22のゲートに接続されると共に、インバー
タI5を介してNMOSトランジスタQ33のゲートに接続され
ている。
タQ21のゲートに接続されると共に、インバータ回路I4
を介してPMOSトランジスタQ38のゲートに接続されてい
る。また、トランジスタQ34,Q35のドレインは、出力ト
ランジスタQ22のゲートに接続されると共に、インバー
タI5を介してNMOSトランジスタQ33のゲートに接続され
ている。
この実施例では、トランジスタQ31,Q32,Q33及びイン
バータ回路I5によって、出力トランジスタQ21のゲート
レベルを制御する第１のゲート制御回路が構成され、ト
ランジスタQ34,Q35,Q36及びインバータI4によって、出
力トランジスタQ22のゲートレベルを制御する第２のゲ
ート制御回路が構成されている。
バータ回路I5によって、出力トランジスタQ21のゲート
レベルを制御する第１のゲート制御回路が構成され、ト
ランジスタQ34,Q35,Q36及びインバータI4によって、出
力トランジスタQ22のゲートレベルを制御する第２のゲ
ート制御回路が構成されている。
次に、このように構成された本実施例に係る半導体メ
モリ装置の出力回路の読み出し動作について説明する。
モリ装置の出力回路の読み出し動作について説明する。
まず、メモリセルからの読み出しデータがロウレベル
からハイレベルへと変化するハイ読み出し時の動作につ
いて説明する。
からハイレベルへと変化するハイ読み出し時の動作につ
いて説明する。
この場合には、センスアンプ出力信号▲▼
がロウレベルになるので、NOR回路G1においてはPMOSト
ランジスタQ11が導通状態、NMOSトランジスタQ14が非導
通状態となり、NOR回路G1の出力点である節点N1のレベ
ルはハイレベルとなる。また、NAND回路G2においてはPM
OSトランジスタQ16が導通状態、NMOSトランジスタQ18が
非導通状態となるので、NAND回路G2の出力点である節点
N2はハイレベルとなる。
がロウレベルになるので、NOR回路G1においてはPMOSト
ランジスタQ11が導通状態、NMOSトランジスタQ14が非導
通状態となり、NOR回路G1の出力点である節点N1のレベ
ルはハイレベルとなる。また、NAND回路G2においてはPM
OSトランジスタQ16が導通状態、NMOSトランジスタQ18が
非導通状態となるので、NAND回路G2の出力点である節点
N2はハイレベルとなる。
節点N2のレベルがハイレベルへ転じると、NMOSトラン
ジスタQ35が導通状態となるため、節点N4のレベルはハ
イレベルからロウレベルへと転じ、出力トランジスタQ
22は非導通状態となる。一方、このとき、節点N1のレベ
ルがハイレベルへと転じるため、NMOSトランジスタQ32
は導通状態となるが、NMOSトランジスタQ32と直列接続
されたNMOSトランジスタQ33のゲートレベルが、節点N4
のロウレベル転換時までロウレベルを維持しているた
め、NMOSトランジスタQ33は非導通状態のままであり、
節点N3もハイレベルのままである。
ジスタQ35が導通状態となるため、節点N4のレベルはハ
イレベルからロウレベルへと転じ、出力トランジスタQ
22は非導通状態となる。一方、このとき、節点N1のレベ
ルがハイレベルへと転じるため、NMOSトランジスタQ32
は導通状態となるが、NMOSトランジスタQ32と直列接続
されたNMOSトランジスタQ33のゲートレベルが、節点N4
のロウレベル転換時までロウレベルを維持しているた
め、NMOSトランジスタQ33は非導通状態のままであり、
節点N3もハイレベルのままである。
続いて、節点N4のレベルがロウレベルへと転じ、更に
インバータ回路I5の出力がハイレベルへに転じると、NM
OSトランジスタQ33のゲートレベルがハイレベルとなる
ので、NMOSトランジスタQ33は導通状態となる。これに
より、節点N3のレベルはハイレベルからロウレベルへと
転じ、出力トランジスタQ21が導通状態となるので、出
力信号DOUTはハイレベルとなる。
インバータ回路I5の出力がハイレベルへに転じると、NM
OSトランジスタQ33のゲートレベルがハイレベルとなる
ので、NMOSトランジスタQ33は導通状態となる。これに
より、節点N3のレベルはハイレベルからロウレベルへと
転じ、出力トランジスタQ21が導通状態となるので、出
力信号DOUTはハイレベルとなる。
次に、メモリセルからの読み出しデータがハイレベル
からロウレベルへと変化するロウレベル読出時の動作に
ついて説明する。
からロウレベルへと変化するロウレベル読出時の動作に
ついて説明する。
この場合には、センスアンプ出力信号▲▼
がハイレベルになるので、NOR回路G1においてはPMOSト
ランジスタQ11が非導通状態、NMOSトランジスタQ14が導
通状態となり、NOR回路G1の出力点である節点N1のレベ
ルはロウレベルとなる。また、NAND回路G2においてはPM
OSトランジスタQ16が非導通状態、NMOSトランジスタQ18
が導通状態となるので、NAND回路G2の出力点である節点
N2はロウレベルとなる。
がハイレベルになるので、NOR回路G1においてはPMOSト
ランジスタQ11が非導通状態、NMOSトランジスタQ14が導
通状態となり、NOR回路G1の出力点である節点N1のレベ
ルはロウレベルとなる。また、NAND回路G2においてはPM
OSトランジスタQ16が非導通状態、NMOSトランジスタQ18
が導通状態となるので、NAND回路G2の出力点である節点
N2はロウレベルとなる。
節点N1のレベルがロウレベルへ転じると、PMOSトラン
ジスタQ31が導通状態となるため、節点N3のレベルはロ
ウレベルからハイレベルへと転じ、出力トランジスタQ
21は非導通状態となる。一方、このとき、節点N2のレベ
ルがロウレベルへと転じるため、PMOSトランジスタQ34
は導通状態となるが、PMOSトランジスタQ34と直列接続
されたPMOSトランジスタQ36のゲートレベルが、節点N3
のハイレベル転換時までハイレベルを維持しているた
め、PMOSトランジスタQ36は非導通状態のままであり、
節点N4もロウレベルのままである。
ジスタQ31が導通状態となるため、節点N3のレベルはロ
ウレベルからハイレベルへと転じ、出力トランジスタQ
21は非導通状態となる。一方、このとき、節点N2のレベ
ルがロウレベルへと転じるため、PMOSトランジスタQ34
は導通状態となるが、PMOSトランジスタQ34と直列接続
されたPMOSトランジスタQ36のゲートレベルが、節点N3
のハイレベル転換時までハイレベルを維持しているた
め、PMOSトランジスタQ36は非導通状態のままであり、
節点N4もロウレベルのままである。
続いて、節点N3のレベルがハイレベルへと転じ、更に
インバータ回路I4の出力がロウレベルへに転じると、PM
OSトランジスタQ36のゲートレベルがロウレベルとなる
ので、PMOSトランジスタQ36は導通状態となる。これに
より、節点N4のレベルはロウレベルからハイレベルへと
転じ、出力トランジスタQ22が導通状態となるので、出
力信号DOUTはロウレベルとなる。
インバータ回路I4の出力がロウレベルへに転じると、PM
OSトランジスタQ36のゲートレベルがロウレベルとなる
ので、PMOSトランジスタQ36は導通状態となる。これに
より、節点N4のレベルはロウレベルからハイレベルへと
転じ、出力トランジスタQ22が導通状態となるので、出
力信号DOUTはロウレベルとなる。
以上説明したように、本実施例では、ハイ読み出し時
には節点N4がロウレベルへ転じてから節点N3がロウレベ
ルへ転じ、また、ロウレベル読み出し時には節点N3がハ
イレベルへ転じてから節点N4がハイレベルへ転じるとい
うように、出力トランジスタQ21,Q22のゲートレベルの
変化のタイミングが論理的に決定される。このため、従
来のように、トランジスタのサイズ比によってタイミン
グが変化するということがなく、MOSトランジスタの製
造ばらつきが生じても、常に上述したタイミング関係を
満足することができるので、出力トランジスタQ21,Q22
を介して流れる貫通電流を確実に遮断することが可能と
なる。
には節点N4がロウレベルへ転じてから節点N3がロウレベ
ルへ転じ、また、ロウレベル読み出し時には節点N3がハ
イレベルへ転じてから節点N4がハイレベルへ転じるとい
うように、出力トランジスタQ21,Q22のゲートレベルの
変化のタイミングが論理的に決定される。このため、従
来のように、トランジスタのサイズ比によってタイミン
グが変化するということがなく、MOSトランジスタの製
造ばらつきが生じても、常に上述したタイミング関係を
満足することができるので、出力トランジスタQ21,Q22
を介して流れる貫通電流を確実に遮断することが可能と
なる。
また、このように、出力トランジスタQ21,Q22のゲー
トレベルの変化点のタイミングが論理的に決定されてい
ることにより、上述したタイミングを考慮して出力トラ
ンジスタのサイズ比を設定する必要がなくなるので、立
ち上がり及び立ち去がりの時間差が必要以上に大きくな
るのを防止することができ、高速アクセスが可能にな
る。第２図は、本発明の第２の実施例に係る半導体メモ
リ装置の出力回路を示す回路図である。なお、第２図に
おいて、第１図に示した第１の実施例の回路と同一部分
にば同一符号を付し、重複する部分の説明は省略する。
トレベルの変化点のタイミングが論理的に決定されてい
ることにより、上述したタイミングを考慮して出力トラ
ンジスタのサイズ比を設定する必要がなくなるので、立
ち上がり及び立ち去がりの時間差が必要以上に大きくな
るのを防止することができ、高速アクセスが可能にな
る。第２図は、本発明の第２の実施例に係る半導体メモ
リ装置の出力回路を示す回路図である。なお、第２図に
おいて、第１図に示した第１の実施例の回路と同一部分
にば同一符号を付し、重複する部分の説明は省略する。
この回路が、先の実施例と異なる点は、インバータ
I4,I5を除去し、NOR回路G1の出力側に接続されたNMOSト
ランジスタQ32のゲートと、これと直列に接続されたNMO
SトランジスタQ33のゲートとを接続すると共に、NMOSト
ランジスタQ33のドレインを節点N4に接続することによ
り、第１のゲート制御回路を構成し、また、NAND回路G2
の出力側に接続されたPMOSトランジスタQ34のゲート
と、これと直列に接続されたPMOSトランジスタQ36のゲ
ートとを接続すると共に、PMOSトランジスタQ36のドレ
インを節点N3に接続することにより第２のゲート制御回
路を構成した点である。
I4,I5を除去し、NOR回路G1の出力側に接続されたNMOSト
ランジスタQ32のゲートと、これと直列に接続されたNMO
SトランジスタQ33のゲートとを接続すると共に、NMOSト
ランジスタQ33のドレインを節点N4に接続することによ
り、第１のゲート制御回路を構成し、また、NAND回路G2
の出力側に接続されたPMOSトランジスタQ34のゲート
と、これと直列に接続されたPMOSトランジスタQ36のゲ
ートとを接続すると共に、PMOSトランジスタQ36のドレ
インを節点N3に接続することにより第２のゲート制御回
路を構成した点である。
次に、このように構成された本実施例に係る半導体メ
モリ装置の出力回路の読み出し動作について説明する。
モリ装置の出力回路の読み出し動作について説明する。
まず、メモリセルからの読み出しデータがロウレベル
からハイレベルへと変化するハイ読み出し動作について
説明する。
からハイレベルへと変化するハイ読み出し動作について
説明する。
この場合には、センスアンプ出力信号▲▼
がロウレベルになるので、前述と同様に、NOR回路G1の
出力点である節点N1及びNAND回路G2の出力点である節点
N2は、共にロウレベルからハイレベルへと転じる。これ
により、NMOSトランジスタQ33,Q35が導通状態となる。
がロウレベルになるので、前述と同様に、NOR回路G1の
出力点である節点N1及びNAND回路G2の出力点である節点
N2は、共にロウレベルからハイレベルへと転じる。これ
により、NMOSトランジスタQ33,Q35が導通状態となる。
ここで、節点N4はNMOSトランジスタQ32のソース及びN
MOSトランジスタQ33のドレインと共通に接続されている
ため、節点N4のレベルはNMOSトランジスタQ33,Q35によ
ってハイレベルからロウレベルへ転じる。このとき、節
点N4のレベルをVN4、節点N1のレベルをVN1、NMOSトラン
ジスタQ32のしきい値電圧をVTQ32とすると、VN4が、VN4
≦VN1−VTQ32となるまでの間は、NMOSトランジスタQ32
は非導通状態であるため、節点N3のレベルはハイレベル
のままである。そして、上式を満足するレベルまで節点
N4のレベルが十分に下がったとき、NMOSトランジスタQ
32が導通状態となり、節点N3のレベルはハイレベルから
ロウレベルへと変化し始める。これにより、出力トラン
ジスタQ21が導通状態、出力トランジスタQ22が非導通状
態となり、出力信号DOUTとしてハイレベルが読み出され
る。
MOSトランジスタQ33のドレインと共通に接続されている
ため、節点N4のレベルはNMOSトランジスタQ33,Q35によ
ってハイレベルからロウレベルへ転じる。このとき、節
点N4のレベルをVN4、節点N1のレベルをVN1、NMOSトラン
ジスタQ32のしきい値電圧をVTQ32とすると、VN4が、VN4
≦VN1−VTQ32となるまでの間は、NMOSトランジスタQ32
は非導通状態であるため、節点N3のレベルはハイレベル
のままである。そして、上式を満足するレベルまで節点
N4のレベルが十分に下がったとき、NMOSトランジスタQ
32が導通状態となり、節点N3のレベルはハイレベルから
ロウレベルへと変化し始める。これにより、出力トラン
ジスタQ21が導通状態、出力トランジスタQ22が非導通状
態となり、出力信号DOUTとしてハイレベルが読み出され
る。
次に、メモリセルからの読み出しデータがハイレベル
からロウレベルへと変化するロウ読み出し動作について
説明する。
からロウレベルへと変化するロウ読み出し動作について
説明する。
この場合には、センスアンプ出力信号▲▼
がハイレベルになるので、前述と同様に、NOR回路G1の
出力点である節点N1及びNAND回路G2の出力点である節点
N2は、共にハイレベルからロウレベルへと転じる。これ
により、PMOSトランジスタQ31,Q36が導通状態となる。
がハイレベルになるので、前述と同様に、NOR回路G1の
出力点である節点N1及びNAND回路G2の出力点である節点
N2は、共にハイレベルからロウレベルへと転じる。これ
により、PMOSトランジスタQ31,Q36が導通状態となる。
ここで、節点N3はPMOSトランジスタQ34のソース及びP
MOSトランジスタQ36のドレインと共通に接続されている
ため、節点N3のレベルはPMOSトランジスタQ31,Q36によ
ってロウレベルからハイレベルへ転じる。このとき、節
点N3のレベルをVN3、節点N2のレベルをVN2、PMOSトラン
ジスタQ34のしきい値電圧をVTQ34とすると、VN3が、VN3
≧VN2＋VTQ34となるまでの間は、PMOSトランジスタQ34
は非導通状態であるため、節点N4のレベルはロウレベル
のままである。そして、上式を満足するレベルまで節点
N3のレベルが十分に上がったとき、PMOSトランジスタQ
34が導通状態となり、節点N4のレベルはロウレベルから
ハイレベルへと変化し始める。これにより、出力トラン
ジスタQ21が非導通状態、出力トランジスタQ22が導通状
態となり、出力信号DOUTとしてロウレベルが読み出され
る。
MOSトランジスタQ36のドレインと共通に接続されている
ため、節点N3のレベルはPMOSトランジスタQ31,Q36によ
ってロウレベルからハイレベルへ転じる。このとき、節
点N3のレベルをVN3、節点N2のレベルをVN2、PMOSトラン
ジスタQ34のしきい値電圧をVTQ34とすると、VN3が、VN3
≧VN2＋VTQ34となるまでの間は、PMOSトランジスタQ34
は非導通状態であるため、節点N4のレベルはロウレベル
のままである。そして、上式を満足するレベルまで節点
N3のレベルが十分に上がったとき、PMOSトランジスタQ
34が導通状態となり、節点N4のレベルはロウレベルから
ハイレベルへと変化し始める。これにより、出力トラン
ジスタQ21が非導通状態、出力トランジスタQ22が導通状
態となり、出力信号DOUTとしてロウレベルが読み出され
る。
このようにして、第２の実施例によっても、節点N3,N
4のレベルの変化のタイミングが論理的に決定されるの
で、第１の実施例と同様の効果を得ることが可能であ
る。
4のレベルの変化のタイミングが論理的に決定されるの
で、第１の実施例と同様の効果を得ることが可能であ
る。
［発明の効果］ 以上説明したように本発明は、第１及び第２のゲート
制御回路により、第１及び第２の出力トランジスタのゲ
ートレベルの変化点のタイミングを論理的に制御するよ
うにしたことにより、MOSトランジスタの製造ばらつき
が生じても、確実に貫通電流を遮断することが可能であ
る。また、これにより、第１及び第２の出力トランジス
タのゲートレベルの変化点のタイミングを設計上、大き
くずらす必要がないので、データ読み出し時にアクセス
が遅れるという不具合も防止することができるという効
果を奏する。
制御回路により、第１及び第２の出力トランジスタのゲ
ートレベルの変化点のタイミングを論理的に制御するよ
うにしたことにより、MOSトランジスタの製造ばらつき
が生じても、確実に貫通電流を遮断することが可能であ
る。また、これにより、第１及び第２の出力トランジス
タのゲートレベルの変化点のタイミングを設計上、大き
くずらす必要がないので、データ読み出し時にアクセス
が遅れるという不具合も防止することができるという効
果を奏する。
第１図は本発明の第１の実施例に係る半導体メモリ装置
の出力回路の回路図、第２図は本発明の第２の実施例に
係る半導体メモリ装置の出力回路の回路図、第３図は従
来の半導体メモリ装置の出力回路の回路図、第４図は同
出力回路における読出時のタイミングを示す波形図であ
る。 G1;NOR回路、G2;NAND回路、I1〜I5;インバータ回路、Q
11,Q12,Q15,Q16,Q21,Q31,Q34,Q36;PチャネルMOSトラン
ジスタ、Q13,Q14,Q17,Q18,Q22,Q32,Q33,Q35;NチャネルM
OSトランジスタ
の出力回路の回路図、第２図は本発明の第２の実施例に
係る半導体メモリ装置の出力回路の回路図、第３図は従
来の半導体メモリ装置の出力回路の回路図、第４図は同
出力回路における読出時のタイミングを示す波形図であ
る。 G1;NOR回路、G2;NAND回路、I1〜I5;インバータ回路、Q
11,Q12,Q15,Q16,Q21,Q31,Q34,Q36;PチャネルMOSトラン
ジスタ、Q13,Q14,Q17,Q18,Q22,Q32,Q33,Q35;NチャネルM
OSトランジスタ
Claims (3)
- 【請求項１】高電位電源端子と出力端子との間に接続さ
れたＰチャネルMOSトランジスタからなる第１の出力ト
ランジスタと、前記出力端子と低電位電源端子との間に
接続されたＮチャネルMOSトランジスタからなる第２の
出力トランジスタと、メモリからの読出データに従って
前記第１の出力トランジスタのゲートレベルを制御する
第１のゲート制御回路と、前記メモリからの読出データ
に従って前記第２の出力トランジスタのゲートレベルを
制御する第２のゲート制御回路を有する出力回路におい
て、 前記第１のゲート制御回路は、ソース又はドレインの一
方に前記第２の出力トランジスタのゲートが接続され、
ゲートにメモリからの読出データが接続され、ソース又
はドレインの他方に第１の出力トランジスタが接続され
た第１のＮチャネルMOSトランジスタを有し、第２のゲ
ート制御回路は、ソース又はドレインの一方に前記第１
の出力トランジスタのゲートが接続され、ゲートにメモ
リからの読出データが接続され、ソース又はドレインの
他方に第２の出力トランジスタのゲートが接続された第
１のＰチャネルMOSトランジスタを有することを特徴と
する半導体メモリ装置の出力回路。 - 【請求項２】前記第１のゲート制御回路は、前記第２の
出力トランジスタのゲートレベルを入力としこのゲート
レベルを入力し、このゲートレベルが立ち下がったこと
を条件としてその出力を立ち下げるものであり、前記第
２のゲート制御回路は、前記第１の出力トランジスタの
ゲートレベルを入力しこのゲートレベルが立ち上がった
ことを条件としてその出力を立ち上げるものであること
を特徴とする請求項１に記載の半導体メモリ装置の出力
回路。 - 【請求項３】前記第１のゲート制御回路は、そのゲート
を共通入力端としそのドレインを共通出力端とする相補
対接続された第２のＰチャネルMOSトランジスタ及び前
記第１のＮチャネルMOSトランジスタと、前記第１のＮ
チャネルMOSトランジスタのソースと前記低電位電源端
子との間に接続されると共にそのゲートが前記共通入力
端子に接続されそのドレインが前記第２の出力トランジ
スタのゲートに接続された第２のＮチャネルMOSトラン
ジスタとを備えたものであり、前記第２のゲート制御回
路は、そのゲートを共通入力端としそのドレインを共通
出力端とする相補対接続された前記第１のＰチャネルMO
Sトランジスタ及び第３のＮチャネルMOSトランジスタ
と、前記第１のＰチャネルMOSトランジスタのソースと
前記高電位電源端子との間に接続されると共にそのゲー
トが前記共通入力端に接続されそのドレインが前記第１
の出力トランジスタのゲートに接続された第３のＰチャ
ネルMOSトランジスタとを備えたものであることを特徴
とする請求項１又は２に記載の半導体メモリ装置の出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231654A JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231654A JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113589A JPH04113589A (ja) | 1992-04-15 |
| JP2663694B2 true JP2663694B2 (ja) | 1997-10-15 |
Family
ID=16926882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231654A Expired - Fee Related JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663694B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
-
1990
- 1990-08-31 JP JP2231654A patent/JP2663694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04113589A (ja) | 1992-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |