JPH04113589A - 半導体メモリ装置の出力回路 - Google Patents
半導体メモリ装置の出力回路Info
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- JPH04113589A JPH04113589A JP2231654A JP23165490A JPH04113589A JP H04113589 A JPH04113589 A JP H04113589A JP 2231654 A JP2231654 A JP 2231654A JP 23165490 A JP23165490 A JP 23165490A JP H04113589 A JPH04113589 A JP H04113589A
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- 230000000295 complement effect Effects 0.000 claims description 5
- 230000001276 controlling effect Effects 0.000 abstract 3
- 210000004027 cell Anatomy 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
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- 230000006870 function Effects 0.000 description 2
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、相補対接続された出力トランジスタの導通タ
イミングを互いにずらすことにより、出力トランジスタ
を介した貫通電流を遮断するようにした半導体メモリ装
置の出力回路に関する。
イミングを互いにずらすことにより、出力トランジスタ
を介した貫通電流を遮断するようにした半導体メモリ装
置の出力回路に関する。
［従来の技術］
従来、この種の半導体メモリ装置の出力回路としては、
第３図に示すものが知られている。
第３図に示すものが知られている。
図示しないセンスアンプ出力信号（逆信号）ＳＡＯＵＴ
は、メモリセルからの読出データがハイレベルのときロ
ウレベルになり、メモリセルからの読み出しデータがロ
ウレベルのときハイレベルになるもので、ＮＯＲ回路Ｇ
Ｉ及びＮＡＮＤ回路Ｇ２の各一方の入力端に入力されて
いる。
は、メモリセルからの読出データがハイレベルのときロ
ウレベルになり、メモリセルからの読み出しデータがロ
ウレベルのときハイレベルになるもので、ＮＯＲ回路Ｇ
Ｉ及びＮＡＮＤ回路Ｇ２の各一方の入力端に入力されて
いる。
また、出力制御信号ＤＯＥは、半導体メモリ装置が待機
時または書込み時、又はアウトプ・ソトイネーブル信号
ＯＥ付きの半導体メモリ装置であれば、ＯＥ倍信号ハイ
レベルのときノ＼イレベルとなり、出力端子をハイイン
ピダンスにするもので、ＮＯＲ回路Ｇ１の他方の入力端
に入力されると共に、インバータ回路ＩＩを介してＮＡ
ＮＤ回路Ｇ２の他方の入力端に入力されている。
時または書込み時、又はアウトプ・ソトイネーブル信号
ＯＥ付きの半導体メモリ装置であれば、ＯＥ倍信号ハイ
レベルのときノ＼イレベルとなり、出力端子をハイイン
ピダンスにするもので、ＮＯＲ回路Ｇ１の他方の入力端
に入力されると共に、インバータ回路ＩＩを介してＮＡ
ＮＤ回路Ｇ２の他方の入力端に入力されている。
ＮＯＲゲートＧ１は、ＰチャネルＭＯＳトランジスタ（
以下、ＰＭＯＳトランジスタと呼ぶ）Ｑ ｆｌｙ Ｑ１
０の直列回路と、ＮチャネルＭＯＳトランジスタ（以下
、ＮＭＯＳトランジスタと呼ぶ）Ｑ １３１ Ｇ１４の
並列回路とを、電源Ｖ。。端子と接地端子との間に直列
接続して構成され、ＰＭＯＳトランジスタＱ、、及びＮ
ＭＯＳトランジスタＱ ｓａのゲートにセンスアンプ出
力信号５ＡＯＵＴを入力すると共に、ＰＭＯＳトランジ
スタＱ□２及びＮＭＯＳトランジスタＱＩ３のゲートに
出力制御信号ＤＯＥを入力し、ＰＭＯＳトランジスタＱ
、□とＮＭＯＳトランジスタＱ ｌｌ＋ Ｇ１４の共通
接続されたドレインを出力端とするものとなっている。
以下、ＰＭＯＳトランジスタと呼ぶ）Ｑ ｆｌｙ Ｑ１
０の直列回路と、ＮチャネルＭＯＳトランジスタ（以下
、ＮＭＯＳトランジスタと呼ぶ）Ｑ １３１ Ｇ１４の
並列回路とを、電源Ｖ。。端子と接地端子との間に直列
接続して構成され、ＰＭＯＳトランジスタＱ、、及びＮ
ＭＯＳトランジスタＱ ｓａのゲートにセンスアンプ出
力信号５ＡＯＵＴを入力すると共に、ＰＭＯＳトランジ
スタＱ□２及びＮＭＯＳトランジスタＱＩ３のゲートに
出力制御信号ＤＯＥを入力し、ＰＭＯＳトランジスタＱ
、□とＮＭＯＳトランジスタＱ ｌｌ＋ Ｇ１４の共通
接続されたドレインを出力端とするものとなっている。
また、ＮＡＮＤゲートＧ２は、ＰＭＯＳトランジスタＱ
１！５１ Ｑ ＋ｅの並列回路と、ＮＭＯＳトランジ
スタＱ １７１ Ｑ＋ａの直列回路とを電源Ｖ。０端子
と接地端子との間に直列接続して構成され、ＰＭＯＳト
ランジスタＱ、ｅ及びＮＭＯＳトランジスタＱ、８のゲ
ートにセンスアンプ出力信号５ＡＯＵＴを入力すると共
に、ＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジ
スタＱ １７のゲートに出力制御信号ＤＯＥの反転信号
を入力し、ＰＭＯＳトランジスタＱ １５＋ Ｑ ＋ｅ
とＮＭＯＳトランジスタＱ １７の共通接続されたドレ
インを出力端とするものとなっている。
１！５１ Ｑ ＋ｅの並列回路と、ＮＭＯＳトランジ
スタＱ １７１ Ｑ＋ａの直列回路とを電源Ｖ。０端子
と接地端子との間に直列接続して構成され、ＰＭＯＳト
ランジスタＱ、ｅ及びＮＭＯＳトランジスタＱ、８のゲ
ートにセンスアンプ出力信号５ＡＯＵＴを入力すると共
に、ＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジ
スタＱ １７のゲートに出力制御信号ＤＯＥの反転信号
を入力し、ＰＭＯＳトランジスタＱ １５＋ Ｑ ＋ｅ
とＮＭＯＳトランジスタＱ １７の共通接続されたドレ
インを出力端とするものとなっている。
ＮＯＲゲートＧ□の出力は、インバータ■２を介して出
力段に設けられたＰＭＯＳトランジスタＱ ２１のゲー
トに入力されている。また、ＮＡＮＤゲー）Ｇ２の出力
は、インバータＩ３を介して同じく出力段に設けられた
ＮＭＯＳトランジスタＱ２２のゲートに入力されている
。ＰＭＯＳトランジスタＱ ２＋とＮＭＯＳトランジス
タＱ２゜とは、電源Ｖ。Ｃ端子と接地端子との間に直列
接続されており、その共通接続されたドレインを出力端
子として出力信号ＤＯＵＴを出力するものとなっている
。
力段に設けられたＰＭＯＳトランジスタＱ ２１のゲー
トに入力されている。また、ＮＡＮＤゲー）Ｇ２の出力
は、インバータＩ３を介して同じく出力段に設けられた
ＮＭＯＳトランジスタＱ２２のゲートに入力されている
。ＰＭＯＳトランジスタＱ ２＋とＮＭＯＳトランジス
タＱ２゜とは、電源Ｖ。Ｃ端子と接地端子との間に直列
接続されており、その共通接続されたドレインを出力端
子として出力信号ＤＯＵＴを出力するものとなっている
。
以下、これら出力段に配置されたトランジスタＱ２１１
Ｑ２゜を、特に出力トランジスタと呼ぶ。
Ｑ２゜を、特に出力トランジスタと呼ぶ。
次に、このように構成された従来の半導体メモリ装置の
出力回路の読出動作について説明する。
出力回路の読出動作について説明する。
出力制御信号ＤＯＥは、読み出し状態のときにはロウレ
ベルであるため、ＰＭＯＳトランジスタＱ １２及びＮ
ＭＯＳトランジスタＱ１□が導通状態となる。これによ
り、ＮＯＲ回路Ｇ１及びＮＡＮＤ回路Ｇ２はインバータ
回路として機能する。
ベルであるため、ＰＭＯＳトランジスタＱ １２及びＮ
ＭＯＳトランジスタＱ１□が導通状態となる。これによ
り、ＮＯＲ回路Ｇ１及びＮＡＮＤ回路Ｇ２はインバータ
回路として機能する。
ここで、メモリセルからの読出データがハイレベル、即
ち、信号５ＡＯＵＴがロウレベルになると、ＮＯＲ回路
回路においてはＰＭＯＳトランジスタＱ １１が導通状
態、ＮＭＯＳトランジスタＱ １４が非導通状態となる
ので、ＮＯＲ回路Ｇ１の出力点である節点Ｎ、のレベル
はハイレベルとなる。
ち、信号５ＡＯＵＴがロウレベルになると、ＮＯＲ回路
回路においてはＰＭＯＳトランジスタＱ １１が導通状
態、ＮＭＯＳトランジスタＱ １４が非導通状態となる
ので、ＮＯＲ回路Ｇ１の出力点である節点Ｎ、のレベル
はハイレベルとなる。
また、ＮＡＮＤ回路Ｇ２においてはＰＭＯＳトランジス
タＱ ＋ｅが導通状態、ＮＭＯＳトランジスタＱ１８が
非導通状態となるので、ＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２はハイレベルとなる。これにより、インバー
タ回路Ｉ２．■。の出力点である接点Ｎ３．Ｎ４は共に
ロウレベルとなるので、出力トランジスタＱ ２１は導
通状態、出力トランジスタＱ２□は非導通状態となり、
出力端子からはハイレベルの出力信号ＤＯＵＴが読み出
されることになる。
タＱ ＋ｅが導通状態、ＮＭＯＳトランジスタＱ１８が
非導通状態となるので、ＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２はハイレベルとなる。これにより、インバー
タ回路Ｉ２．■。の出力点である接点Ｎ３．Ｎ４は共に
ロウレベルとなるので、出力トランジスタＱ ２１は導
通状態、出力トランジスタＱ２□は非導通状態となり、
出力端子からはハイレベルの出力信号ＤＯＵＴが読み出
されることになる。
一方、メモリセルからの読出データがロウレベル、即ち
、信号５ＡＯＵＴがハイレベルの場合、ＮＯＲ回路Ｇｉ
においてはＰＭＯＳトランジスタＱ １．が非導通状態
、ＮＭＯＳトランジスタＱ １４が導通状態となるので
、節点Ｎ、のレベルはロウレベルとなる。また、ＮＡＮ
Ｄ回路Ｇ２においてはＰＭＯＳトランジスタＱ ｓｅが
非導通状態、ＮＭＯＳトランジスタＱ１８が導通状態と
なるので、節点Ｎ２はロウレベルとなる。これにより、
接点Ｎ３１Ｎ４は共にハイレベルとなるので、出力トラ
ンジスタＱ２１は非導通状態、出力トランジスタＱ２□
は導通状態となり、出力端子からはロウレベルの出力信
号ＤＯＵＴが読み出されることになる。
、信号５ＡＯＵＴがハイレベルの場合、ＮＯＲ回路Ｇｉ
においてはＰＭＯＳトランジスタＱ １．が非導通状態
、ＮＭＯＳトランジスタＱ １４が導通状態となるので
、節点Ｎ、のレベルはロウレベルとなる。また、ＮＡＮ
Ｄ回路Ｇ２においてはＰＭＯＳトランジスタＱ ｓｅが
非導通状態、ＮＭＯＳトランジスタＱ１８が導通状態と
なるので、節点Ｎ２はロウレベルとなる。これにより、
接点Ｎ３１Ｎ４は共にハイレベルとなるので、出力トラ
ンジスタＱ２１は非導通状態、出力トランジスタＱ２□
は導通状態となり、出力端子からはロウレベルの出力信
号ＤＯＵＴが読み出されることになる。
ところで、この種の出力回路においては、読み出し時に
出力トランジスタＱ２１１ Ｇ２゜を介して流れる貫通
電流を遮断するために、一般に、第４図に示すような順
序関係を満たすように各トランジスタのサイズを決定し
ている。
出力トランジスタＱ２１１ Ｇ２゜を介して流れる貫通
電流を遮断するために、一般に、第４図に示すような順
序関係を満たすように各トランジスタのサイズを決定し
ている。
即ち、ハイ読み出し時には、第４図（ａ）に示すように
、節点Ｎ４のレベルが出力（ＮＭＯ８）トランジスタＱ
２□のしきい値電圧ｖ７Ｎより低くなる時刻、即ち、出
力トランジスタＱ２□が非導通状態となる時刻ＴＩにお
いて、節点Ｎ３のレベルが電源電圧Ｖｃｃ ＩＶＴＰ
Ｉ （但し、ＶＴＰは出力トランジスタＱ２１のしきい
値電圧）となるように、節点Ｎ３の立ち下がりタイミン
グを節点Ｎ４の立ち下がりタイミングよりも遅らせる。
、節点Ｎ４のレベルが出力（ＮＭＯ８）トランジスタＱ
２□のしきい値電圧ｖ７Ｎより低くなる時刻、即ち、出
力トランジスタＱ２□が非導通状態となる時刻ＴＩにお
いて、節点Ｎ３のレベルが電源電圧Ｖｃｃ ＩＶＴＰ
Ｉ （但し、ＶＴＰは出力トランジスタＱ２１のしきい
値電圧）となるように、節点Ｎ３の立ち下がりタイミン
グを節点Ｎ４の立ち下がりタイミングよりも遅らせる。
これにより、出力トランジスタＱ２□ｌＱ２□が同時に
導通状態となるのを防止して、貫通電流を遮断している
。
導通状態となるのを防止して、貫通電流を遮断している
。
また、ロウ読み出し時には、第４図（ｂ）に示すように
、節点Ｎ３のレベルがＶｏ。−ＩＶＴＰＩより高くなる
時刻、即ち、出力トランジスタＱ２１が非導通状態とな
る時刻Ｔ２において、節点Ｎ４のレベルがＶＴＮとなる
ように節点Ｎ４の立ち上がりタイミングを節点Ｎ３の立
ち上がりタイミングよりも遅らせる。これにより、出力
トランジスタＱ２１１Ｑ２□が同時に導通状態となるの
を防止して、貫通電流を遮断している。
、節点Ｎ３のレベルがＶｏ。−ＩＶＴＰＩより高くなる
時刻、即ち、出力トランジスタＱ２１が非導通状態とな
る時刻Ｔ２において、節点Ｎ４のレベルがＶＴＮとなる
ように節点Ｎ４の立ち上がりタイミングを節点Ｎ３の立
ち上がりタイミングよりも遅らせる。これにより、出力
トランジスタＱ２１１Ｑ２□が同時に導通状態となるの
を防止して、貫通電流を遮断している。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体メモリ装置の出力
回路では、製造工程のばらつきにより各トランジスタの
サイズ比が設計値に対してばらつくことが多く、前述し
たようなタイミング関係を満足することができず、結局
、データ続出時に出力トランジスタに貫通電流が流れて
しまうという問題点がある。
回路では、製造工程のばらつきにより各トランジスタの
サイズ比が設計値に対してばらつくことが多く、前述し
たようなタイミング関係を満足することができず、結局
、データ続出時に出力トランジスタに貫通電流が流れて
しまうという問題点がある。
また、このばらつきを考慮した設計を行って各トランジ
スタのサイズ比を設定すると、前述した立ち上がり及び
立ち下がりの時間差が大きくなってしまい、アクセスが
遅れてしまうという問題点があった。
スタのサイズ比を設定すると、前述した立ち上がり及び
立ち下がりの時間差が大きくなってしまい、アクセスが
遅れてしまうという問題点があった。
本発明は、かかる問題点に鑑みてなされたものであって
、製造ばらつきの影響を受けずに出力トランジスタの貫
通電流を確実に遮断することができると共に、高速読出
動作が可能な半導体メモリ装置の出力回路を提供するこ
とを目的とする。
、製造ばらつきの影響を受けずに出力トランジスタの貫
通電流を確実に遮断することができると共に、高速読出
動作が可能な半導体メモリ装置の出力回路を提供するこ
とを目的とする。
［課題を解決するための手段］
本発明に係る半導体メモリ装置の出力回路は、高電位電
源端子と出力端子との間に接続されたＰチャネルＭＯＳ
トランジスタからなる第１の出力トランジスタと、前記
出力端子と低電位電源端子との間に接続されたＮチャネ
ルＭＯＳトランジスタからなる第２の出力トランジスタ
と、メモリからの読出データに従って前記第１の出力ト
ランジスタのゲートレベルを制御する第１のゲート制御
回路と、前記メモリからの読出データに従って前記第２
の出力トランジスタのゲートレベルを制御する第２のゲ
ート制御回路とを有し、前記第１のゲート制御回路は、
前記第２の出力トランジスタのゲートレベルを入力しこ
のゲートレベルが立ち下がったことを条件としてその出
力を立ち下げるものであり、前記第２のゲート制御回路
は、前記第１の出力トランジスタのゲートレベルを入力
しこのゲートレベルが立ち上がったことを条件としてそ
の出力を立ち上げるものであることを特徴とする。
源端子と出力端子との間に接続されたＰチャネルＭＯＳ
トランジスタからなる第１の出力トランジスタと、前記
出力端子と低電位電源端子との間に接続されたＮチャネ
ルＭＯＳトランジスタからなる第２の出力トランジスタ
と、メモリからの読出データに従って前記第１の出力ト
ランジスタのゲートレベルを制御する第１のゲート制御
回路と、前記メモリからの読出データに従って前記第２
の出力トランジスタのゲートレベルを制御する第２のゲ
ート制御回路とを有し、前記第１のゲート制御回路は、
前記第２の出力トランジスタのゲートレベルを入力しこ
のゲートレベルが立ち下がったことを条件としてその出
力を立ち下げるものであり、前記第２のゲート制御回路
は、前記第１の出力トランジスタのゲートレベルを入力
しこのゲートレベルが立ち上がったことを条件としてそ
の出力を立ち上げるものであることを特徴とする。
［作用］
本発明によれば、第１の出力トランジスタのゲートレベ
ルを制御する第１のゲート制御回路は、第２の出力トラ
ンジスタのゲートレベルが立ち下がったことを条件とし
てその出力を立ち下げるものであるから、ハイ読み出し
時には、第１の出力トランジスタのゲートレベルは、第
２の出力トランジスタのゲートレベルがロウレベルへ転
じたのちにロウレベルへと転じる。
ルを制御する第１のゲート制御回路は、第２の出力トラ
ンジスタのゲートレベルが立ち下がったことを条件とし
てその出力を立ち下げるものであるから、ハイ読み出し
時には、第１の出力トランジスタのゲートレベルは、第
２の出力トランジスタのゲートレベルがロウレベルへ転
じたのちにロウレベルへと転じる。
また、第２の出力トランジスタのゲートレベルを制御す
る第２のゲート制御回路は、第１の出力トランジスタの
ゲートレベルが立ち上がったことを条件としてその出力
を立ち上げるものであるから、ロウレベル読み出し時に
は、第２の出力トランジスタのゲートレベルは、第１の
出力トランジスタのゲートレベルがハイレベルに転じた
のちにハイレベルへと転じる。
る第２のゲート制御回路は、第１の出力トランジスタの
ゲートレベルが立ち上がったことを条件としてその出力
を立ち上げるものであるから、ロウレベル読み出し時に
は、第２の出力トランジスタのゲートレベルは、第１の
出力トランジスタのゲートレベルがハイレベルに転じた
のちにハイレベルへと転じる。
このように、本発明によれば、第１および第２の出力ト
ランジスタのゲートレベルの変化のタイミングが論理的
に決定される。このため、従来のように、トランジスタ
のサイズ比によってタイミングが変化するということが
なく、ＭＯＳトランジスタの製造ばらつきが生じても、
常に上述したタイミング関係を満足することができるの
で、出力トランジスタを介して流れる貫通電流を確実に
遮断することが可能となる。
ランジスタのゲートレベルの変化のタイミングが論理的
に決定される。このため、従来のように、トランジスタ
のサイズ比によってタイミングが変化するということが
なく、ＭＯＳトランジスタの製造ばらつきが生じても、
常に上述したタイミング関係を満足することができるの
で、出力トランジスタを介して流れる貫通電流を確実に
遮断することが可能となる。
また、このように、出力トランジスタのゲートレベルの
変化点のタイミングが論理的に決定されていることによ
り、上述したタイミングを考慮して出力トランジスタの
サイズ比を設定する必要がなくなるので、立ち上がり及
び立ち下がりの時間差が必要以上に大きくなるのを防止
することができ、高速アクセスが可能になる。
変化点のタイミングが論理的に決定されていることによ
り、上述したタイミングを考慮して出力トランジスタの
サイズ比を設定する必要がなくなるので、立ち上がり及
び立ち下がりの時間差が必要以上に大きくなるのを防止
することができ、高速アクセスが可能になる。
［実施例コ
次に、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図は本発明の第１の実施例に係る半導体メモリ装置
の出力回路を示す回路図である。なお、第１図において
、第３図に示した従来の回路と同一部分にば同一符号を
付し、重複する部分の説明は省略する。
の出力回路を示す回路図である。なお、第１図において
、第３図に示した従来の回路と同一部分にば同一符号を
付し、重複する部分の説明は省略する。
この実施例の回路が第３図に示した従来の回路と異なる
点は、ＮＯＲ回路回路及びＮＡＮＤ回路Ｇ２の各出力点
から出力トランジスタＱ ２１１ Ｑ２２の各ゲートに
至るまでの回路構成である。
点は、ＮＯＲ回路回路及びＮＡＮＤ回路Ｇ２の各出力点
から出力トランジスタＱ ２１１ Ｑ２２の各ゲートに
至るまでの回路構成である。
即ち、ＮＯＲ回路回路の出力は、ＣＭＯＳインバータを
構成するＰＭＯＳトランジスタＱ ３１及びＮＭＯＳト
ランジスタＱ３゜の共通接続されたゲートに入力されて
いる。また、ＮＭＯＳトランジスタＱ３□のソースと接
地端子との間にはＮＭＯＳトランジスタＱ ３３が介挿
されている。
構成するＰＭＯＳトランジスタＱ ３１及びＮＭＯＳト
ランジスタＱ３゜の共通接続されたゲートに入力されて
いる。また、ＮＭＯＳトランジスタＱ３□のソースと接
地端子との間にはＮＭＯＳトランジスタＱ ３３が介挿
されている。
また、ＮＡＮＤ回路Ｇ２の出力は、ＣＭＯＳインバータ
を構成するＰＭＯＳトランジスタＱ ３４及びＮＭＯＳ
トランジスタＱ ３５の共通接続されたゲートに入力さ
れている。また、ＰＭＯＳトランジスタＱ ３４のソー
スと電源Ｖ。０端子との間にはＰＭＯＳトランジスタＱ
３Ｂが介挿されている。
を構成するＰＭＯＳトランジスタＱ ３４及びＮＭＯＳ
トランジスタＱ ３５の共通接続されたゲートに入力さ
れている。また、ＰＭＯＳトランジスタＱ ３４のソー
スと電源Ｖ。０端子との間にはＰＭＯＳトランジスタＱ
３Ｂが介挿されている。
トランジスタＱ３□ｌＱ３゜のドレインは、出力トラン
ジスタＱ ２１のゲートに接続されると共に、インバー
タ回路■４を介して２ＭＯＳトランジスタＱ ３１１の
ゲートに接続されている。また、トランジスタＱ ３４
１ Ｑ ３５のドレインは、出力トランジスタＱ２゜の
ゲートに接続されると共に、インバータエ。を介してＮ
ＭＯ６トランジスタＱ３Ｇのゲートに接続されている。
ジスタＱ ２１のゲートに接続されると共に、インバー
タ回路■４を介して２ＭＯＳトランジスタＱ ３１１の
ゲートに接続されている。また、トランジスタＱ ３４
１ Ｑ ３５のドレインは、出力トランジスタＱ２゜の
ゲートに接続されると共に、インバータエ。を介してＮ
ＭＯ６トランジスタＱ３Ｇのゲートに接続されている。
この実施例では、トランジスタＱ３ｔ＋ Ｑ３□。
Ｇ３３及びインバータ回路工、によって、出力トランジ
スタＱ２＋のゲートレベルを制御する第１のゲート制御
回路が構成され、トランジスタＱ３４゜Ｑ ３５１ Ｇ
３１３及びインバータ回路Ｉ４によって、出力トランジ
スタＱ２□のゲートレベルを制御する第２のゲート制御
回路が構成されている。
スタＱ２＋のゲートレベルを制御する第１のゲート制御
回路が構成され、トランジスタＱ３４゜Ｑ ３５１ Ｇ
３１３及びインバータ回路Ｉ４によって、出力トランジ
スタＱ２□のゲートレベルを制御する第２のゲート制御
回路が構成されている。
次に、このように構成された本実施例に係る半導体メモ
リ装置の出力回路の読み出し動作について説明する。
リ装置の出力回路の読み出し動作について説明する。
ます、メモリセルからの読み出しデータがロウレベルか
らハイレベルへと変化するハイ読み出し時の動作につい
て説明する。
らハイレベルへと変化するハイ読み出し時の動作につい
て説明する。
この場合には、センスアンプ出力信号５ＡＯＵＴがロウ
レベルになるので、ＮＯＲ回路回路においては２ＭＯＳ
トランジスタＱ□１が導通状態、ＮＭＯＳトランジスタ
Ｑ １４が非導通状態となり、ＮＯＲ回路Ｇ１の出力点
である節点Ｎ、のレベルはハイレベルとなる。また、Ｎ
ＡＮＤ回路Ｇ２においては２ＭＯＳトランジスタＱｓｅ
が導通状態、ＮＭＯＳトランジスタＱｔａが非導通状態
となるので、ＮＡＮＤ回路Ｇ２の出力点である節点Ｎ２
はハイレベルとなる。
レベルになるので、ＮＯＲ回路回路においては２ＭＯＳ
トランジスタＱ□１が導通状態、ＮＭＯＳトランジスタ
Ｑ １４が非導通状態となり、ＮＯＲ回路Ｇ１の出力点
である節点Ｎ、のレベルはハイレベルとなる。また、Ｎ
ＡＮＤ回路Ｇ２においては２ＭＯＳトランジスタＱｓｅ
が導通状態、ＮＭＯＳトランジスタＱｔａが非導通状態
となるので、ＮＡＮＤ回路Ｇ２の出力点である節点Ｎ２
はハイレベルとなる。
節点Ｎ２のレベルがハイレベルへ転じると、ＮＭＯＳト
ランジスタＱ ３５が導通状態となるため、節点Ｎ４の
レベルはハイレベルからロウレベルへと転じ、出力トラ
ンジスタＱ２□は非導通状態となる。一方、このとき、
節点Ｎ、のレベルがハイレベルへと転じるため、ＮＭＯ
ＳトランジスタＱ ３２は導通状態となるが、ＮＭＯＳ
トランジスタＱ３゜と直列接続されたＮＭＯＳトランジ
スタＱ３３のゲートレベルが、節点Ｎ４のロウレベル転
換時までロウレベルを維持しているため、ＮＭＯＳトラ
ンジスタＱ３Ｇは非導通状態のままであり、節点Ｎ３も
ハイレベルのままである。
ランジスタＱ ３５が導通状態となるため、節点Ｎ４の
レベルはハイレベルからロウレベルへと転じ、出力トラ
ンジスタＱ２□は非導通状態となる。一方、このとき、
節点Ｎ、のレベルがハイレベルへと転じるため、ＮＭＯ
ＳトランジスタＱ ３２は導通状態となるが、ＮＭＯＳ
トランジスタＱ３゜と直列接続されたＮＭＯＳトランジ
スタＱ３３のゲートレベルが、節点Ｎ４のロウレベル転
換時までロウレベルを維持しているため、ＮＭＯＳトラ
ンジスタＱ３Ｇは非導通状態のままであり、節点Ｎ３も
ハイレベルのままである。
続いて、節点Ｎ４のレベルがロウレベルへと転じ、更に
インバータ回路Ｉ５の出力がハイレベルへに転じると、
ＮＭＯＳトランジスタＱ３３のゲートレベルがハイレベ
ルとなるので、ＮＭＯＳトランジスタＧ３３は導通状態
となる。これにより、節点Ｎ３のレベルはハイレベルか
らロウレベルへと転じ、出力トランジスタＱ２１が導通
状態となるので、出力信号ＤＯＵＴはハイレベルとなる
。
インバータ回路Ｉ５の出力がハイレベルへに転じると、
ＮＭＯＳトランジスタＱ３３のゲートレベルがハイレベ
ルとなるので、ＮＭＯＳトランジスタＧ３３は導通状態
となる。これにより、節点Ｎ３のレベルはハイレベルか
らロウレベルへと転じ、出力トランジスタＱ２１が導通
状態となるので、出力信号ＤＯＵＴはハイレベルとなる
。
次に、メモリセルからの読み出しデータがハイレベルか
らロウレベルへと変化するロウレベル読出時の動作につ
いて説明する。
らロウレベルへと変化するロウレベル読出時の動作につ
いて説明する。
この場合には、センスアンプ出力信号５ＡＯＵＴがハイ
レベルになるので、ＮＯＲ回路Ｇ１においては２ＭＯＳ
トランジスタＱ１ｔが非導通状態、ＮＭＯＳトランジス
タＱ １４が導通状態となり、ＮＯＲ回路Ｇ１の出力点
である節点Ｎ□のレベルはロウレベルとなる。また、Ｎ
ＡＮＤ回路Ｇ２においては２ＭＯＳトランジスタＱ ＋
ｅが非導通状態、ＮＭＯＳトランジスタＱｔａが導通状
態となるので、ＮＡＮＤ回路Ｇ２の出力点である節点Ｎ
２はロウレベルとなる。
レベルになるので、ＮＯＲ回路Ｇ１においては２ＭＯＳ
トランジスタＱ１ｔが非導通状態、ＮＭＯＳトランジス
タＱ １４が導通状態となり、ＮＯＲ回路Ｇ１の出力点
である節点Ｎ□のレベルはロウレベルとなる。また、Ｎ
ＡＮＤ回路Ｇ２においては２ＭＯＳトランジスタＱ ＋
ｅが非導通状態、ＮＭＯＳトランジスタＱｔａが導通状
態となるので、ＮＡＮＤ回路Ｇ２の出力点である節点Ｎ
２はロウレベルとなる。
節点Ｎ ｓのレベルがロウレベルへ転じると、２ＭＯＳ
トランジスタＱ ３１が導通状態となるため、節点Ｎ３
のレベルはロウレベルからハイレベルへと転じ、出力ト
ランジスタＱ ２１は非導通状態となる。一方、このと
き、節点Ｎ２のレベルがロウレベルへと転じるため、Ｐ
ＭＯＳトランジスタＱ３４は導通状態となるが、２ＭＯ
ＳトランジスタＱ３４と直列接続された２ＭＯＳトラン
ジスタＱ［ｌのゲートレベルが、節点Ｎ３のハイレベル
転換時までハイレベルを維持しているため、２ＭＯＳト
ランジスタＱ３ｅは非導通状態のままであり、節点Ｎ４
もロウレベルのままである。
トランジスタＱ ３１が導通状態となるため、節点Ｎ３
のレベルはロウレベルからハイレベルへと転じ、出力ト
ランジスタＱ ２１は非導通状態となる。一方、このと
き、節点Ｎ２のレベルがロウレベルへと転じるため、Ｐ
ＭＯＳトランジスタＱ３４は導通状態となるが、２ＭＯ
ＳトランジスタＱ３４と直列接続された２ＭＯＳトラン
ジスタＱ［ｌのゲートレベルが、節点Ｎ３のハイレベル
転換時までハイレベルを維持しているため、２ＭＯＳト
ランジスタＱ３ｅは非導通状態のままであり、節点Ｎ４
もロウレベルのままである。
続いて、節点Ｎ３のレベルがハイレベルへト転じ、更に
インバータ回路Ｉ４の出力がロウレベルへに転じると、
ＰＭＯＳトランジスタＱ３Ｂのゲートレベルがロウレベ
ルとなるので、ＰＭＯＳトランジスタＱ３Ｂは導通状態
となる。これにより、節点Ｎ４のレベルはロウレベルか
ら７１イレベルへと転じ、出力トランジスタＱ２゜が導
通状態となるので、出力信号ＤＯＵＴはロウレベルとな
る。
インバータ回路Ｉ４の出力がロウレベルへに転じると、
ＰＭＯＳトランジスタＱ３Ｂのゲートレベルがロウレベ
ルとなるので、ＰＭＯＳトランジスタＱ３Ｂは導通状態
となる。これにより、節点Ｎ４のレベルはロウレベルか
ら７１イレベルへと転じ、出力トランジスタＱ２゜が導
通状態となるので、出力信号ＤＯＵＴはロウレベルとな
る。
以上説明したように、本実施例では、ノ＼イ読み出し時
には節点Ｎ４がロウレベルへ転じてから節点Ｎ３がロウ
レベルへ転じ、また、ロウレベル読み出し時には節点Ｎ
３がノ＼イレベルへ転じてから節点Ｎ４がハイレベルへ
転じるというように、出力トランジスタＱ２１＋Ｑ２□
のゲートレベルの変化のタイミングが論理的に決定され
る。このため、従来のように、トランジスタのサイズ比
によってタイミングが変化するということがなく、ＭＯ
Ｓトランジスタの製造ばらつきが生じても、常に上述し
たタイミング関係を満足することができるので、出力ト
ランジスタＱ２１１Ｑ２□を介して流れる貫通電流を確
実に遮断することが可能となる。
には節点Ｎ４がロウレベルへ転じてから節点Ｎ３がロウ
レベルへ転じ、また、ロウレベル読み出し時には節点Ｎ
３がノ＼イレベルへ転じてから節点Ｎ４がハイレベルへ
転じるというように、出力トランジスタＱ２１＋Ｑ２□
のゲートレベルの変化のタイミングが論理的に決定され
る。このため、従来のように、トランジスタのサイズ比
によってタイミングが変化するということがなく、ＭＯ
Ｓトランジスタの製造ばらつきが生じても、常に上述し
たタイミング関係を満足することができるので、出力ト
ランジスタＱ２１１Ｑ２□を介して流れる貫通電流を確
実に遮断することが可能となる。
また、このように、出力トランジスタＱ２１゜Ｇ２゜の
ゲートレベルの変化点のタイミングが論理的に決定され
ていることにより、上述したタイミングを考慮して出力
トランジスタのサイズ比を設定する必要がなくなるので
、立ち上がり及び立ち下がりの時間差が必要以上に大き
くなるのを防止することができ、高速アクセスが可能に
なる。
ゲートレベルの変化点のタイミングが論理的に決定され
ていることにより、上述したタイミングを考慮して出力
トランジスタのサイズ比を設定する必要がなくなるので
、立ち上がり及び立ち下がりの時間差が必要以上に大き
くなるのを防止することができ、高速アクセスが可能に
なる。
第２図は、本発明の第２の実施例に係る半導体メモリ装
置の出力回路を示す回路図である。なお、第２図におい
て、第１図に示した第１の実施例の回路と同一部分にば
同一符号を付し、重複する部分の説明は省略する。
置の出力回路を示す回路図である。なお、第２図におい
て、第１図に示した第１の実施例の回路と同一部分にば
同一符号を付し、重複する部分の説明は省略する。
この回路が、先の実施例と異なる点は、インバータＩ４
．Ｉ５を除去し、ＮＯＲ回路Ｇ１の出力側に接続された
ＮＭＯＳトランジスタＱ３２のゲートと、これと直列に
接続されたＮＭＯＳトランジスタＱ３３のゲートとを接
続すると共に、ＮＭＯＳトランジスタＱ ３３のドレイ
ンを節点Ｎ４に接続することにより、第１のゲート制御
回路を構成し、また、ＮＡＮＤ回路Ｇ２の出力側に接続
されたＰＭＯＳトランジスタＱ ３４のゲートと、これ
と直列に接続されたＰＭＯＳトランジスタＱ ３Ｂのゲ
ートとを接続すると共に、ＰＭＯＳトランジスタＱ ３
Ｂのドレインを節点Ｎ３に接続することにより第２のゲ
ート制御回路を構成した点である。
．Ｉ５を除去し、ＮＯＲ回路Ｇ１の出力側に接続された
ＮＭＯＳトランジスタＱ３２のゲートと、これと直列に
接続されたＮＭＯＳトランジスタＱ３３のゲートとを接
続すると共に、ＮＭＯＳトランジスタＱ ３３のドレイ
ンを節点Ｎ４に接続することにより、第１のゲート制御
回路を構成し、また、ＮＡＮＤ回路Ｇ２の出力側に接続
されたＰＭＯＳトランジスタＱ ３４のゲートと、これ
と直列に接続されたＰＭＯＳトランジスタＱ ３Ｂのゲ
ートとを接続すると共に、ＰＭＯＳトランジスタＱ ３
Ｂのドレインを節点Ｎ３に接続することにより第２のゲ
ート制御回路を構成した点である。
次に、このように構成された本実施例に係る半導体メモ
リ装置の出力回路の読み出し動作について説明する。
リ装置の出力回路の読み出し動作について説明する。
まず、メモリセルからの読み出しデータがロウレベルか
らハイレベルへと変化するハイ読み出し動作について説
明する。
らハイレベルへと変化するハイ読み出し動作について説
明する。
この場合には、センスアンプ出力信号５ＡＯＵＴがロウ
レベルになるので、前述と同様に、ＮＯＲ回路Ｇ１の出
力点である節点Ｎ１及びＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２は、共にロウレベルからハイレベルへと転じ
る。これにより、ＮＭＯＳトランジスタＱ ３３１ Ｇ
３５が導通状態となる。
レベルになるので、前述と同様に、ＮＯＲ回路Ｇ１の出
力点である節点Ｎ１及びＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２は、共にロウレベルからハイレベルへと転じ
る。これにより、ＮＭＯＳトランジスタＱ ３３１ Ｇ
３５が導通状態となる。
ここで、節点Ｎ４はＮＭＯＳトランジスタＱ３２のソー
ス及びＮＭＯＳトランジスタＱ３３のドレインと共通に
接続されているため、節点Ｎ４のレベルはＮＭＯＳトラ
ンジスタＱ ３３１ Ｇ３５によってハイレベルからロ
ウレベルへ転じる。このとき、節点Ｎ ４のレベルをＶ
Ｎ４、節点Ｎ、のレベルをＶＮＩ、ＮＭＯＳトランジ
スタＱ３゜のしきい値電圧をＶＴＱ３２とすると、ｖＮ
４が、ＶＮ４≦ＶＮＩ Ｖ丁０３２となるまでの間は
、ＮＭＯＳトランジスタＱ ３２は非導通状態であるた
め、節点Ｎ３のレベルはハイレベルのままである。そし
て、上式を満足するレベルまで節点Ｎ４のレベルが十分
に下がったとき、ＮＭＯＳトランジスタＱ３□が導通状
態となり、節点Ｎ３のレベルはハイレベルからロウレベ
ルへと変化し始める。これにより、出力トランジスタＱ
２□が導通状態、出力トランジスタＱ２□が非導通状態
となり、出力信号ＤＯＵＴとしてハイレベルが読み出さ
れる。
ス及びＮＭＯＳトランジスタＱ３３のドレインと共通に
接続されているため、節点Ｎ４のレベルはＮＭＯＳトラ
ンジスタＱ ３３１ Ｇ３５によってハイレベルからロ
ウレベルへ転じる。このとき、節点Ｎ ４のレベルをＶ
Ｎ４、節点Ｎ、のレベルをＶＮＩ、ＮＭＯＳトランジ
スタＱ３゜のしきい値電圧をＶＴＱ３２とすると、ｖＮ
４が、ＶＮ４≦ＶＮＩ Ｖ丁０３２となるまでの間は
、ＮＭＯＳトランジスタＱ ３２は非導通状態であるた
め、節点Ｎ３のレベルはハイレベルのままである。そし
て、上式を満足するレベルまで節点Ｎ４のレベルが十分
に下がったとき、ＮＭＯＳトランジスタＱ３□が導通状
態となり、節点Ｎ３のレベルはハイレベルからロウレベ
ルへと変化し始める。これにより、出力トランジスタＱ
２□が導通状態、出力トランジスタＱ２□が非導通状態
となり、出力信号ＤＯＵＴとしてハイレベルが読み出さ
れる。
次に、メモリセルからの読み出しデータがハイレベルか
らロウレベルへと変化するロウ読み出し動作について説
明する。
らロウレベルへと変化するロウ読み出し動作について説
明する。
この場合には、センスアンプ出力信号５ＡＯＵＴがハイ
レベルになるので、前述と同様に、ＮＯＲ回路Ｇ□の出
力点である節点Ｎ１及びＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２は、共に７１イレベルからロウレベルへと転
じる。これにより、２ＭＯＳトランジスタＱ ３１＋
Ｑ ３ｅが導通状態となる。
レベルになるので、前述と同様に、ＮＯＲ回路Ｇ□の出
力点である節点Ｎ１及びＮＡＮＤ回路Ｇ２の出力点であ
る節点Ｎ２は、共に７１イレベルからロウレベルへと転
じる。これにより、２ＭＯＳトランジスタＱ ３１＋
Ｑ ３ｅが導通状態となる。
ここで、節点Ｎ３は２ＭＯＳトランジスタＱ ３４のソ
ース及び２ＭＯＳトランジスタＱ ３６のドレインと共
通に接続されているため、節点Ｎ３のレベルは２ＭＯＳ
トランジスタＱ ３１１ Ｑ３８によってロウレベルか
らハイレベルへ転じる。このとき、節点Ｎ３のレベルを
ＶＮ３、節点Ｎ２のレベルをＶＮ□、２ＭＯＳトランジ
スタＱ ３４のしきい値電圧をＶＴＱ３４（！：すルト
、■Ｎ３が、Ｖ Ｎ３ ｉ： Ｖ Ｎ２ ＋ Ｖ ＴＱ
３４ トなるまでの間は、２ＭＯＳトランジスタＱ３４
は非導通状態であるため、節点Ｎ４のレベルはロウレベ
ルのままである。そして、上式を満足するレベルまで節
点Ｎ３のレベルが十分に上がったとき、２ＭＯＳトラン
ジスタＱ ３４が導通状態となり、節点Ｎ ４のレベル
はロウレベルからハイレベルへと変化し始める。これに
より、出力トランジスタＱ ２１が非導通状態、出力ト
ランジスタＱ２□が導通状態となり、出力信号ＤＯＵＴ
としてロウレベルが読み出される。
ース及び２ＭＯＳトランジスタＱ ３６のドレインと共
通に接続されているため、節点Ｎ３のレベルは２ＭＯＳ
トランジスタＱ ３１１ Ｑ３８によってロウレベルか
らハイレベルへ転じる。このとき、節点Ｎ３のレベルを
ＶＮ３、節点Ｎ２のレベルをＶＮ□、２ＭＯＳトランジ
スタＱ ３４のしきい値電圧をＶＴＱ３４（！：すルト
、■Ｎ３が、Ｖ Ｎ３ ｉ： Ｖ Ｎ２ ＋ Ｖ ＴＱ
３４ トなるまでの間は、２ＭＯＳトランジスタＱ３４
は非導通状態であるため、節点Ｎ４のレベルはロウレベ
ルのままである。そして、上式を満足するレベルまで節
点Ｎ３のレベルが十分に上がったとき、２ＭＯＳトラン
ジスタＱ ３４が導通状態となり、節点Ｎ ４のレベル
はロウレベルからハイレベルへと変化し始める。これに
より、出力トランジスタＱ ２１が非導通状態、出力ト
ランジスタＱ２□が導通状態となり、出力信号ＤＯＵＴ
としてロウレベルが読み出される。
このように、第２の実施例によっても、節点Ｎ３．Ｎ４
のレベル変化のタイミングが論理的に決定されるので、
第１の実施例と同様の効果を得ることが可能である。
のレベル変化のタイミングが論理的に決定されるので、
第１の実施例と同様の効果を得ることが可能である。
［発明の効果コ
以上説明したように本発明は、第１及び第２のゲート制
御回路により、第１及び第２の出力トランジスタのゲー
トレベルの変化点のタイミングを論理的に制御するよう
にしたことにより、ＭＯＳトランジスタの製造ばらつき
が生じても、確実に貫通電流を遮断することが可能であ
る。また、これにより、第１及び第２の出力トランジス
タのゲートレベルの変化点のタイミングを設計上、大き
くずらす必要がないので、データ読み出し時にアクセス
が遅れるという不具合も防止することができるという効
果を奏する。
御回路により、第１及び第２の出力トランジスタのゲー
トレベルの変化点のタイミングを論理的に制御するよう
にしたことにより、ＭＯＳトランジスタの製造ばらつき
が生じても、確実に貫通電流を遮断することが可能であ
る。また、これにより、第１及び第２の出力トランジス
タのゲートレベルの変化点のタイミングを設計上、大き
くずらす必要がないので、データ読み出し時にアクセス
が遅れるという不具合も防止することができるという効
果を奏する。
第１図は本発明の第１の実施例に係る半導体メモリ装置
の出力回路の回路図、第２図は本発明の第２の実施例に
係る半導体メモリ装置の出力回路の回路図、第３図は従
来の半導体メモリ装置の出力回路の回路図、第４図は同
出力回路における読出時のタイミングを示す波形図であ
る。 Ｇ、；ＮＯＲ回路、Ｇ２；ＮＡＮＤ回路、■１〜Ｉ５；
インバータ回路、Ｑ□ｔ＋ Ｑ １２１ Ｑ １５１Ｑ
１６＋ Ｑ２１１ Ｑ３１１ Ｑ＋３４Ｉ Ｑ３８；
ＰチャネルＭＯＳトランジスタ、Ｑ１３１ ＱＩ４１
Ｑ１７１ Ｑ１８１ Ｑ２□。 Ｑ３□＋ Ｑ３Ｇ１ Ｑ３５；ＮチャネルＭＯＳトラン
ジスタ
の出力回路の回路図、第２図は本発明の第２の実施例に
係る半導体メモリ装置の出力回路の回路図、第３図は従
来の半導体メモリ装置の出力回路の回路図、第４図は同
出力回路における読出時のタイミングを示す波形図であ
る。 Ｇ、；ＮＯＲ回路、Ｇ２；ＮＡＮＤ回路、■１〜Ｉ５；
インバータ回路、Ｑ□ｔ＋ Ｑ １２１ Ｑ １５１Ｑ
１６＋ Ｑ２１１ Ｑ３１１ Ｑ＋３４Ｉ Ｑ３８；
ＰチャネルＭＯＳトランジスタ、Ｑ１３１ ＱＩ４１
Ｑ１７１ Ｑ１８１ Ｑ２□。 Ｑ３□＋ Ｑ３Ｇ１ Ｑ３５；ＮチャネルＭＯＳトラン
ジスタ
Claims (3)
- （１）高電位電源端子と出力端子との間に接続されたＰ
チャネルＭＯＳトランジスタからなる第１の出力トラン
ジスタと、前記出力端子と低電位電源端子との間に接続
されたＮチャネルＭＯＳトランジスタからなる第２の出
力トランジスタと、メモリからの読出データに従って前
記第１の出力トランジスタのゲートレベルを制御する第
１のゲート制御回路と、前記メモリからの読出データに
従って前記第２の出力トランジスタのゲートレベルを制
御する第２のゲート制御回路とを有し、前記第１のゲー
ト制御回路は、前記第２の出力トランジスタのゲートレ
ベルを入力しこのゲートレベルが立ち下がったことを条
件としてその出力を立ち下げるものであり、前記第２の
ゲート制御回路は、前記第１の出力トランジスタのゲー
トレベルを入力しこのゲートレベルが立ち上がったこと
を条件としてその出力を立ち上げるものであることを特
徴とする半導体メモリ装置の出力回路。 - （２）前記第１のゲート制御回路は、そのゲートを共通
入力端としそのドレインを共通出力端とする相補対接続
された第１のＰチャネルＭＯＳトランジスタ及び第１の
ＮチャネルＭＯＳトランジスタと、前記第１のＮチャネ
ルＭＯＳトランジスタのソースと前記低電位電源端子と
の間に接続された第２のＮチャネルＭＯＳトランジスタ
と、その入力端が前記第２の出力トランジスタのゲート
に接続されその出力端が前記第２のＮチャネルＭＯＳト
ランジスタのゲートに接続された第１のインバータ回路
とを備えたものであり、前記第２のゲート制御回路は、
そのゲートを共通入力端としそのドレインを共通出力端
とする相補対接続された第２のＰチャネルＭＯＳトラン
ジスタ及び第３のＮチャネルＭＯＳトランジスタと、前
記第２のＰチャネルＭＯＳトランジスタのソースと前記
高電位電源端子との間に接続された第３のＰチャネルＭ
ＯＳトランジスタと、その入力端が前記第１の出力トラ
ンジスタのゲートに接続されその出力端が前記第３のＰ
チャネルＭＯＳトランジスタのゲートに接続された第２
のインバータ回路とを備えたものであることを特徴とす
る請求項１に記載の半導体メモリ装置の出力回路。 - （３）前記第１のゲート制御回路は、そのゲートを共通
入力端としそのドレインを共通出力端とする相補対接続
された第１のＰチャネルＭＯＳトランジスタ及び第１の
ＮチャネルＭＯＳトランジスタと、前記第１のＮチャネ
ルＭＯＳトランジスタのソースと前記低電位電源端子と
の間に接続されると共にそのゲートが前記共通入力端に
接続されそのドレインが前記第２の出力トランジスタの
ゲートに接続された第２のＮチャネルＭＯＳトランジス
タとを備えたものであり、前記第２のゲート制御回路は
、そのゲートを共通入力端としそのドレインを共通出力
端とする相補対接続された第２のＰチャネルＭＯＳトラ
ンジスタ及び第３のＮチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのソースと前
記高電位電源端子との間に接続されると共にそのゲート
が前記共通入力端に接続されそのドレインが前記第１の
出力トランジスタのゲートに接続された第３のＰチャネ
ルＭＯＳトランジスタとを備えたものであることを特徴
とする請求項１に記載の半導体メモリ装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231654A JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231654A JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113589A true JPH04113589A (ja) | 1992-04-15 |
| JP2663694B2 JP2663694B2 (ja) | 1997-10-15 |
Family
ID=16926882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231654A Expired - Fee Related JP2663694B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体メモリ装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663694B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
-
1990
- 1990-08-31 JP JP2231654A patent/JP2663694B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663694B2 (ja) | 1997-10-15 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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