JP2637752B2 - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
- Publication number
- JP2637752B2 JP2637752B2 JP32451487A JP32451487A JP2637752B2 JP 2637752 B2 JP2637752 B2 JP 2637752B2 JP 32451487 A JP32451487 A JP 32451487A JP 32451487 A JP32451487 A JP 32451487A JP 2637752 B2 JP2637752 B2 JP 2637752B2
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- JP
- Japan
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- mos transistor
- drain
- mos
- transistor
- current
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体読み出し専用メモリに関する。
今日、半導体読み出し専用メモリ（以下ROMと称す）
は、高集積化が進み、プロセス技術の進歩を微細の縦積
み方式のメモリセル構造がとられている。
は、高集積化が進み、プロセス技術の進歩を微細の縦積
み方式のメモリセル構造がとられている。
縦積みROMの読み出し方式として、高速化の為にデジ
ット線に流れる微少な電流を検知する電流センス方式の
センスアンプが用いられる。また、その判定レベルとな
る基準信号を出力する基準回路（以下リファレンスアン
プと称す）とからなり、縦積みセルに流れる微少な電流
を高速に判定する事が可能である。
ット線に流れる微少な電流を検知する電流センス方式の
センスアンプが用いられる。また、その判定レベルとな
る基準信号を出力する基準回路（以下リファレンスアン
プと称す）とからなり、縦積みセルに流れる微少な電流
を高速に判定する事が可能である。
近年の大集積化・高速化に伴い、セル寸法の微細化と
ともに製造条件のばらつきにより、メモリセルの動作安
定性を確保する事は難しくなっている。その結果とし
て、動作電圧範囲の悪化という形で現われてくる。
ともに製造条件のばらつきにより、メモリセルの動作安
定性を確保する事は難しくなっている。その結果とし
て、動作電圧範囲の悪化という形で現われてくる。
第２図にメモリセルの読み出し機能のうち、センスア
ンプとリファレンスアンプの動作原理について説明をす
る。
ンプとリファレンスアンプの動作原理について説明をす
る。
現在高速化の為、電流センス方式を取っているが、そ
の方法として、カレントミラー回路という方法がとられ
ている。ここで、センスアンプ側と、リファレンスアン
プ側の各々のトランジスタP1とP4,P2とP3,N1とN5,N2とN
3とN4はそれぞれ同一のサイズである。ここで、リファ
レンスアンプに接続しているダミーセル部104は、定常
的に電流Ｉを流している。この時、トランジスタP4に流
れる電流は、Ｉである。
の方法として、カレントミラー回路という方法がとられ
ている。ここで、センスアンプ側と、リファレンスアン
プ側の各々のトランジスタP1とP4,P2とP3,N1とN5,N2とN
3とN4はそれぞれ同一のサイズである。ここで、リファ
レンスアンプに接続しているダミーセル部104は、定常
的に電流Ｉを流している。この時、トランジスタP4に流
れる電流は、Ｉである。
P3,P4はカレントミラーとなっており、そのサイズ比
（P3/P4＝ｋ）の関係で、トランジスタP3にはkIの電流
が流れる。また、トランジスタN3,N4には電流KIの1/2の
電流がそれぞれ流れ、トランジスタN2とN3はカレントミ
ラー回路を構成しこれらのトランジスタサイズ比は1:1
であるから、トランジスタN2に流れる電流は1/2IKとな
る。
（P3/P4＝ｋ）の関係で、トランジスタP3にはkIの電流
が流れる。また、トランジスタN3,N4には電流KIの1/2の
電流がそれぞれ流れ、トランジスタN2とN3はカレントミ
ラー回路を構成しこれらのトランジスタサイズ比は1:1
であるから、トランジスタN2に流れる電流は1/2IKとな
る。
ここで、メモリセルがON時、トランジスタP1,N1には
電流１（ダミーセルを流れる電流と同一）が流れ、ま
た、トランジスタP1,P2はカレントミラーとなっている
為、P2にはｋ・Ｉの電流が流れる。
電流１（ダミーセルを流れる電流と同一）が流れ、ま
た、トランジスタP1,P2はカレントミラーとなっている
為、P2にはｋ・Ｉの電流が流れる。
ここで、第３図にレシオインバータの特性を示す。こ
こで、センスアンプはトランジスタN2,P2に流れる電流
の交点電圧に近い電圧レベルが出力される。また、メモ
リセルがオフ時には、電流は流れず、0Vが出力される。
このように、常にダミーセル部に流れる電流を基準とし
て、メモリセルに流れる電流を比較する事により、
‘0',‘1'の判定を行っている。
こで、センスアンプはトランジスタN2,P2に流れる電流
の交点電圧に近い電圧レベルが出力される。また、メモ
リセルがオフ時には、電流は流れず、0Vが出力される。
このように、常にダミーセル部に流れる電流を基準とし
て、メモリセルに流れる電流を比較する事により、
‘0',‘1'の判定を行っている。
以上の場合、トランジスタN2と、N3＋N4のサイズ比を
1:2と取った事により、製造上のばらつきにより、ダミ
ーセルを流れる電流Ｉの1/2までは‘1'と判定し、ま
た、それ以下であれば‘0'と判定する。この時、この比
を大きくとれば、製造ばらつきにおける誤動作を広く吸
収する事ができるが、トランジスタP2の特性よりスピー
ドが遅くなる。また、逆にトランジスタN2とN3＋N4の比
を小さくすれば、製造ばらつきにおける誤動作をまねき
やすいが、高速動作が可能である。
1:2と取った事により、製造上のばらつきにより、ダミ
ーセルを流れる電流Ｉの1/2までは‘1'と判定し、ま
た、それ以下であれば‘0'と判定する。この時、この比
を大きくとれば、製造ばらつきにおける誤動作を広く吸
収する事ができるが、トランジスタP2の特性よりスピー
ドが遅くなる。また、逆にトランジスタN2とN3＋N4の比
を小さくすれば、製造ばらつきにおける誤動作をまねき
やすいが、高速動作が可能である。
以上の様な従来のメモリセル内部の動作に関して、リ
ファレンスレベルの製造段階以降での変更は不可能であ
り、製品評価段階においては、電源電圧範囲のばらつき
や変動等の形でしか確認する事はできず、製造条件の為
の有効なデータを得る事が難しいという欠点がある。
ファレンスレベルの製造段階以降での変更は不可能であ
り、製品評価段階においては、電源電圧範囲のばらつき
や変動等の形でしか確認する事はできず、製造条件の為
の有効なデータを得る事が難しいという欠点がある。
本発明の半導体読み出し専用メモリは、メモリセル
と、このメモリセルの出力をドレインに接続した第１の
MOSトランジスタとこの第１のMOSトランジスタと第１の
カレントミラー回路を構成する第２のMOSトランジスタ
とドレインを前記第２のMOSトランジスタのドレインと
共通接続した前記第２のMOSトランジスタと反対導電型
の第３のMOSトランジスタを含むセンスアンプと、常時
一定電流が流れるダミーセルと、このダミーセルの出力
をドレインに接続した第４のMOSトランジスタとこの第
４のMOSトランジスタのチャネル幅の任意の倍率のチャ
ネル幅を有する第５のMOSトランジスタからなる第２の
カレントミラー回路と、前記第５のMOSトランジスタの
ドレインにゲート及びドレインを接続した第６のMOSト
ランジスタと前記第３のMOSトランジスタにより第３の
カレントミラー回路を構成し、前記第６のMOSトランジ
スタのドレインと各ドレインが共通接続された複数の第
７のMOSトランジスタと、前記第２のカレントミラー回
路と前記第３のカレントミラー回路で前記第２のMOSト
ランジスタに流れる電流と前記第３のMOSトランジスタ
に流れる電流の比を任意に設定するリファレンスアンプ
と、前記第７のMOSトランジスタの各ゲート電圧をそれ
ぞれ制御する制御回路とを備える半導体読み出し専用メ
モリにおいて、前記第２のMOSトランジスタと前記第３
のMOSトランジスタの各ドレインの共通接続点から前記
センスアンプの出力を取り出し、前記制御回路の出力信
号により前記複数の第７のMOSトランジスタの導通及び
非導通を制御し、前記第３のMOSトランジスタに流れる
電流を変化させることにより前記センスアンプの出力電
圧を変更することを特徴とする 〔実施例〕 次に、本発明について図面を参照して説明する。
と、このメモリセルの出力をドレインに接続した第１の
MOSトランジスタとこの第１のMOSトランジスタと第１の
カレントミラー回路を構成する第２のMOSトランジスタ
とドレインを前記第２のMOSトランジスタのドレインと
共通接続した前記第２のMOSトランジスタと反対導電型
の第３のMOSトランジスタを含むセンスアンプと、常時
一定電流が流れるダミーセルと、このダミーセルの出力
をドレインに接続した第４のMOSトランジスタとこの第
４のMOSトランジスタのチャネル幅の任意の倍率のチャ
ネル幅を有する第５のMOSトランジスタからなる第２の
カレントミラー回路と、前記第５のMOSトランジスタの
ドレインにゲート及びドレインを接続した第６のMOSト
ランジスタと前記第３のMOSトランジスタにより第３の
カレントミラー回路を構成し、前記第６のMOSトランジ
スタのドレインと各ドレインが共通接続された複数の第
７のMOSトランジスタと、前記第２のカレントミラー回
路と前記第３のカレントミラー回路で前記第２のMOSト
ランジスタに流れる電流と前記第３のMOSトランジスタ
に流れる電流の比を任意に設定するリファレンスアンプ
と、前記第７のMOSトランジスタの各ゲート電圧をそれ
ぞれ制御する制御回路とを備える半導体読み出し専用メ
モリにおいて、前記第２のMOSトランジスタと前記第３
のMOSトランジスタの各ドレインの共通接続点から前記
センスアンプの出力を取り出し、前記制御回路の出力信
号により前記複数の第７のMOSトランジスタの導通及び
非導通を制御し、前記第３のMOSトランジスタに流れる
電流を変化させることにより前記センスアンプの出力電
圧を変更することを特徴とする 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図で
105のデコーダ回路と106のテスト回路,N101〜N10nのト
ランジスタが従来の第２図に追加されている。
105のデコーダ回路と106のテスト回路,N101〜N10nのト
ランジスタが従来の第２図に追加されている。
今、テスト端子（TEST）108,チップイネーブル端子
（▲▼）107,デコードデータ端子（DEC）109を入力
するテスト回路106からの出力X1,X2…Xmがデコーダ105
に入力され、そのデコーダ105の出力信号Y1,Y2…Ynがｎ
個のトランジスタN101〜N10nに入力される。今、該ROM
を選択状態とし、テスト回路を起動する。テスト回路10
6の出力信号X1,X2…Xmがデコーダ105によりデコードさ
れ、ｎ個のトランジスタが選択されて、センスアンプと
リファレンスアンプの電流比の最大値を1:n＋２に設定
できる。また、DEC109の信号を切換える事により、ｎ個
のトランジスタを自由に選択でき、センスアンプとリフ
ァレンスアンプの電流比の最小値を1:2まで変化させる
事ができる。
（▲▼）107,デコードデータ端子（DEC）109を入力
するテスト回路106からの出力X1,X2…Xmがデコーダ105
に入力され、そのデコーダ105の出力信号Y1,Y2…Ynがｎ
個のトランジスタN101〜N10nに入力される。今、該ROM
を選択状態とし、テスト回路を起動する。テスト回路10
6の出力信号X1,X2…Xmがデコーダ105によりデコードさ
れ、ｎ個のトランジスタが選択されて、センスアンプと
リファレンスアンプの電流比の最大値を1:n＋２に設定
できる。また、DEC109の信号を切換える事により、ｎ個
のトランジスタを自由に選択でき、センスアンプとリフ
ァレンスアンプの電流比の最小値を1:2まで変化させる
事ができる。
このように、基準信号のレベルを変化させてメモリセ
ルを各基準信号レベルにおいてアクセスする事により、
メモリセルの動作電圧範囲，スピード等のばらつきを調
査する事が可能である。
ルを各基準信号レベルにおいてアクセスする事により、
メモリセルの動作電圧範囲，スピード等のばらつきを調
査する事が可能である。
以上説明したように本発明は、リファレンスアンプの
出力信号がある基準信号を外部よりコントロールする事
により、製品評価段階において、メモリセルが誤動作を
起さない限界，ばらつき等を調査する事ができ、また、
その適正レベルを設定する事が可能であり、更に今後の
プロセス技術の進歩にも反映する事ができ、より高品質
な製品を提供できる効果がある。
出力信号がある基準信号を外部よりコントロールする事
により、製品評価段階において、メモリセルが誤動作を
起さない限界，ばらつき等を調査する事ができ、また、
その適正レベルを設定する事が可能であり、更に今後の
プロセス技術の進歩にも反映する事ができ、より高品質
な製品を提供できる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来のセ
ンスアンプとリファレンスアンプの回路図、第３図はレ
シオインバータの特性図である。 101……センスアンプフィードバック回路、102……リフ
ァレンスアンプフィードバック回路、103……メモリセ
ル、104……ダミーセル、105……デコーダ、106……テ
スト回路、P1,P2,P3,P4……Ｐチャネルトランジスタ、N
1,N2,N3,N4,N5,N101〜N10n……Ｎチャネルトランジス
タ、107……チップイネーブル端子、108……テスト端
子、109……アドレス入力端子。
ンスアンプとリファレンスアンプの回路図、第３図はレ
シオインバータの特性図である。 101……センスアンプフィードバック回路、102……リフ
ァレンスアンプフィードバック回路、103……メモリセ
ル、104……ダミーセル、105……デコーダ、106……テ
スト回路、P1,P2,P3,P4……Ｐチャネルトランジスタ、N
1,N2,N3,N4,N5,N101〜N10n……Ｎチャネルトランジス
タ、107……チップイネーブル端子、108……テスト端
子、109……アドレス入力端子。
Claims (1)
- 【請求項１】メモリセルと、 このメモリセルの出力をドレインに接続した第１のMOS
トランジスタとこの第１のMOSトランジスタと第１のカ
レントミラー回路を構成する第２のMOSトランジスタと
ドレインを前記第２のMOSトランジスタのドレインと共
通接続した前記第２のMOSトランジスタと反対導電型の
第３のMOSトランジスタを含むセンスアンプと、 常時一定電流が流れるダミーセルと、 このダミーセルの出力をドレインに接続した第４のMOS
トランジスタとこの第４のMOSトランジスタのチャネル
幅の任意の倍率のチャネル幅を有する第５のMOSトラン
ジスタからなる第２のカレントミラー回路と、前記第５
のMOSトランジスタのドレインにゲート及びドレインを
接続した第６のMOSトランジスタと前記第３のMOSトラン
ジスタにより第３のカレントミラー回路を構成し、前記
第６のMOSトランジスタのドレインと各ドレインが共通
接続された複数の第７のMOSトランジスタと、前記第２
のカレントミラー回路と前記第３のカレントミラー回路
で前記第２のMOSトランジスタに流れる電流と前記第３
のMOSトランジスタに流れる電流の比を任意に設定する
リファレンスアンプと、 前記第７のMOSトランジスタの各ゲート電圧をそれぞれ
制御する制御回路とを備える半導体読み出し専用メモリ
において、 前記第２のMOSトランジスタと前記第３のMOSトランジス
タの各ドレインの共通接続点から前記センスアンプの出
力を取り出し、前記制御回路の出力信号により前記複数
の第７のMOSトランジスタの導通及び非導通を制御し、
前記第３のMOSトランジスタに流れる電流を変化させる
ことにより前記センスアンプの出力電圧を変更すること
を特徴とする半導体読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32451487A JP2637752B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32451487A JP2637752B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01165095A JPH01165095A (ja) | 1989-06-29 |
| JP2637752B2 true JP2637752B2 (ja) | 1997-08-06 |
Family
ID=18166648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32451487A Expired - Lifetime JP2637752B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637752B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177695A (ja) * | 1990-11-09 | 1992-06-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| GB9423034D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A reference circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172300A (ja) * | 1985-01-26 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-12-21 JP JP32451487A patent/JP2637752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01165095A (ja) | 1989-06-29 |
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