KR940002977Y1 - 비트라인 부하 제어회로 - Google Patents

비트라인 부하 제어회로 Download PDF

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Abstract

내용 없음.

Description

비트라인 부하 제어회로
제1도는 종래의 메모리 소자 구성도.
제2도는 본 고안 비트라인 부하 제어회로에 따른 메모리 소자 구성도.
* 도면의 주요부분에 대한 부호의 설명
11~mn : 메모리 셀 B1~Bn,1~n : 비트라인
CG1~CGn : 칼럼게이트 O1~On : 비트라인부하
W1~Wn : 워드라인
본 고안은 스태틱 메모리(SRAM) 소자에 관한 것으로, 특히 저소비 전류에 적당하도록 한 비트라인 부하(Bit Line Load) 제어회로에 관한 것이다.
종래의 기술구성은 제1도에 도시된 바와 같이 워드라인(W1~Wm)에 의해 선택되는 메모리셀(11~1n,21~21n, ……,m1~mn)이 비트라인(B1~Bn,1~n)사이에 각기 연결되고, 상기 비트라인(B1~Bn,1~n)에 칼럼게이트(CG1~CGn)의 제어를 받는 모스트랜지스터(N11~Nn1,N12~N,2)가 직렬 접속되며, 상기 비트라인(B1~Bn,1~n)에 신호(ψ)에 의해, 전류를 흘려주는 비트라인 부하(O1~On)가 접속되어 구성된다. 즉, 메모리 셀(11~mn)은 래치(Latch) 구조로 되어 있어 엔모스트랜지스터(N3), (N4)중 어느 하나는 온(On)되어 있으며, 메모리 셀(11,12,13……)의 엔모스트랜지스터(N3,N3',N3",……)가 온되었다고 가정하고 워드라인(W1)이 선택되었다면 비트라인 부하(O1,O2,O3……)에 전류가 흐른다. 신호(ψ1)는 데이타를 쓸 때 "로우(Low)"로 되어 비트라인 부하(01,02,03,……)를 오프시켜 전류가 흐르지 않으나, 데이타를 읽을 때 "하이(High)"로 되어 비트라인 부하(01~On)를 "온"시켜 전류가 흐르게 되어 있다. 미설명 부호 10은 데이타 입력, 11은 데이타 출력, SA는 센스앰프이다. 상기 메모리 셀(11)에 저전위 데이타가 저장되어 있다고 가정하면, 엔모스트랜지스터(N3)는 도통상태로 그의 드레인 접속점 노드가 저전위상태로 되고,엔모스트랜지스터(N4)는 오프상태로 그의 드레인 접속점 노드가 고전위상태로 되며, 다른 메모리 셀(12~1n)도 데이타 유형에 따라 양쪽의 드레인 접속점 노드중 한 노드가 저전위 상태를 유지하게 된다.
따라서, 읽기동작을 위해 워드라인(W1)이 선택되면, 메모리 셀(11~1n)의 워드라인게이트인 엔모스트랜지스터(N1,N2)가 도통되고, 또한 신호()가 선택공급되면 비트라인 부하(01~0n)의 엔모스트랜지스터(A11,A12)가 도통되어, 상기 메모리 셀(11~1n)의 접속점 노드 상태에 따라 전류통로가 결정된다. 즉, 상기의 설명에서와 같이 메모리 셀(11)에 저전위 데이타가 저장되어 있다고 가정하면, 그 메모리 셀(11)의 엔모스트랜지스터(N3)가 도통상태이고, 엔모스트랜지스터(N4)가 오프상태에 있게 되며, 이에 따라 전원단자(Vdd)로부터 엔모스트랜지스터(B11), (A11)를 각기 통한 후 비트라인(B1) 및 메모리 셀(11)의 엔모스트랜지스터(N1,N3)를 통해 전류가 흐르게 되고, 비트라인(1)에는 메모리 셀(11)의 엔모스트랜지스터(N4) 오프에 의해 전류가 흐르지 않게 된다.
여기서, 비트라인(B1)에 흐르는 전류는 그의 전류경로인 엔모스 트랜지스터(B11,A11,N1,N3)중 가장 적게 흐르는 전류에 의해 결정되는데, 각 엔모스트랜지스터(B11,A11,N1,N3)의 전류(IB11,IA11,IN1,IN3)구동크기를 비교하면 하기의 식(1)과 같이 된다.
이에 따라, 비트라인(B1)의 전류경로에서 소비되는 전류의 엔모스 트랜지스터(N1)의 전류(IN1)에 의재 결정된다.
결국, 종래회로에서 워드라인(W1)에 의해 선택되는 메모리 셀(11~1n)이 N개라고 가정하면, 총 소비전류는 N×엔모스트랜지스터(N1)의 전류(IN1)로 된다.
이와같이 종래의 기술구성에 있어서는 비트라인 부하(01~0n)가 신호(ψ1)에 의해 제어되기 때문에 워드라인이 선택된 모든 셀에 전류가 흐르게 되는 단점이 있었다.
본 고안은 상기와 같은 종래의 단점을 감한하여, Y디코더에 의해 선택되는 비트라인에만 전류를 흘러주어 전력소비를 감소시키게 안출한 것으로,이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안 비트라인 부하 제어회로에 따른 메모리 소자 구성도로서, 이에 도시한 바와 같이 상기에서 설명한 제1도의 회로에 있어서, 비트라인 부하(01~0n)를 칼럼게이트(CG1~CGn)의 신호에 의해 구동제어하게 구성한다.
이와같이 구성된 본 고안의 회로는 상기 제1도에 동일하게 동작되나, 비트라인 부하(01~0n)는 칼럼게이트(CG1~CGn)의 신호에 의해 선택된 부분만 동작하고, 일예로 칼럼게이트(CG1)의 신호가 입력되어 비트(B1,)가 선택된 경우에는 비트라인 부하(01)만 도통되어 메모리 셀(11)에만 전류가 흐르게 되고, 나머지 비트라인 부하(02~0n)는 차단되어 메모리 셀(12~1n)에 전류가 흐리지 않게 된다.
즉, 메모리 셀(11)에 저전위 데이타가 저장되었다고 가정하면, 상기의 설명에서와 같이 전원단자(Vdd)로부터 엔모스트랜지스터(B11)및 비트라인 부하(01)의 엔모스트랜지스터(A11)를 각기 통한 후 비트라인(B1) 및 메모리 셀(11)의 엔모스트랜지스터(N1,N3)를 통해 전류가 흐르게 되고, 여기서 각 엔모스트랜지스터(A11,B11,N1,N3)의 전류(IA11,IB11,IN1,IN3) 구동크기는 상기의 식(1)과 같이 된다.
그러나, 여기서 비트라인 부하(01)의 엔모스트랜지스터(A11,A12)가 컬럼게이트(CG1)의 신호에 의해 구동되기 때문에 메모리 셀(11)에서 소비되는 전류(IN1)는 상기 제1도의 메모리 셀(11)에서 소비되는 전류(IN1)와 같게 된다. 그러나, 이때 비트라인 부하(02~0n)의 엔모스트랜지스터(A11,A12)는 오프되기 때문에 워드라인(W1)에 의해 선택된 메모리 셀(11~1n)중 메모리 셀(11)을 제외한 나머지 메모리 셀(12~1n)의 소비전류는 전류 구동크기가 제일 작은 엔모스트랜지스터(B11)의 전류(IB11)에 의해 결정되어 (N-1)×IB11)의 전류가 흐르게 된다. 따라서, 엔모스트랜지스터(IB11)의 전류(IB11) 구동크기가 엔모스트랜지스터(N1)의 전류(IN1)구동크기보다이 되게 설계하고, 한 워드라인(W1)에 의해 선택되는 메모리 셀(11~1n)이 128개라고 가정하면, 상기 제1도의 종래의 회로에서 소비되는 전류는 N×IN1=128·IN1인데 반하여, 본 고안은 IN1+127·IB11=IN1+127·IN1=26.4IN1으로 되어, 약 80%의 소비전류를 줄일 수 있게 된다.
이상에서 설명한 바와 같이 본 고안의 비트라인 부하 제어회로는 워드라인이 온되어 있을지라도 Y디코더에 의해 선택된 칼럼의 메모리 셀 부분에만 비트라인 부하를 통해 전류가 흐르고, 그 외의 칼럼 부분의 셀에는 전류가 흐르지 않아 소비전류가 감소되는 효과가 있게 된다.

Claims (1)

  1. 워드라인(W1~Wm)에 의해 선택되는 메모리 셀(11~1n,21~2n,……,m1~mn)이 비트라인(B1~1~Bn,n)사이에 각기 접속되고, 상기 비트라인(B1~1~Bn,n)에 칼럼게이트(CG1~CGn)의 제어를 받은 엔모스트랜지스터(N11~Nn1,N12~Nn2)가 직렬 접속되며, 상기 비트라인(B1~1~Bn,n)에 전류를 공급해 주기 위한 엔모스트랜지스터(B11,B12)가 각기 접속됨과 아울러 엔모스트랜지스터(A11,A12)의 비트라인 부하(01~0n)가 접속되어 구성된 메모리 소자 구동회로에 있어서, 상기 비트라인 부하(O1~0n)의 각 엔모스트랜지스터(A11,A12)를 상기 칼럼게이트(CG1~CGn)의 신호에 의해 온/오프 제어하게 접속하여 구성된 것을 특징으로 하는 비트라인 부하 제어회로.
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