JP2575142B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にイオン注入型
ROMにおけるセンスアンプの改良に関する。

〔従来の技術〕

読出し専用半導体記憶装置（以下ROMという）には、
そのメモリセルの記憶内容決定方法の違いにより、フィ
ールドROM,イオン注入型ROM,コンタクトROMなど種々の
回路方式がある。そして、これらのうちどの方式を採用
するかは、アクセスタイム，パターン面積およびターン
アラウンドタイム（記憶内容決定からサンプル完了まで
の時間）などを考慮して決定されるが、現在まではアク
セスタイム，パターン面積およびターンアラウンドタイ
ムの３点についての要求を高水準に満たすことのできる
イオン注入型ROMが多く採用されている。このイオン注
入型ROMにもAND方式とOR方式の２種類があり、AND方式
のROMはビット線に対しエンハンスメント型のメモリト
ランジスタを直列に接続し、記憶内容に応じこれをデプ
レッション化したものであり、またOR方式のROMはビッ
ト線に対しエンハンスメント型のメモリトランジスタを
並列に接続し、記憶内容に応じこれをチャネルドープに
より高いしきい値を持つように変化させたものである。
このうち、とくに後者のOR方式のROMの法がターンアラ
ウンドタイムの点で優れており、多用される傾向にあ
る。

第３図は従来のイオン注入型のOR方式ROMのセンスア
ンプを含めた回路構成を示すものであり、図においてQ1
₁〜Q1_lはＮチャネルメモリトランジスタであって、各ビ
ット線１（第１図では１本のみ示す）ごとき複数個がそ
れらのドレインをビット線１に、ソースをGNDに接続す
ることにより並列接続されてメモリセルアレイ２が構成
されている。これらのメモリトランジスタQ1₁〜Q1_lのゲ
ートには、このうち特定のメモリトランジスタを選択す
るためのワード線X₁,X₂…X_lがそれぞれ接続されてい
る。Q2,Q3は選択ツリー状に接続されたビット線選択用
Ｎチャネルトランジスタの一部であり、トランジスタQ
2,Q3のゲートにはセレクタ線Y₁,Y₂がそれぞれ接続され
てビット線選択デコーダ３が構成されている。

４はセンスアンプであり、ＰチャネルトランジスタQ
4,Q6とＮチャネルトランジスタQ5,Q7,Q8とインバータ５
とで構成されている。このうち電源V_CCと接地間に直列
接続されたトランジスタQ4,Q5により、ビット線電位の
反転信号を生成するインバータ部が形成されている。ま
たトランジスタQ6,Q7,Q8は電源V_CCおよび接地間に直列
に接続され、トランジスタQ6,Q8のゲートにはセンサア
ンプ４のイネーブル信号Ａが与えられ、トランジスタQ7
のゲートはトランジスタQ4,Q5の接続点であるノードN2
に接続されている。トランジスタQ7,Q8の接続点はビッ
ト線選択デコーダ３およびトランジスタQ5のゲートに接
続され、トランジスタQ6,Q7の接続点であるノードN1は
センスアンプ出力の出力点とされて、これに出力増幅用
のインバータ５が接続されている。

従来のイオン注入型OR方式ROMは上記のように構成さ
れ、ビット線１を選択しての読出し時には、セレクタ線
Y₁,Y₂に“H"のビット線選択信号が入力されてトランジ
スタQ2,Q3がともに導通状態となると同時に、ワード線X
₁,X₂…X_lの中で選択しようとするメモリトランジスタQ1
_nに対応するワード線X_nのみが“H"となり、他のワード
線が“L"に保たれる。このとき、選択されたメモリトラ
ンジスタQ1_nのしきい値が低ければ該メモリトランジス
タQ1_nは導通し、高ければ非道通となる。そしてセンス
アンプイネーブル信号Ａが“H"から“L"に切り替わりア
クティブとなると、センスアンプ４は動作可能状態に切
り替わり、トランジスタQ6は導通状態、トランジスタQ8
は非導通状態となる。これにより、選択されたメモリト
ランジスタQ1_nの導通あるいは非道通に応答して、ビッ
ト線１の電位は高くなったり、低くなったりする。

ビット線電位が高いとき、トランジスタQ4,Q5により
構成されるインバータの出力電圧、すなわちノードN2の
電位は低下する。このためトランジスタQ7は非導通とな
ってノードN1の電位は“H"となり、インバータ５により
反転されて、“L"のセンスアンプ出力V_outが読み出され
る。

一方、ビット線電位が低いときは、ノードN2の電位は
高くなる。このためトランジスタQ7は導通状態となって
ノードN1の電位は低くなり、インバータ５により反転さ
れて、“H"のセンスアンプ出力V_outが読み出される。

上記したイオン注入型OR方式ROMでは、所要のメモリ
トランジスタQ1へボロン等の追加のチャネルドープを行
なうことにより通常のしきい値（すなわち周辺のＮチャ
ネルトランジスタと同じチャネルドープ工程により得ら
れるしきい値）よりも高いしきい値のメモリトランジス
タQ1を得、こうして得られる高低２種類のしきい値を２
値情報にそれぞれ対応させることによりROM内容をプロ
グラムしている。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は上記のように構成されている
ので、電源電圧V_CCの変化したときに、以下の理由で誤
動作が生じることになる。

第２図（ｂ）に破線で示す曲線は、電源電圧V_CC（す
なわち“H"の電位）が変化した場合に、センスアンプ出
力応V_outが“H"→“L"あるいは“L"→“H"に変化するメ
モリトランジスタQ1の臨界のしきい値がどの様に変化す
るかを表わした特性図である。図において、破線より上
の領域はメモリトランジスタQ1のしきい値が上記臨界の
しきい値より高く、そのゲートに“H"が与えられてもほ
とんど電流が流れずノードN1の電位が低下しないので、
センスアンプ出力V_ccが“L"となる領域を示している。
これに対し、図中の破線より下の領域はメモリトランジ
スタQ1のしきい値が上記臨界のしきい値より低く、その
ゲートに“H"が与えられると大きな電流が流れてノード
N1の電位が低下するので、センスアンプ出力V_outが“H"
となる領域を示している。

いま、例えば追加のチャネルドープによってメモリト
ランジスタQ1のしきい値が高しきい値V_TH1に設定されて
いるものとする。この条件では、電源電圧V_CCがV1より
低ければ、高しきい値V_TH1は第２図中の破線より上の領
域にあるのでセンスアンプ出力V_outは正しく“L"とな
る。ところが、この条件で電源電圧V_CCがV₁より高くな
った場合には、高しきい値V_TH1は図中の破線より下の領
域にあることになるので、センスアンプ出力V_outは“H"
となり、記憶内容は正常に読み出されなくなる。

このように従来の半導体記憶装置においては、電源電
圧が変化すると、これにほぼ比例して、センスアンプ出
力が変化するメモリトランジスタの臨界のしきい値が変
化するため、記憶内容を正確に読み出すことのできる電
源電圧の上限値が低く抑えられることになり、動作電源
電圧範囲が狭く、またイオン注入量のずれなどのプロセ
ス変動に対するマージンが小さいという問題点があっ
た。

この発明は、このような問題点を解消するためになさ
れたもので、イオン注入量のずれなどのプロセス変動に
左右されることなく、広い動作電源電圧範囲のものとで
常に正常に記憶内容を読み出すことのできる半導体記憶
装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、複数本のビット線
の各々ごとに複数のメモリトランジスタが並列接続され
て成るメモリセルアレイのビット線電位をビット線選択
デコーダを介して受けその反転信号を生成するインバー
タ部と、電源およびセンスアンプ出力点間に接続され、
センスアンプイネーブル信号を制御入力とする第１のト
ランジスタと、前記出力点およびビット線選択デコーダ
間に接続され、前記反転信号を制御入力とする第２のト
ランジスタとを有するセンスアンプを備えた半導体記憶
装置において、電源電位の増加につれて前記出力点の電
位を上昇側に補正するしきい値補正回路を前記センスア
ンプに設け、前記補正回路は、電源電位をゲート入力と
する高しきい値のＮチャネル形の第３のトランジスタ
と、接地電位をゲート入力とするＰチャネル形の第４の
トランジスタとを、前記第３のトランジスタが接地電位
側となるように電源，接地間に直列に接続するととも
に、前記第３および第４のトランジスタの接続点の電位
をゲート入力とするＰチャネル形の第５のトランジスタ
を電源と前記出力点間に接続して構成されている。

〔作用〕

この発明における補正回路は、センスアンプ出力点の
電位が電源電位の上昇に伴うメモリセル電流の増大によ
り降下しようとするのを、上昇側に補正し、誤ったセン
スアンプ出力となるのを防止する。

〔実施例〕

第１図はこの発明による半導体記憶装置の一実施例で
あるイオン注入型OR方式ROMのセンスアンプを含めた回
路構成を示す図であり、センスアンプ４の回路構成を除
き１〜3,5,Q1〜Q8,X₁〜X_l,Y₁,Y₂は上記従来装置と同一
である。

この実施例に係る半導体記憶装置では、センスアンプ
４のインバータ５の入力側に、このインバータ５の入力
レベルを電源電息V_CCの増加につれて上昇側に補正する
補正回路７が追加されている。上記補正回路７はＰチャ
ネル形の第４および第５のトランジスタQ9,Q12と、Ｎチ
ャネル形の第６および第３のトランジスタQ10,Q11とイ
ンバータ８とで構成され、このうち第３のトランジスタ
Q11については、所要のメモリトランジスタQ1に対する
追加チャネルドープと同じ工程で、同一の追加チャネル
ドープが施されている。トランジスタQ9,Q10,Q11は電源
V_CCと接地間に直列に接続されるとともにトランジスタQ
9のゲートは接地され、トランジスタQ10のゲートはイン
バータ８を介してセンスアンプイネーブル信号Ａを受け
るように接続され、またトランジスタQ11のゲートは電
源V_CCに接続されている。また、トランジスタQ12は電源
V_CCとノードN1すなわちセンスアンプ４出力点間に接続
され、そのゲートはトランジスタQ9とトランジスタQ10
の接続点であるノードN3に接続されている。

次に上記実施例の動作を説明する。セレクタ線Y₁,Y₂
に“H"のビット線選択信号が入力されてトランジスタQ
2,Q3がともに導通状態となると同時に、ワード線X₁,X₂
…X_lの中で選択しようとするメモリトランジスタに対応
するワード線（例えばX_n）のみが“H"となり、他のワー
ド線が“L"に保たれている状態のもとで、センスアンプ
イネーブル信号Ａが“H"のインアクティブ状態から“L"
のアクティブ状態に切り替えられ、センスアンプ４が動
作可能状態となると、上記従来装置と同様にして、選択
されたメモリトランジスタQ1_nのしきい値の高・低に応
じ、第１および第２のトランジスタQ6,Q7の接続点であ
りセンスアンプ４の出力点であるノードN1の電位は高く
あるいは低くなる。

一方このとき、補正回路７では、トランジスタQ9が常
に導通状態にあるとともに、センスアンプイネーブル信
号Ａの“L"はインバータ８で“H"に反転されてトランジ
スタQ10のゲートに与えられるので、トランジスタQ10は
導通状態となっている。そこで、電源電圧V_CCの低い条
件下では、追加のチャネルドープを施されて高しきい値
V_TH1を有するトランジスタQ11が非導通状態となってい
るため、ノードN3の電位は電源電圧V_CCと同じ変化をす
る。これに対して、電源電圧V_CCがトランジスタQ11の高
しきい値V_TH1より高くなると、トランジスタQ11が導通
状態となり、ノードN3の電位はトランジスタQ9とトラン
ジスタQ10,Q11の抵抗比で決まる。

第２図（ａ）の実線はこのような電源電圧V_CCの変動
に対するノードN3の電位の変化を示したものであり、電
源電圧V_CCが高しきい値V_TH1を越えるところではノードN
3の電位はトランジスタQ11の導通に応じ減少している。
一方、トランジスタQ12のソースには電源電圧V_CCが印加
されているので、ノードN3の電位が電源電圧V_CCよりも
トランジスタQ12のしきい値V_TH2だけ低くなるとトラン
ジスタQ12は導通する。第２図（ａ）の２点鎖線はその
様なトランジスタQ12が導通するノードN3の電位を表わ
している。このような特性から、電源電圧V_CCがV₂より
も低い範囲ではトランジスタQ12は非導通であって、第
１図の回路はしきい値補正回路７のない従来装置と基本
的に同じ動作をする。

一方、V₂を越えて電源電圧V_CCが高くなると、トラン
ジスタQ12が導通するようになり、ノードN1への電流供
給はトランジスタQ6のみならずトランジスタQ12を通じ
ても行なわれることになる。ノードN3の電位はV_CCが増
大するに従って低下するので、トランジスタQ12はより
強く導通するようになり、トランジスタQ6,Q7からメモ
リトランジスタQ1を介して流れる電流によるノードN1の
電位の低下（V_CCの増大とともに大きくなる）はより上
昇側に補正される。したがって従来、第２図（ｂ）の点
線に示すようであったメモリトランジスタQ1の臨界のし
きい値は、V₂を境にして次第に傾きが小さくなり、第２
図（ｂ）の実線に示すようになる。

以上のことから、選択されたメモリトランジスタQ1が
追加のチャネルドープを施され高しきい値V_TH1を持つ場
合に、第２図（ｂ）において電源電圧V_CCがV₁より高く
なっても、追加のチャネルドープにより設定された高し
きい値V_TH1は実線で示される臨界のしきい値より上の領
域にあり、従来と異なり“L"の正しいセンスアンプ出力
V_outが得られることになる。

上記実施例では、メモリトランジスタQ1の追加のチャ
ネルドープと、補正回路７のトランジスタQ11の追加の
チャネルドープとが同じ工程で行われるので、プロセス
変動によりメモリトランジスタQ1に設定される高しきい
値V_TH1がいく分低い目になった（これによって電源電圧
V_CCが比較的低い段階からノードN1における電位低下傾
向が強まることになる）場合でも、これに応じて同様に
いく分低い目にしきい値が設定されることになるトラン
ジスタQ11も電源電圧V_CCが比較的低い段階で導通し始め
てノードN3の電位低下が起るので、トランジスタQ12の
導通による補正動作が自己調整的に、設定された高しき
い値V_TH1と確実に対応した形で行われることになる。こ
のため補正効果が大きくなり、動作電源電圧範囲が大幅
に拡大する。

なお、上記実施例では、ノードN3の電位が直接トラン
ジスタQ12のゲート入力となるように接続されている
が、信号極性を変えない範囲で複数個のゲート回路、例
えばインバータを介してトランジスタQ12のゲートに入
力するようにしても同様の動作を行わせることができ
る。また、トランジスタQ10,Q11の位置関係は逆でもよ
い。

さらに、トランジスタタQ10はセンスアンプイネーブ
ル信号Ａが“H"のとき、つまりセンスアンプ４が非動作
のとき、トランジスタQ9,Q11の経路を通じて電源V_CCよ
りグランドに流れる余分な電流消費を抑えるためのもの
で、本質的な動作に関係するものではないので省略して
もよい。

〔発明の効果〕

以上説明したように、この発明によれば、センスアン
プ出力点の電位が電源電位の上昇に伴うメモリセル電流
の増大により降下しようとするのを、上昇側に補正し、
誤ったセンスアンプ出力となるのを防止する補正回路を
設けたので、メモリトランジスタの記憶内容を決定する
イオン注入量のずれなどのプロセス変動に左右されるこ
となく、広い動作電源電圧範囲のもとで常に正常に記憶
内容を読み出すことができる。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の一実施例の回
路図、第２図はその動作特性を示す図、第３図は従来の
半導体記憶装置の回路図である。 図において、１はビット線、２はメモリセルアレイ、３
はビット線選択デコーダ、４はセンスアンプ、７は補正
回路、Q1はメモリトランジスタ、Q6は第１のトランジス
タ、Q7は第２のトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数本のビット線の各々ごとに複数のメモ
   リトランジスタが並列接続されて成るメモリセルアレイ
   のビット線電位をビット線選択デコーダを介して受けそ
   の反転信号を生成するインバータ部と、電源およびセン
   スアンプ出力点間に接続され、センスアンプイネーブル
   信号を制御入力とする第１のトランジスタと、前記出力
   点およびビット線選択デコーダ間に接続され、前記反転
   信号を制御入力とする第２のトランジスタとを有するセ
   ンスアンプを備えた半導体記憶装置において、電源電位
   の増加につれて前記出力点の電位を上昇側に補正する補
   正回路を前記センスアンプに設け、 前記補正回路は、電源電位をゲート入力とする高しきい
   値のＮチャネル形の第３のトラジスタと、接地電位をゲ
   ート入力とするＰチャネル形の第４のトランジスタと
   を、前記第３のトランジスタが接地電位側となるように
   電源，接地間に直列に接続するとともに、前記第３およ
   び第４のトランジスタの接続点の電位をゲート入力とす
   るＰチャネル形の第５のトランジスタを電源と前記出力
   点間に接続したものであることを特徴とする半導体記憶
   装置。
2. 【請求項２】前記第３のMOSトランジスタの高しきい値
   を得るためのチャネルドープは、前記メモリトランジス
   タを高しきい値にするための追加のチャネルドープと同
   時に行なわれる、特許請求の範囲第１項記載の半導体記
   憶装置。
3. 【請求項３】前記第３のトランジスタには直列に、セン
   スアンプ非動作時に非導通となる第６のトランジスタが
   接続されている特許請求の範囲第１項または第２項記載
   の半導体記憶装置。