JP2908483B2

JP2908483B2 - 不揮発性半導体記憶装置

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Publication number: JP2908483B2
Application number: JP27396789A
Authority: JP
Inventors: 正信吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-10-20
Filing date: 1989-10-20
Publication date: 1999-06-21
Anticipated expiration: 2014-06-21
Also published as: JPH03134895A

Description

【発明の詳細な説明】［目次］概要産業上の利用分野従来の技術（第２図）発明が解決しようとする課題課題を解決するための手段第１の発明の構成第２の発明の構成作用第１の発明の作用第２の発明の作用実施例（第１図）実施例の構成実施例の動作実施例の効果発明の効果第１の発明の効果第２の発明の効果［概要］ EPROM、マスクROM、EEPROM等、不揮発性半導体記憶装
置のうち、データの読み出しに関してリファレンス方式
を採用する不揮発性半導体記憶装置、即ち、メモリ・セ
ル・トランジスタを設けてなるメモリ回路部と、リファ
レンス・セル・トランジスタを設けてなるリファレンス
回路部と、前記メモリ・セル・トランジスタの出力を前
記リファレンス・セル・トランジスタの出力と比較する
ことにより前記メモリ・セル・トランジスタの記憶内容
を出力する差動増幅器とを具備してなる不揮発性半導体
記憶装置に関し、メモリ回路部と、リファレンス回路部との対称化を図
り、メモリ回路部とリファレンス回路部との寄生容量の
差を小さくして差動増幅器の一方及び他方の入力端子に
入力されてしまうノイズのレベル差を小さくし、その高
速化を図ることができるようにすることを目的とし、データを読み出し時、メモリ回路部と、リファレンス
回路部とが、差動増幅器から見て対称的な回路となるよ
うに、かつ、前記リファレンス・セル・トランジスタ
は、そのドレイン電流が前記メモリ・セル・トランジス
タのドレイン電流の略1/2となるように構成する。

［産業上の利用分野］本発明は、EPROM、マスクROM、EEPROM等、不揮発性半
導体記憶装置のうち、データの読み出しに関してリファ
レンス方式を採用する不揮発性半導体記憶装置、即ち、
メモリ・セル・トランジスタを設けてなるメモリ回路部
と、リファレンス・セル・トランジスタを設けてなるリ
ファレンス回路部と、前記メモリ・セル・トランジスタ
の出力を前記リファレンス・セル・トランジスタの出力
と比較することにより前記メモリ・セル・トランジスタ
の記憶内容を出力する差動増幅器とを具備してなる不揮
発性半導体記憶装置に関する。

一般に、不揮発性半導体記憶装置においては、リファ
レンス方式を採用することによって、その高速化を図る
ことができるが、差動増幅器に対するノイズの影響を低
減化することによって、更にその高速化を図ることが可
能となる。

［従来の技術］従来、リファレンス方式を採用する不揮発性半導体記
憶装置として第２図にその要部を示すようにものが提案
されている。

この不揮発性半導体記憶装置はEPROMの例であって、
メモリ回路部１のほか、リファレンス回路部２と、差動
増幅器３とを設け、差動増幅器３において、メモリ回路
部１の出力電圧V_MEMをリファレンス回路部２の出力電圧
V_REFと比較することにより、データの読み出しを行うと
するものである。

ここに、メモリ回路部１は、電源電圧V_CC、例えば５
［Ｖ］が供給される電源線11、負荷用のｎチャネルMOS
トランジスタ（以下、nMOSという）12、ビット線バイア
ス用のnMOS13、センス線SL、ビット線選択用のnMOS14₀
〜14_m、ビット線BL₀〜BL_m、ワード線WL₀〜WL_n、メモリ
・セル・トランジスタをなすEPROMセル15₀₀〜15_nmを設
けて構成されている。

nMOS12はデプリーション形のnMOSであって、そのドレ
インは電源線11に接続され、そのゲート及びソースは共
通接続され、その共通接続点（以下、ノードN_MEMとい
う）は差動増幅器３の一方の入力端子31（反転入力端子
）及びnMOS13のドレインに接続されている。

また、nMOS13、14₀〜14_mはエンハンスメント形のnMOS
であって、特にnMOS14₀〜14_mは同一サイズ、同一特性と
されている。ここに、nMO13はそのソースをセンス線SL
を介してnMOS14₀〜14_mのドレインに接続され、nMOS1
4₀、14₁・・・14_mは、それぞれそのソースをビット線BL
₀、BL₁・・・BL_mを介して第１列のEPROMセル15₀₀〜15_n0
のドレイン、第２列のEPROMセル15₀₁〜15_n1のドレイ
ン、・・・第ｍ列のEPROMセル15_0m〜15_nmのドレインに
接続されている。

また、第１行のEPROMセル15₀₀〜15_0m、第２行のEPROM
セル15₁₀〜15_1m、・・・第ｎ行のEPROMセル_n0〜15
_nmは、それぞれそのコントロールゲートをワード線W
L₀、WL₁・・・WL_nに接続されており、また、すべてのEP
ROMセル15₀₀〜15_nmはそのソースを接地されている。

このように構成されたメモリ回路部１においては、nM
OS13のゲートにV_BIAS、例えば2.5［Ｖ］が供給され、ビ
ット線BL₀〜BL_m、即ち、EPROMセル15₀₀〜15_nmのドレイ
ンは１［Ｖ］程度にバイアスされる。これは、EPROMセ
ル15₀₀〜15_nmのドレイン電圧をあまりに高くすると、デ
ータの読み出し中に、いわゆるソフト・ライト現象によ
って書き込みが行われてしまうので、これを防止する趣
旨である。

また、ワード線WL₀〜WL_nには、それぞれワード線選択
信号X₀〜X_nが供給されて、行の選択が行われるととも
に、nMOS14₀〜14_mのゲートには、それぞれビット線選択
信号Y₀〜Y_mが供給されて、列の選択が行われる。これら
ワード線選択信号X₀〜X_n及びビット線選択信号Y₀〜Y_mは
ともに、選択時、電源電圧V_CC、即ち、５［Ｖ］、非選
択時、接地電圧V_SS、即ち、０［Ｖ］である。

ここに、データの読み出し時、選択されたEPROMセル1
5₀₀、15₀₁・・・又は15_nmがオン状態、即ち、論理
「１」を記憶している場合には、この選択されたEPROM
セル15₀₀、15₀₁・・又は15_nmにドレイン電流が流れる。
逆に、選択されたEPROMセル15₀₀、15₀₁・・・又は15_nm
がオフ状態、即ち、論理「０」を記憶している場合に
は、この選択されたEPROMセル15₀₀、15₀₁・・・又は15
_nmにはドレイン電流が流れない。ここに、nMOS12、13、
選択されたnMOS14₀、14₁・・・又は14_m及びEPROMセル15
₀₀、15₀₁・・・又は15_nmによって電流−電圧変換回路が
構成されるので、ドレイン電流の有無は、ノードN_MEMの
電圧V_MEMの変化として現れる。なお、ドレイン電流が流
れる場合の電圧V_MEMは、ドレイン電流が流れない場合の
電圧V_MEMよりも低くなる。

他方、リファレンス回路部２は、電源電圧V_CCが供給
される電源線22、負荷用のnMOS23、24、ビット線バイア
ス用のnMOS25、リファレンス・センス線RSL、リファレ
ンス・ビット線選択用のnMOS26₀〜26_m（但し、nMOS26₀
〜26_m-1はダミー用のnMOSである）、リファレンス・ビ
ット線RBL、リファレンス・セル・トランジスタをなすE
PROMセル27₀〜27_nを設けて構成されている。

ここに、nMOS23、24はnMOS12と同一サイズ、同一特性
のデプリーション形のnMOSであって、これらnMOS23、24
は並列接続されている。即ち、それぞれそのドレインは
電源線22に接続され、そのゲート及びドレインは共通接
続され、その共通接続点（以下、ノードN_REFという）は
差動増幅器３の他方の入力端子32（非反転入力端子）
及びnMOS25のドレインに接続されている。

また、nMOS25はnMOS13と同一サイズ、同一特性のエン
ハンスメント形のnMOSであり、そのソースはリファレン
ス・センス線RSLを介してnMOS26₀〜26_mのドレインに接
続されている。これらnMOS26₀〜26_mはnMOS14₀〜14_mと同
一サイズ、同一特性のエンハンスメント形のnMOSであ
る。これらnMOS26₀〜26_mのうち、nMOS26₀〜26_m-1は、そ
のソースを接地されており、そのゲートには０［Ｖ］が
供給され、常にオフ状態となるようにされている。これ
に対し、nMOS26_mは、そのソースをリファレンス・ビッ
ト線RBLを介してEPROMセル27₀〜27_nのドレインに接続さ
れており、そのゲートには５［Ｖ］を供給され、常にオ
ン状態となるようにされている。

なお、nMOS25のゲートにはnMOS13の場合と同様にV
_BIAS、例えば2.5［Ｖ］が供給され、リファレンス・ビ
ット線RBL、即ち、EPROMセル27₀〜27_nのドレインは１
［Ｖ］程度にバイアスされる。

また、EPROMセル27₀〜27_nは、EPROMセル15₀₀〜15_nmと
同一サイズ、同一特性を有するEPROMセルであって、そ
れぞれそのゲートをワード線WL₀〜WL_nに接続され、その
ソースを接地されている。なお、これらEPROMセル27₀〜
27_nは、そのフローティングゲートに電子を注入されて
おらず、コントロールゲートに電源電圧V_CCが供給され
た場合、オン状態となり、メモリ回路部１のEPROMセル1
5₀₀〜15_nmのいずれかがオン状態とされた場合に流れる
ドレイン電流と同一量のドレイン電流が流れるように構
成されている。

このように構成されたリファレンス回路部２において
は、nMOS23、24、nMOS25及びEPROMセル27₀、27₁・・又
は27_nによって、電流−電圧変換回路が構成されるが、n
MOS23、24は並列接続され、その負荷抵抗の値がメモリ
回路部１の負荷抵抗の値の1/2となるように構成されて
いるので、ノードN_REFの電圧V_REFはノードN_MEMの電圧V
_MEMの最大値と最小値の中間値に設定される。かかるEPR
OMは、この電圧V_REFを基準電圧として使用するものであ
る。

なお、差動増幅器３は、ノードN_MEMをその一方の入力
端子31（反転入力端子）に接続され、ノードN_REFを他
方の入力端子32（非反転入力端子）に接続されている
ので、V_MEM＞V_REFのときは、その出力端子33にローレベ
ル“L"（接地電圧０［Ｖ］）を出力し、V_MEM＞V_REFのと
きは、ハイレベル“H"（電源電圧V_CC）を出力する。こ
の場合、V_MEMとV_REFとの電圧差は50［mV］程度あれば足
り、メモリ回路部１の出力電圧をハイレベル“H"（電源
電圧V_CC）ないしローレベル“L"（接地電圧０［Ｖ］）
にする必要はない。換言すれば、ノードN_MEMに僅か100
［mV］の電圧変化があれば、データの読み出しを行うこ
とができる。

したがって、リファレンス方式を採用するEPROMにお
いては、アクセス時間の短縮化を図ることができる。

［発明が解決しようとする課題］ところで、かかるリファレンス方式を採用するEPROM
においては、V_MEMとV_REFとの電圧差が50［mV］よりも小
さい場合であっても、差動増幅器３がその差を検出でき
れば、その動作を従来以上に高速化することが可能とな
る。

しかしながら、第２図従来例のEPROMにおいては、デ
ータの読み出し時、メモリ回路部１とリファレンス回路
部２とは、非対称的な回路構成となってしまい、差動増
幅器３の一方の入力端子31からメモリ回路部１をみた場
合の寄生容量と、差動増幅器３の他方の入力端子32から
リファレンス回路部２をみた場合の寄生容量に差が生じ
てしまう。このため、例えば出力回路（図示せず）から
発生するノイズが電源電圧V_CCに重畳されて差動増幅器
３の一方及び他方の入力端子31及び32に入力されてしま
う場合に、そのレベルに差が生じてしまい、V_MEMとV_REF
との電圧差を例えば50［mV］よりも小さくすると、ノズ
ルの影響を受け易くなり、誤読み出しを行うようになる
ので、この点を改善しない限り、高速動作を図ることが
できないという問題点があった。

本発明は、かかる点に鑑み、メモリ回路部と、リファ
レンス回路部との対称化を図り、メモリ回路部の寄生容
量とリファレンス回路部の寄生容量とを殆ど同一にして
差動増幅器の一方及び他方の入力端子に入力されてしま
うノイズのレベル差を殆どなくし、その高速化を図るこ
とができるようにしたリファレンス方式を採用する不揮
発性半導体記憶装置を提供することを目的とする。

［課題を解決するための手段］本発明は、メモリ・セル・トランジスタを設けてなる
メモリ回路部と、リファレンス・セル・トランジスタを
設けてなるリファレンス回路部と、前記メモリ・セル・
トランジスタの出力を前記リファレンス・セル・トラン
ジスタの出力と比較することにより前記メモリ・セル・
トランジスタの記憶内容を出力する差動増幅器とを具備
してなる不揮発性半導体記憶装置であって、以下に述べ
る特徴を有する第１及び第２の発明を含み、上記目的
は、これら第１及び第２の発明のそれぞれによって達成
される。

第１の発明の構成第１の発明においては、データの読み出し時、メモリ
回路部と、リファレンス回路部とが、差動増幅器から見
て対称的な回路となるように、かつ、前記リファレンス
・セル・トランジスタは、そのドレイン電流が前記メモ
リ・セル・トランジスタのドレイン電流の略1/2となる
ように構成される。

第２の発明の構成第２の発明においては、前記リファレンス・セル・ト
ランジスタは、前記メモリ・セル・トランジスタと同一
サイズとされ、そのチャネル領域に不純物をイオン注入
されることにより、スレッショルド電圧を高くされて、
そのドレイン電流が前記メモリ・セル・トランジスタの
ドレイン電流の略1/2となるように構成される。

［作用］第１及び第２の発明が有する作用は以下の通りであ
る。

第１の発明の作用第１の発明においては、データの読み出し時、メモリ
回路部と、リファレンス回路部とが、差動増幅器から見
て対称的な回路となるように、かつ、リファレンス・セ
ル・トランジスタは、そのドレイン電流が前記メモリ・
セル・トランジスタのドレイン電流の略1/2となるよう
に構成されるので、データの読み出し時、差動増幅器か
ら見たメモリ回路部の寄生容量とリファレンス回路部の
寄生容量とを殆ど同一にし、差動増幅器の一方及び他方
の入力端子に入力されてしまうノイズのレベル差を殆ど
なくすことができる。

第２の発明の作用第２の発明においては、第１の発明におけるリファレ
ンス・セル・トランジスタをメモリ・セル・トランジス
タと同一サイズとして、そのチャネル領域に不純物をイ
オン注入することにより、スレッショルド電圧を高くし
て、そのドレイン電流がメモリ・セル・トランジスタの
ドレイン電流の略1/2となるように構成されるので、リ
ファレンス・セル・トランジスタは、そのサイズを別に
設計する必要がなく、また、チャネル領域に不純物をイ
オン注入するプロセスを除けば、メモリ・セル・トラン
ジスタと同一のプロセスで形成することができる。

［実施例］以下、第１図を参照して、本発明の一実施例につき説
明する。なお、本実施例は従来例と同様に本発明をEPRO
Mに適用した場合である。そこで、この第１図におい
て、第２図に対応する部分には同一符号を付し、その重
複説明は省略する。

実施例の構成第１図は本実施例のEPROMの要部を示す回路図であ
り、本実施例は、メモリ回路部１、リファレンス回路部
４及び差動増幅器３を設けて構成されており、構成上、
第２図従来例のEPROMと異なる部分は、リファレンス回
路部４の部分である。

ここで、リファレンス回路部４は、電源線22、負荷用
のnMOS23、リファレンス・ビット線バイアス用のnMOS2
5、リファレンス・センス線RSL、リファレンス・ビット
線選択用のnMOS26₀〜26_m、リファレンス・ビット線RB
L、リファレンス・セル・トランジスタをなすEPROMセル
47₀〜47_nを設けて構成されており、このリファレンス回
路部４において、第２図従来例と異なる部分は、負荷用
のnMOS23及びEPROMセル47₀〜47_nの部分である。

即ち、本実施例においては、負荷用のnMOSとしては、
メモリ回路部１のnMOS12と同一サイズ、同一特性の１個
のnMOS23のみが設けられ、その負荷抵抗の値は、メモリ
回路部１の負荷抵抗の値と同一とされている。

また、EPROMセル47₀〜47_nは、第２図従来例のEPROMセ
ル15₀₀〜15_nmと同一サイズに形成されているが、そのス
レッショルド電圧V_thを高くされ、オン状態時、そのド
レイン電流がEPROMセル15₀₀〜15_nmの略1/2となるように
されている。なお、スレッショルド電圧V_thを高くする
方法の一例として、チャネル領域に対するボロンＢのイ
オン注入があるが、このようにする場合には、EPROMセ
ル47₀〜47_nのサイズを別に設計する必要がなく、EPROM
セル15₀₀〜15_nmと同一にでき、また、チャネル領域に対
するボロンＢのイオン注入のプロセスを除けば、EPROM
セル47₀〜47_nのコントロールゲート、フローティングゲ
ート及びドレイン、ソースは、それぞれEPROMセル15₀₀
〜15_nmと同一のプロセスで形成することができる。

実施例の動作かかる本実施例においては、リファレンス回路部４の
負荷用のnMOSは１個のnMOS23で構成され、その負荷抵抗
値をメモリ回路部１の負荷抵抗値と同一とされている
が、他方において、EPROMセル47₀〜47_nはそのドレイン
電流がEPROMセル15₀₀〜15_nmのドレイン電流の略1/2とな
るように構成されているので、ノードN_REFの電圧V
_REFは、第２図従来例の場合と同一電圧になる。即ち、
ノードN_REFの電圧V_REFはノードV_MEMの電圧V_MEMの最大値
と最小値の中間値に設定される。したがって、第２図従
来例の場合と同様にメモリ回路部１のEPROMセル15₀₀〜1
5_nmの記憶データを読み出すことができる。

また、本実施例においては、例えば、nMOS14_mがオン
状態とされ、ビット線BL_mが選択された場合を考える
と、nMOS14₀〜14_m-1はオフ状態にあるから、メモリ回路
部１とリファレンス回路部４とは、全く対称的な回路と
なる。即ち、負荷用のnMOS12の部分の寄生容量と負荷用
のnMOS23の部分の寄生容量、センス線SLの寄生容量とリ
ファレンス・センス線RSLの寄生容量、ビット線選択用
のnMOS14₀〜14_mの部分の寄生容量とリファレンス・ビッ
ト線選択用のnMOS26₀〜26_mの部分の寄生容量、ビット線
BL_mの寄生容量とリファレンス・ビット線RBLの寄生容量
は、すべて同一容量になる。即ち、差動増幅器３の一方
の入力端子31からメモリ回路部１をみた寄生容量と、差
動増幅器３の他方の入力端子32からみたリファレンス回
路部４の寄生容量は略同一となる。他のnMOS14₀〜14_m-1
が選択された場合も同様である。

したがって、本実施例によれば、差動増幅器３の一方
の入力端子31（反転入力端子）に入力されるノイズと
他方の入力端子32（非反転入力端子）に入力されるノ
イズのレベル差は殆どなくなり、かかるノイズは差動増
幅器３で相殺されてしまい、データの読み出しには殆ど
影響を与えない。即ち、誤読み出しが防止される。

実施例の効果以上のように、本実施例においては、差動増幅器３に
対するノイズの影響を大幅に小さくすることができるの
で、第２図従来例以上の高速化を図ることができるとい
う効果がある。

なお、上述の実施例においては、本発明をEPROMに適
用した場合につき述べたが、その他、本発明はマスクRO
M、EEPROM等、種々の不揮発性半導体記憶装置にも適用
できるものである。

［発明の効果］本発明によれば、第１及び第２の発明につき、以下に
述べる効果を得ることができる。

第１の発明（請求項１記載の発明）の効果まず、第１の発明によれば、データの読み出し時、差
動増幅器から見たメモリ回路部の寄生容量とリファレン
ス回路部の寄生容量とを殆ど同一にし、差動増幅器の一
方及び他方の入力端子に入力されてしまうノイズのレベ
ル差を殆どなくすことができるので、差動増幅器に対す
るノイズの影響を小さくし、第２図従来例以上の高速化
を図ることができる。

第２の発明（請求項２記載の発明）また、第２の発明によれば、リファレンス・セル・ト
ランジスタは、そのサイズを別に設計する必要がなく、
また、チャネル領域に不純物をイオン注入するプロセス
を除けば、メモリ・セル・トランジスタと同一のプロセ
スで形成することができるので第１の発明が有する効果
のほか、リファレンス・セル・トランジスタを容易に製
造できるという効果がある。

【図面の簡単な説明】

第１図は本発明をEPROMに適用した場合の一実施例の要
部を示す回路図、第２図は従来のEPROMの一例の要部を示す回路図であ
る。 12……負荷用のnMOS 13……ビット線バイアス用のnMOS 14₀〜14_m……ビット線選択用のnMOS 15₀₀〜15_nm……メモリ用のEPROMセル 23……負荷用のnMOS 25……リファレンス・ビット線バイアス用のnMOS 26₀〜26_m……リファレンス・ビット線選択用のnMOS 47₀〜47_n……リファレンス用のEPROMセル

Claims

(57)【特許請求の範囲】

【請求項１】メモリ・セル・トランジスタを設けてなる
メモリ回路部と、リファレンス・セル・トランジスタを設けてなるリファ
レンス回路部と、前記メモリ・セル・トランジスタの出力を前記リファレ
ンス・セル・トランジスタの出力と比較することにより
前記メモリ・セル・トランジスタの記憶内容を出力する
差動増幅器とを具備してなる不揮発性半導体記憶装置に
おいて、前記メモリ回路部と、前記リファレンス回路部とは、デ
ータの読み出し時、前記差動増幅器から見て対称的な回
路となるように構成し、前記リファレンス・セル・トランジスタは、前記メモリ
・セル・トランジスタと同一サイズとし、そのチャネル
領域に不純物をイオン注入してスレッショルド電圧を高
くすることにより、そのドレイン電流が前記メモリ・セ
ル・トランジスタのドレイン電流の略1/2となるように
構成したことを特徴とする不揮発性半導体記憶装置。