KR100262100B1 - 포지티브 피드백을 갖는 고속차동 전류 센스 증폭기 - Google Patents

Abstract

포지티브 피드백은 스위칭 속도를 증가시키고, 네가티브피드백은 입력에서 전압이, 반도체 메모리 등의 비트라인 또는 데이타라인의 전압차를 감지하는데 사용되는 센스 증폭기에서 너무 많이 변화되는 것을 방지한다. 스위칭 속도는 전력소비를 증가시키지 않고 개선된다.

Description

포지티브 피드백을 갖는 고속 자동 전류 센스 증폭기

제1도는 종래기술의 전류 센스 증폭기의 회로도.

제2도는 본 발명에 따른 개선된 전류 센스 증폭기를 설명하는 회로도.

제3도는 반도체 메모리 소자에 특별하게 잘 적용되는 개선된 전류 센스 증폭기를 상세하게 설명하는 개략도.

* 도면의 주요부분에 대한 부호의 설명※

46,48 : 내부 기준 노드 12,14 : 입력단자

본 발명은 반도체 메모리를 위한 센스 증폭기, 특별하게는, 개선된 전류 센싱 차동 증폭기에관한 것이다

반도체는 메모리는 정보를 저장하는데. 사용되고, 마이크로 프로세서와 자주 관련된다. 전형적인 메모리 소자는 다양한 “주변”회로와 함께 메모리 셀의 배열로 이루어진다. 각 메모리 셀은, 일반적으로 “1 ” 또는 “0 ”인 2진수 형태로 단지 하나의 데이타를 저장할수있다. 메모리 셀은 행과 열로 배열된다. 메모리 셀의 각 행은 워드라인에 대응하고 워드라인에 의해 접근가능하며, 메모리 셀의 각 열은 비트라인들에 대응하고 비트라인들에 의해 접근가능하다. 이때 상기 비트라인들은 통상 한 쌍의 비트 라인들이다. 배열에서 각 행 및 비트라인의 각 교차지점 근처 또는 그 지점에는, 각각의 메모리 셀이 존재한다. 특정 메모리 셀로부터 기록하거나 판독하기 위하여, 메모리 소자는 어떤 셀에 접근하여야 하는가를 지정받아야 한다. 이는 어드레스를 판독하므로써 그리고 행 어드레스 및 열 어드레스 내로 그것을 디코딩함으로서 행해진다. 행 어드레스는, 어떤 워드라인을 지정하고 활성화하는데, 그 워드라인을 따라 특징 메모리 셀들이 워치한다. 워드라인을 활성화함으로써, 행과 관련된 모든 메모리 셀들은 그들의 각각의 비트라인들에 연결된다.

그 후 열 어드레스는, 적절한 데이타가 상기 두 라인 사이에서 전송되는 동안, 선택된 메모리 셀을 위한 비트라인(쌍)만이, 데이타 라인 쌍에 연결되도록 허용한다.

메모리를 판독하는 경우에 있어서는, 데이타는 메모리 셀로 부터 데이타라인으로 전송된다. 메모리를 기록하는 경우에 있어서는, 데이타는 데이타 라인으로 부터 메모리 셀로 전송된다. 이런 방법에서, 특정 메모리 셀이 메모리 억세스 도중 데이타 라인들에 연결된다. 메모리를 판독하는 동안에, 메모리 셀로 부터의 신호 판독은 전압차를 발생시킨다. 전압차는 작으며, 전형적으로 100~200mV의 범위에 있다. 상기 전압차가 작기 때문에, 그것이 후속 스테이지들에서 논리회로에 의해서 사용될 수 있기 전에 증폭될 필요가 있다. 상기 증폭동작은, 통상 복수 스테이지에서, 센스 증폭기들에 의해서 성취된다. 만약 증폭기 입력부가 데이타 라인들에 연결된다면, 상기 증폭기는 센스 증폭기로 불리운다.

만약, 상기 증폭기 입력부가 비트라인들에 연결되면, 상기 증폭기는 흔히, 프리-센스 증폭기 (pre-sense amplifire) 라 불리우는 센스 증폭기다.

종래의 센스 증폭기들은 두개의 입력 라인들 사이의 전압차를 감지하고 그것을 증폭시킨다. 하지만, 비트라인들 및 데이타라인들이 용량적으로 부하가 걸리게 되기 때문에, 인가된 전압차를 센스 증폭기들에 전송하는데는 지연이 존재한다. 이는, 메모리 셀로 부터 데이타를 판독하는데 요구되는 시간이 전체적으로 증가하는 결과를 가져온다.

전압이 천천히 반응하는 반면, 전류는 거의 순간적으로 변화한다. 이때문에, 전압차에 반대되는, 두개의 입력라인들 사이의 전류차를 감지하는 전류 센싱 차동 증폭기 (current sensing differential amplifier) 가 개발되었다. 이 방법에 있어서, 회로는 비트라인들 또는 데이타라인들의 변화에 대해 훨씬 더 빨리 반응할 수 있다. 전류 센싱 차동 증폭기의 바람직한 설명이 Inmos corporation 소유의, “전류 센싱 차동 증폭기 ”의 제목을 갖는, 미합중국 특허 제 4,766,333 호 에 제공되어있고, 그것의 게시사항은 여기에 통합되어진다.

제1도는 종래 기술에서의 전류 센싱 차동 증폭기를 보여주고 있으며, 그것은 초기의 전류 센싱 차동 증폭기에 대하여 개선된 것이다.

제1도는 전압 증폭기로서 일반적으로는 작용하는 회로의 잔여부와 함께, 기준 전압 회로 (11), 제1입력 단자 (12), 제2입력단자 (14), 제1네가티브 피드백 트랜지스터 (30), 제2네가티브 피드백 트랜지스터(32)등을 포함하는, 증폭기 회로 (10) 를 보여주고 있다.

입력 단자 12 는 p-채널 트랜지스터 22 및 24 의 소오스들에 연결된다. 또다른 입력 단자 14 는 p-채널 트랜지스터 26 및 28 의 소오스 들에 연결된다. 트랜지스터 22, 34, 26 및 44 의 게이트들과 트랜지스터 26 및 44 의 드레인들은 제1노드 (48) 에 연결된다. 트랜지스터 24, 28, 36 및 42 의 게이트들 과 트랜지스터 24 및 42 의 드레인들은 제2노드 (46) 에 연결된다. 트랜지스터 22 의 드레인은, 부하 트랜지스터 34 와 제1출력단자 (38) 를 통하여 그러운드 (소오스 전압) 에 접속된다. 유사하게, 트랜지스터 28의 드레인은, 부하 트랜지스터 36 과 제2출력단자 (40) 를 통하여 그라운드에 접속된다. 노드 46 은 부하 트랜지스터 42 를 통하여 그라운드에 접속된다. 노드 48 은, 유사하게, 유사하게, 부하 트랜지스터 44 를 통하여 그라운드에 접속된다. 회로 10 은 부가적으로 두개의 p-채널 트랜지스터 30 및 32 를 포함한다. 트랜지스터 30 은 제1입력단자 (12) 를 VCC(제2소오스 전압) 에 연결시칸다. 트랜지스터 32 는 제2입력단자 (14) 를 VCC에 연결시킨다. 트랜지스터 30 및 32 는 상기 입력 단자 (12, 14) 에 인가되는 메모리 배열에서의 변화들을 감지하도록 임피터스 부하로서 기능한다. 트랜지스터 30 및 32 의 게이트들은 출력 단자 38 및 40 에 각각 연결된다. 양 트랜지스터 30 및 32 의 게이트들을 출력 단자들에 연결하므로써, 양 입력 단자들이 전압의 관점에서 상당히 근접하게 유지되는 것을 보증하도록, 양 트랜지스터 30 및 32 는 네가티브 피드백을 제공한다. 네가티브 피드백은 하기에서 좀 더 상세하게 설명될 것이다.

트랜지스터 34, 36. 42. 및 44 의 상대적 사이즈 뿐만아니라, 트랜지스터 22, 24, 26 및 28 의 상대적 사이즈도 중요하다. 트랜지스터 22, 24, 26 및 28 의 채널은 상당히 커서, 포화상태로 바이어스될 수있으며, 많은 전류를 인입할 수 있으며, 그것들의 드레인들 및 소오스들 양단의 전류 및 전압의 변화에 무감각할 수 있다. 트랜지스터 34, 36, 42, 및 44 의 채널은 상당히 작아서, 그것들의 드레인들 및 소오스들 양단의 전류 및 전압의 변화에 민감하게 된다.

전류 센싱 증폭기 회로 (10) 는 한쌍의 데이타라인 (또는 비트라인) 으로부터 신호들을 (입력으로) 받으므로써 작동된다. 데이타 “0 ”의 출발 상태가 초기에 데이타 라인들에 나타나도록 한다. 입력 단자 12 의 전압은 입력 단자 14 의 전압보다 작다. 데이타 상태가 변화함으로써, 어드레스 변화 또는 유사한 현상으로 인해서, 입력 단자 12 의 전압이 올라가려고 하거나, 또는 떨어질려고 하는 입력 단자 14 의 전압보다 아주 크게 된다. 상기 전압변화는, 데이타라인들에 나타나는 큰 라인 캐패시턴스로 인해서, 느려질것이다. 만약, 센스 증폭기가 어떤 전압 변화에 반응하면, 그 출력도, 유사하게 느리게 반응할 것이다. 상기 전압이 아주 천천히 변화하는 동안에, 상기 데이타 라인들에 의해서 구동되는 전류는 거의 순간적으로 변화한다.

입력 단자 14 에 연결된 데이타 라인에서의 전압이 떨어질려고할 경우, 이는, 전류를 증폭기 회로로부터 이탈하여 데이타 라인내로 흐르게 할 것이다. 상기 전압이 캐패시턴스로 인해서 입력 단자 14 상에 변화되지 않은채로 남겨지기 때문에, 트랜지스터 32 의 드레인으로부터 소오스까지의 전압 및 게이트로부터 소오스까지의 전압이 변화되지 않은채로 남게된다. 결과적으로, 트랜지스터 32 를 통하여 공급된 전류 또한 변화되지 않은채로 남게될것이다. 입력 단자 14 를 통하여 회로로부터 인입된 여분의 전류는, 트랜지스터 26 및 28 을 통하여 흐르는 전류를 감소시키는 결과를 가져온다. 트랜지스터 44 를 통하여 흐르는 전류는, 트랜지스터 44 를 통과하는 전류가 트랜지스터 26 울 통과하는 전류와 동일하기 때문에, 유사하게 떨어질 것이다. 회로 10 은, 전류와 전압의 변화에 좀 더 민감하기 위해, 트랜지스터 36 및 44 의 사이즈가 보다 작은 채널을 가지도록 설계되어 있다. 이는, 그것들의 너비/길이의 비가 작다는 것을 의미한다. 그 비율이 더 작을수록, 트랜지스터는 전도될 경우 더 높은 임피던스를 제공한다. 트랜지스터 44 에서의 더 높은 임피던스 때문에, 트랜지스터 44 양단의 전압은 전류 강하에 응하여 더 큰 정도로 떨어질 것이다. 이는, 내부 기준 노드 48 의 전압이 떨어지는 결과를 가져온다. 트랜지스터 26 이 상당히 크기 때문에, 포화상태에서 동작할 때, 내부 기준 노드 48 은, 트랜지스터 26 을 통과하는 전류 또는 입력단자 14 에서의 전압에 영향을 주지않고도, 많은 양을 떨어뜨릴 수 있다. 내부 기준 노드 48 의 전압이 감소하므로써, 트랜지스터 34 의 게이트 소오스간 전압도 또한 감소한다. 이는 출력단 (38) 의 전압이 상승하는것을 허용한다. 트랜지스터 (22) 의 게이트 소오스간 전압은 증가하나, 트랜지스터 (22) 의 사이즈가 상당히 크기 때문에, 그것은 포화 상태로 남게되고 출력단 (38) 의 전압은 트랜지스터 (22) 의 동작에 영향을 주지않고 상승할 수있다.

입력단 14 의 전압과 유사하게, 입력단 12 의 전압도, 데이타 라인들과 연관된 높은 개패시턴스때문에 변화가 느리게 될 것이다. 이는 트랜지스터 30 으로 하여금 동일한 양의 전류의 공급을 계속하게 하는 결과를 가져온다. 입력단 12 의 감소된 전류 소비로 인한 이용가능한 여분의 전류가 트랜지스터 22 및 24 에 공급될 것이다. 트랜지스터 24 에서의 전류증가는 트랜지스터 42 에서의 전류증가를 야기할 것이다. 트랜지스터 42 의 채널의 사이징(sizing)은 내부 기준 노드 46 의 전압을 증가시키게 될 것이다.

내부 기준 노드 46 의 전압의 증가는, 출력단 40 으로 하여금 트랜지스터 36 을 통하여 그라운드에 좀 더 강하게 접속되도록 할 것이다. 이러한 방법에 있어서, 입력단 12 및 14 에서의 전류의 변화에 응하여 출력단 38 및 40 에서 전압차가 나타난다. 회로 10 은, 트랜지스터 30 및 32 에 의해서 공급된 네가티브 피드백을 부가적으로 포함한다.

예를 들면, 출력단 40 의 전압이 좀 더 많은 전류를 인입하는 입력단 14 의 결과로서 감소합에 따라, 트랜지스터 32 의 게이트 소오스간 전압이 증가한다. 이는, 트랜지스터 32 를 턴온 (turn on) 하기 더 어렵게 하며, 입력단 14 의 전압이 상승하도록 영향을 주는 것이다. 이는 데이타 라인들에 의해 가해지는 영향에 반대되는 것이다. 이는, 입력단 12 와 입력단 14 사이의 전압차를 최소치로 유지시킨다. 입력단 12 와 입력단 14 사이의 전압차를 최소치로 유지시키므로써, 장래 스위칭들이 훨씬 더 빠르고 쉽게 발생한다. 하지만, 회로 10은 스위치 성능을 떨어뜨리는 고유의 성질들을 갖는다. 상술된 스위치 동작도중, 트랜지스터 42 를 통과하는 증가된 전류의 결과로써, 내부 기준 노드 46 의 전압은 증가된다. 내부 기준 노드 46 의 전압이 증가함에 따라, 트랜지스터 42 게이트 소오스간 전압은 증가한다. 이는, 트랜지스터 42 양단의 저항을 감소시키면서, 트랜지스터 42 로 하여금 턴-온되기더 어렵게 하는 바, 이때 내부 기준 노드 46 은 트랜지스터 42 에 의해 그라운드에 접속된다. 이는, 내부 기준 노드들과 연관된 네가티브 피드백이고, 내부 기준 노드 46 의 전압이 증가할 수 있는 속도를 제한함으로써 상기 회로가 스위칭 가능한 속도를 감소 시칸다. 내부 기준 노드 48 도 유사하게 반대 방향으로 영향을 받는다.

그러므로, 본 발명의 목적은, 내부 기준 노드들과 연관된 네가티브 피드백을 제거함으로써, 그리고 증폭기 스위칭 시간을 가속시키기 위하여 전류원 증폭기를 포지티브 피드백으로 변화시키므로써, 개선된 전류원 증폭기를 제공하는데 있다. 본 발명은, 차동전류의 변화를 검출하기 위한 개선된 전류 센스 증폭기에 관한 것 이다.

본 발명은, 차동전류의 변화를 검출하기 위한 개선된 전류 센스 증폭기에 관한 것이다. 본 발명은, 반도체 메모리들의 비트라인들 및 데이타 라인들에서의 전류차를 감지하는데 특히 적합하다.

본 발명은, 상기회로가 상이한 값을 판독하는 것에 응하여 스위칭하는 시간 동안의 포지티브 피드백을 구체화한다. 이는 회로 입력단에서의 전류차에 대한 훨씬 더 빠른 반응을 조장한다. 반도체 메모리의 분야에서의 좀더 특정한 적용에 있어서, 본 발명은 메모리 판독을 훨씬 더 빨리 할 수 있도록 비트라인들의 쌍 및 데이타라인들의 쌍에서 전류차를 감지하는데 사용될 수 있다.

본 발명의 중요한 특징중의 하나는, 회로의 요건인 전력을 증가시키지 않고서도 더빠른 회로 동작이 달성될 수 있다는 것이다.

본 발명의 방법적인 면은, 두개의 입력 단자에서의 전류차에 기하여 두개의 출력 단자에서의 전압차를 발전 시키는 단계를 포함한다. 상기 두개의 입력단에서의 전류차는 주소지정된 메모리 셀의 상태와 관련된 임피던스로부터 연유한다. 상기 두개의 출력단에서의 전압차는, 전압차의 발생이 포지티브 피드백에 의해서 가속화되도록 하며, 전압차의 크기가 네가티브 피드백에 의하여 제어되도록 한다.

본 발명을 설명하는데 있어서, 첨부한 도면을 참조하기로 한다.

제2도는 본 발명에 따른 전류 센싱 차동 증폭기 (20) 를 보여준다. 제2도의 회로는, 제1도에 근거하며, 제1도에 보여진 유사한 구성요소들의 부재번호들은 제2도에서도 유사하게 넘버링된다. 일반적으로, 상기 회로는 포지티브 피드백을 포함하도록 개조되어있다. 트랜지스터 42 및 44 는, 그것들의 드레인들을 선택적으로 연결하므로써, 재구성되었다. 트랜지스터 42 의 드레인은 내부 기준 노드 46 으로부터 분리되어 내부 기준 노드 48 에 연결된다. 유사하게, 트랜지스터 44 의 드레인도 내부 기준 노드 48 로부터 분리되어 내부 기준 노드 46 에 연결된다.

제2도에 도시된 회로 20 의 일반적인 회로 동작은, 제1도에 도시된 종래 기술의 회로 10 의 일반적인 회로 동작과 동일하다. 하지만, 상기 변화들은 회로 10 에서 나타나는 스위칭에서의 고유의 제한점들을 극복하는데는 중요하다. 회로 10 은 트랜지스터 42 및 44 와 연관된 바람직하지 않는 제한사항들을 포함한다. 회로 10 에 나타나있듯이, 트랜지스터 42 및 44 는 내부 기준 노드 46 및 48 을 개조하기 위해 그들의 능력을 스스로 자체 제한한다. 이는 증폭기에 대해서 스위칭 속도를 느리게 하는 결과를 가져온다. 종래기술의 회로 (10) 에서. 트랜지스터 (24) 에서의 전류가 증가할 경우, 내부 기준 노드 (46) 의 전압이 증가한다. 이는, 트랜지스터 (42) 의 게이드 대 소오스 전압의 증가로 인해서, 트랜지스터 42 로 하여금 턴온하기가 더욱 어렵게 한다. 트랜지스터 42 는 내부 기준 노드 (46) 의 전압이 하향하도록 영향을 미치는 효과를 갖는다. 하지만 트랜지스터 36은 턴온하기 더욱 어렵게하는 효과에 의해 내부 기준 노드(46)의 전압이 상승되도록 하는 것이 바람직하다. 이는, 센스 증폭기에 대하여 더 빠른 응답시간을 제공하는 결과를 가져온다. 궁극적으로는 종래기술에서 내부 기준 노드 (46) 의 전압이 상승하지만, 상기 전압은 상기 하향하는 영향때문에 훨씬 더 천천히 상승한다.

본 발명의 실시예의 회로 (20) 에서, 트랜지스터 42 의 드레인은 내부 기준 노드 48 에 연결된다. 노드 46 의 전압이 상승함에 따라, 트랜지스터 42 는, 턴-온하기 더욱 어렵게되지만, 종래기술에서 그러하였듯이, 노드 46 을 그라운드에 접속시키지는 않는다. 대신에, 트랜지스터 42 는, 노드 48 을 더 강한 힘으로 그라운드에 접속시키면서, 턴온하기 더욱 어렵게 된다. 제2도에 도시된 바와 같이, 노드 48 은 트랜지스터 34 의 게이트 전극에 연결된다. 그러므로, 노드 48 을 그라운드에 접속시키는 것은, 트랜지스터 34 가 턴 오프되는 속도를 개선시키며, 그리하여 출력단 38 의 전압이 상승하도록 한다. 내부 기준 노드 46 에 대해 트랜지스터 44의 드레인의 연결부를 스위칭 하는 것은 (제2도에서 처럼), 유사하게 회로 스위칭 스피드를 향상시킨다.

내부 기준 노드 48 의 전압이 감소함에 따라서, 트랜지스터 44 가 턴 다운 (오프에 더 가깝게) 된다. 노드 48 이 그라운드에 접속되는 강도를 감소시키는 (종래기술에서 처럼) 대신에, 이제 트랜지스터 44 는 내부 기준 노드 46 울 그라운드로 이끄는 강도를 감소시킨다. 이는, 출력단 40 을 그라운드에 더 가깝게 접속시키면서 얼마나 빨리 턴온하는가를 가속화시킴으로써, 증폭기가 스위칭하는 속도를 개선한다. 포지티브 피드백의 이러한 용도들은 증폭기 (20) 의 스위칭 속도를 향상시키고, 반도체 메모리에서의 더 빠른 데이타 억세스를 허용한다.

“포지티브 피이드백 ” 이라는 용어는 다음과 같은 이유로 사용된다. 만약 노드 12 가 (전압에 있어) 하강한다면, (a) 이는 노드 46 이 하강하게 한다. 이는 (b) 소자 42 의 게이트-소오스 전압이 하강하게 한다. 이는 (c) 노드 48 에서의 전압이 상승하게 한다. 노드 48 이 상승함에 따라, (d) 소자 44 의 게이트-소오스 전압은 상승한다. 이러한 현상이 발생할 때, 이는 노드 46 이 전압에 있어 하강하게 한다. 그 결과 (a) 와 같이 되며, 이는 그것의 효과를 증가시키는 경향이 있는 피이드 백 루프이며, 따라서, 그것은 “포지티브 피이드백” 이라 불리게 된다.

포지티브 피드백은 위험할수있다. 그 게인은 아주 크게 될 수있어, 피드백할 경우, 그것은 회로 불안전성을 유도해낸다: 즉, 회로가 아주 강하게 스위칭하므로 다시 스위칭백할 수 없게되는 상황을 유도하게된다.

트랜지스터 30 및 32 는 잠재적인 회로 불안정성을 방지하는 네가티브 피드백을 제공한다. 앞서 설명했듯이, 트랜지스터 30 및 32 는 입력단 12 및 14 의 전압이 현저하게 변화하는 것을 방지하는 네가티브 피드백을 제공한다. 만약, 출력단 38 및 40 이 너무 떨어져서 스위칭을 시도한다면, 트랜지스터 30 또는 트랜지스터 32 중의 어느 하나는 턴-온하기 더 힘들어지므로 프로세스를 중단 하게 된다. 트랜지스터 30 및 32 에 의해서 창출된 네가티브 피드백이 회로의 안전성을 향상 시키는 반면, 증폭기가 스위치하는 속도에는 불리한 영향을 주지 않는다. 이는, 네가티브 피드백이 입력단 (12, 14) 에서, 전류가 아닌 전압을 조절하기 때문이다. 상기 포지티브 피드백은, 전압의 현저한 차이가 입력단 (12, 14) 에 나타나기 전에 전류의 차이의 결과로서 상기 회로가 스위칭하기 시작할 때, 시작한다. 상기 네가티브 피드백은 전압차가 있을때까지는 시작하지 않는다. 이는, 현재의 스위칭을 가속화하고 향상시키는 포지티브 피드백과, 회로 안정성을 유지시키고 장래의 더 빠른 스위칭을 위하여 입력단들의 전압차를 최소화시키는 네가티브 피드백의 효과적인 혼합을 제공한다. 상기 네가티브 피드백은 스위칭이 발생한후에 우선적으로 작용한다.

상기 비제한적인 실시예에서 설명했듯이, 본 발명은 n-채널 트랜지스터들을 대신하는 p-채널 트랜지스터, p-채널 트랜지스터를 대신하는 n-채널 트랜지스터, 그리고 스위칭된 소오스 전압들의 극성 (즉, 제1 소오스 전압이 VCC로 스위칭되고, 제2 소오스 전압은 그라운드로 스위칭된다.) 에 의해 선택적으로 구성될 수 있다.

제3도는, 본 발명에 따른, 특히 반도체 메모리 소자에서 잘 적용되는 전류 센싱 차동 증폭기 (80) 를 보여준다. 제3도의 회로는, 제2도에 근거하며, 제2도에 보인 유사한 회로 구성요소들에 대한 부재번호는 제3도에서도 유사하게 넘버링된다. 회로 80 은 기록가능 및 판독기능과 연관된 부가적인 회로망을 포함한다. 제3도는, “판독 인에이불 ” (READ-EN) (76), “판독 인에이블 ” (77), 그리고 “기록 인에이블 ” (WRITE-EN) (78) 등의 세개의 신호를 추가로 수신한다. 상기 신호 “판독 인에이블 ” 76 은, 메모리 셀 배열이 그 신호로 부터 판독할 수 있을 경우에, 액티브 “하이 ” 이다. 상기 다른 신호 “판독인에이블 ” 77 은 상기 신호 “판독인에이블 ” 76 의 보수이다. 신호 “판독인에이블 ” 77 은, 메모리 셀 배열이 그 신호로부터 판독할 수있을 경우에, “로우 ” 이다. 상기 신호 “기록인에이블 ” 은 메모리 셀 배열이 그 신호로 기록될 수 있을 경우에, “로우 ” 이다.

제3도는, 11 개의 트랜지스터와 한개의 NAND 게이트를 추가로 포함한다. 여섯개의 트랜지스터 50, 52, 54, 56, 58 및 60 은 신호 “판독 인에이블 ” 76 및 “판독 인에이블” 77 과 관련된다. 네개의 트랜지스터 64, 66,68 및 70 은 신호 “기록 인에이블” (78) 과 관련된다. NAND 게이트 (72) 는, 상기 메모리 셀이 판독 또는 기록될 수 없는 시기를 결정하는데 사용되며, 트랜지스터 62 를 제어하는데 사용된다.

여타의 트랜지스터와 NAND 게이트는, 하기의 방법으로, 이전에 설명했던 제2도의 회로 (20) 에 변경을 가한다. 트랜지스터 42 의 게이트는 더이상 직접적으로 내부 기준 노드 46 에 연결되지 않는다. 트랜지스터 42 의 게이트는, 트랜지스터 54을 통하여 내부 기준 노드(46에 연결되고, 트랜지스터 42의 게이트는 트랜지스터 50을 통하여 그라운드에 접속된다. 유사하게, 트랜지스터 44 의 게이트는 트랜지스터 56 을 통하여 내부 기준 노드 48 에 연결되고, 트랜지스터 44 의 게이트는 트랜지스터 52 를 통하여 그라운드에 접속된다. 트랜지스터 50 및 52 의 게이트들은 신호 “판독인에이블 ” 77 에 연결된다. 트랜지스터 54 및 56 의 게이트들은 신호 “판독인에이블 ” 76 에 연결된다. 내부 기준 노드 48 은 트랜지스터 60 을 통하여 VCC 에 연결된다. 내부 기준 노드 46 은 트랜지스터 58 을 통하여 VCC에 연결된다. 트랜지스터 58 및 60 의 양 게이트들은 신호 “판독인에이블 ” 76 에 연결된다. 네가티브 피드백을 제공하는 트랜지스터 30 의 게이트는, 트랜지스터 64 를 통하여 출력단 38 에 연결되며, 트랜지스터 66 을 통하여 VCC에 연결된다. 네가티브 피드백을 또한 제공하는 또다른 트랜지스터 32 의 게이트는 트랜지스터 70 을 통하여 출력 40 에 연결되며, 트랜지스터 68 을 통하여 VCC 에 연결된다. 트랜지스터 64, 66, 68 및 70의 게이트들은 신호 "기록 인에이블"(78)에 연결된다. 그리고, 마지막으로, 입력단12는 트랜지스터 62를 통하여 입력단 14에 연결된다. 트랜지스터 62의 게이트는 NAND 게이트(72)의 출력부에 연결된다. NAND게이트(72)는 "기록 인에이블"(78)에 연결된 일측 입력단과, "판독 인에이블" 77에 연결된 타측 입력단을 갖는다.

상기 센스 증폭기 회로(80)는, 메모리 셀이 판독되는 동안에만, 상술된 회로(20)에 유사한 기능을 필요료 한다. 그래서, 메모리 셀이 판독될 경우에, 신호 "판독 인에이블" 76은 "하이"로 되고 신호 "판독 인에이블" 77은 "로우"로 된다. 판독 동작도중, 신호 "기록 인에이블"(78)은 "하이"이다. 이는 트랜지스터 66 및 68을 오프 상태로 유지시키는 바, 그들은 그들의 게이트들이 신호 "기록 인에이블"에 연결되도록 된 p-채널 트랜지스터들이다. 트랜지스터 50, 52, 58, 60 및 62도 유사하게 오프 상태가 되고, 트랜지스터 54, 56, 64 및 70은 온 상태가 된다. 판독 동작도중, 회로 80은 기능적으로 회로 20과 등가이다.

기록 동작 도중, 센스 증폭기 회로 80은 주소지정된 전류값을 감지할 필요가 없다. 상기 주소지정된 메모리 셀은 기록될 것이며, 그 전류값은 업데이트 된다. 메모리 셀이 기록될 경우, 신호 "기록 인에이블"(78)은 "로우"로 간다. 신호 "판독 인에이블" 76은 "로우"이고 신호 "판독 인에이블" 77은 "하이"이다. 이는, 센스 증폭기를 비활성화 모드 혹은 대기상태 모드에 놓이게 한다. 출력신호(38, 40)는 둘다 그라운드에 접속된다. 트랜지스터 58 및 60은 내부 기준 노드 46 및 48을 VCC에 연결시키면서 턴온된다. 이는 트랜지스터 22, 24, 26 및ㅍ 28을 턴오프시키고, 트랜지스터 34 및 36을 턴온시킨다. 트랜지스터 34 및 36을 턴온시키므로써, 양 출력 신호(38, 40)가 그라운드에 접소된다. 트랜지스터 54 및 56은 트랜지스터 42 및 44를 그들 각각 내부 기준 노드(48, 46)로부터 분리시킨다. 트랜지스터 50 및 52는 온으로 되며, 트랜지스터 42 및 44를 그라운드에 접속시킨다. 그 결과로서, 트랜지스터 42 및 44가 오프로 된다. 입력 단자들(13, 14)은 상기 회로의 나머지로부터 분리된다. 트랜지스터 70 및 64는 오프되며, 트랜지스터 30 및 32의 게이트들을 출력 단자들(38, 40)로부터 분리시킨다. 트랜지스터 66 및 68 은 온으로되며, 트랜지스터 30 및 32 의 양 게이트들을 VCC에 연결시킨다. 트랜지스터 30 및 32의 게이트들을 VCC에 연결시키므로써, 트랜지스터 30 및 32가 턴오프된다. 트랜지스터 62는, "하이"로 되는 NAND 게이트(72)의 출력의 결과로 오프로 된다.

요약해보면, 기록 동작도중, 전류 센스 증폭기는 메로리 셀 배열로부터 효과적으로 격리된다. 입력 단자들(13, 14)은 전류 센스 증폭기 회로(80)의 나머지로부터 분리된다. 출력단자들(38,40)은 그라운드에 접속된다.

메모리 판독도 메모리 기록도 하지않는 동안에, 신호 "판독 인에이블" 76은 "로우"이고, 신호 "판독 인에이블" 77 및 "기록 인에이블" (78)은 둘다 "하이"이다. 이 예에서, NADA 게이트(72), "판독 인에이블"(77), 그리고 "기록 인에이블"(78)으로의 입력들 모두는 "하이"이며, 출력부의 값을 "로우"로하는 결과를 가져온다. 트랜지스터 62는 입력 단자 12를 입력단자 14에 연결시키고 있다. 이는, 차기의 메모리 판독중에 더 빠른 판독을 허용하는 두개의 입력 단자들(12, 14) 사이의 어떠한 전압차도 효과적으로 제거한다.

제2도와 제3도 둘다, 본 발명에 따른 개선된 전류 센스 증폭기를 나타낸다. 회로 특성들 중의 하나는 전력 소비를 증가시키지 않고, 전류차의 더 빠른 감지를 허용한다.

본 발명이 실시예를 참조로 하여 설명되었지만, 이 설명은 제한된 의미로 기술하려는 의도는 아니며, 본 발명의 범위내에서 어떠한 대체적인 형태도 포함하려

고 하는 의도이다. 다른 실시예들은 물론 상기 기술된 실시예의 다양한 변경은, 이상의 설명을 참조하여 본 기술분야에서의 당업자에게 명백해질 것이다. 본 발명은 하기의 청구범위에서 정해질 것이다.

Claims (13)

1. 제1 및 제2 입력과, 제1 및 제2 출력과, 제2 소오스 전압에 제1 소오스 전압을 각각 연결하는 제1 및 제2회로 도통로와, 제1 및 제2기준 노드와 제3 및 제4회로 도통로를 포한하는 기준 전압회로를 포함하며; 상기 제1 및 제2회로 도통로는 제1, 제2 및 제3 트랜지스터를 포함하며; 상기 제1 트랜지스터는 상기 제1 입력 및 상기 제1 출력 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 상기 제1기준 노드에 연결되며; 상기 제2 트랜지스터는 상기 제1 입력 및 상기 제 1 소오스 전압 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 네가티브 피드백을 제공하도록 상기 제1 출력에 연결되며; 상기 제3 트랜지스터는 상기 제1 출력 및 상기 제2 소오스 전압 사이에 연결된 소오스-두레인 도통로를 가지며, 그 제어 전극은 상기 제1 기준 노드에 연결되며; 상기 제2회로 도통로는 제4, 제5 및 제6 트랜지스터를 포함하며; 상기 제4 트랜지스터는 상기 제2 입력 및 산기 제2 출력 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 상기 제2 기준 노드에 접속되며; 상기 제5 트랜지스터는 상기 제2 입력 및 상기 제1 소오스 전압 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 네가티브 피드백을 제공하기 위하여 상기 제2 출력 에 연결되며; 상기 제6 트랜지스터는 상기 제2출력 및 상기 제2 소오스 전압 사이에 연결된 소오스-드레인 도톨로를 가지며, 그 제어 전극은 상기 제2기준 노드에 연결되며; 상기 기준 회로의 상기 제3 회로 도통로는, 상기 제1 입력 및 상기 제2 소오스 전압 사이에 연결되며, 제1 임피던스 및 제7 트랜지스터를 포함하며; 상기 제1 임피던스는 상기 제1 입력 및 상기 제2기준 노드 사이에 연결되며; 상기 제 7 트랜지시트넌 상기 제2 기준 노드 및 상기 제2소오스 전압 사이에 연결된 소오스-드레인 도톨로를 갖으며, 그 제어 전극은 포지티브 피드백을 제공하도록 상기 제1 기준 노드에 연결되며; 상기 기준 회로의 상기 제4회로 도통로는, 상기 제 2 입력 및 상기 제2 소오스 전압 사이에 연결되며, 제2 임피던스 및 제8트랜지스터를 포함하며; 상기 제2 임피던스는 상기 제2 입력 및 상기 제1 기준 노드 사이에 연결되며; 상기 제 8트랜지스터는 상기 제1 기준 노드 및 상기 제 2소오스 전압 사이에 연결된 소오스-드레인 도통로를 갖으며, 그 제어 전극은 포지티브 피드백을 제공하도록 상기 제2기준 노드에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.
2. 제1항에 있어서, 상기 제1 임피던스는 제9 트랜지스터를 포함하며, 상기 제2임피던스는 제 10 트랜지스터를 포함하며; 상기 제9 트랜지스터는 상기 제1 입력 및 상기 제2 기준 노드 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 상기 제2 기준 노드에 연결되며; 상기 제 10 트랜지스터는 상기 제2 입력 및 상기 제 1 기준 노드 사이에 연결된 소오스-드레인 도통로를 가지며, 그 제어 전극은 상기 제1 기준 노드에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.
3. 제2항에 있어서, 상기 제1, 제 2, 제 4, 제 5, 제 9 및 제 10 트랜지스터는 p-채널 트랜지스터이며, 상기 제 3, 제 6, 제 7, 및 제 8 트랜지스터는 n-태널 트랜지스터인 것을 특징으로 하는 반도체 회로용 증폭기.
4. 제3항에 있어서, 제 1, 제4, 제 9 및 제10 트랜지스터는, 그들이 포화상태에서 동작하며 그들의 소오스 및 드레인 사이의 전압 변화에 둔감하도록 크기가 정해지는 것을 특징으로 하는 반도체 회로용 증폭기.
5. 제3항에 있어사, 상기 제 3, 제 6, 제 7 및 제 8 트랜지스터는, 그들의 드레인 및 소오스 사이의 전류 및 전압의 작은 변화에 민감하도록 크기가 정해지는 것을 특징으로 하는 반도체 회로용 증폭기.
6. 제2항에 있어서, 상기 제 1, 제 2, 제 4, 제5, 제 9 및 제 10 트랜지스터는 n-채널 트랜지스터이고, 상기 제 3, 제 6, 제 7 및 제 8 트랜지스터는 p- 채널 트랜지스터인 것을 특징으로 하는 반도체 회로용 증폭기.
7. 제6항에 있어서, 상기 제 1, 제 4, 제 9 및 제 10 트랜지스터는 그들이 포화상태에서 동작하며, 그들의 드레인 및 소오스 사이의 전압 변화에 둔감하도록 크기가 정해지는 것을 특징으로 하는 반도체 회로용 증폭기.
8. 제6항에 있어서, 상기 제 3, 제 6, 제 7 및 제 8 트랜지스터는, 그들의 드레인 및 소오스 사이의 전류 및 전압의 작은 변화에 민감하도록 크기가 정해지는 것을 특징으로 하는 반도체 회로용 증폭기.
9. 제1항에 있어서, 상기 제 1 및 제 2 입력은 한 쌍의 비트 라인에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.
10. 제1항에 있어서, 상기 제 1 및 제 2 입력은 한 쌍의 데이터 라인에 연결되는 것을 특징으로 하는 반도체 회로용 증폭기.
11. 메모리 셀의 상태를 감지하는 방법에 있어서, 상기 메모리 셀의 상태에 관계된 임피던스에 의거하여 증폭기의 두 개의 입력에서 차동 전류를 발생시키는 단계와, 상기 차동전류의 쌍에 따라 상기 증폭기에서 전압 전달을 발생시키는 단계와, 상기 두 개의 입력에서 발생된 상기 차동 전류에 응하는 포지티브 피드백에 의해, 상기 증폭기에서의 상기 전압 전달을 가속화시키는 단계와, 네가티브 피드백으로 상기 입력에서의 전압을 제어하는 단계와, 상기 차동전류의 쌍에 의거한 상기 증폭기의 두개의 출력에서의 차동 전압을 발생시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 상태 감지 방법.
12. 제11항에 있어서, 상기 두개의 입력은 한 쌍의 비트 라인에 연결되는 것을 특징으로 하는 메로리 셀의 상태 감지방법.
13. 제12항에 있어서, 상기 두 개의 입력은 한 쌍의 데이터 라인에 연결되는 것을 특징으로 하는 메로리 셀의 상태 감지방법.