JP3086903B2

JP3086903B2 - 電流感知増幅器

Info

Publication number: JP3086903B2
Application number: JP07182054A
Authority: JP
Inventors: アレンファウジョン
Original assignee: モーゼルバイテリックインコーポレイテッド
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 2000-09-11
Anticipated expiration: 2015-09-11
Also published as: JPH0917182A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２つの入力端子間の差電
流の変化を検出して増幅するための電流感知増幅器（セ
ンスアンプ）に係り、特に、半導体メモリのビット線と
データ線とにおける電流差を感知するための正帰還方式
の電流感知増幅器に関する。

【０００２】

【従来の技術】半導体メモリは、しばしばマイクロプロ
セッサと接続して、情報を格納するために使用される。
典型的な記憶装置は、各種回路構成要素と一体の記憶素
子（メモリセル）の配列で構成されている。各メモリセ
ルは、一般に“１”または“０”の２進フォーマット
で、普通は一連のデータを格納することができる。メモ
リセルの各行は、ワード線に対応し、それによりアクセ
スが可能である。また、メモリセルの各列は、ビット
線、しばしば一組のビット線に対応し、それによりアク
セスが可能である。配列内の各行とビット線との各交点
において、または、その近くに、各メモリセルが配置さ
れている。

【０００３】特定のメモリセルからデータを読み取り、
または、データを書き込むために、記憶装置には、どの
セルがアクセスされるのか伝えられなければならない。
これは、アドレスを読み取ること、および、それを行ア
ドレスおよび列アドレスにデコードすることにより行わ
れる。行アドレスは、特定のメモリセルがあるワード線
を位置付けし、それを起動するために使用される。ワー
ド線を起動することにより、行と接続されているすべて
のメモリセルは、各ビット線へ接続される。次に、列ア
ドレスにより、選択されたメモリセルのための一対のビ
ツト線が、一対のデータ線に接続され、適切なデータが
それらの間で転送される。メモリ読み取りの場合には、
データは、メモリセルからデータ線へ送られる。メモリ
書き込みの場合には、データは、データ線からメモリセ
ルへ送られる。このようにしてメモリアドレス中におい
ては、特定のメモリセルがデータ線に接続される。

【０００４】メモリ読み取り中には、メモリセルから読
み取られた信号により電圧差が生じる。この電圧差は小
さく、一般に１００〜２００ｍＶの範囲である。このよ
うに電圧差が小さいので、それがこの後に続く段階にお
いて論理回路により使用される前に、増幅する必要があ
る。増幅は、しばしば多段階で感知増幅器（センスアン
プ）により行われる。増幅器の入力端子がデータ線に接
続されているならば、この増幅器は感知増幅器と呼ばれ
る。増幅器の入力がワード線へ接続されていれば、しば
しばこの感知増幅器は前置感知増幅器（プレ・センスア
ンプ）と称される。

【０００５】従来の感知増幅器は、二つの入力線の間の
電圧差を感知し、それを増幅するようになっている。し
かし、ビット線とデータ線との間には容量的に負荷（ラ
インキャパシタンス）があるので、印加された電圧の差
を感知増幅器へ送るのに遅れが生じる。このためメモリ
セルからデータを読み取るに要する時間が、全体的に増
加するという問題があった。

【０００６】ところで、電圧がゆっくり応答している
間、電流は殆ど瞬間的に変化する。このため、電圧差を
感知する従来の感知増幅器に対立するものとして、２つ
の入力線の間の電流差を感知する電流感知差動増幅器が
開発されている。この電流感知差動増幅器は、ビット線
またはデータ線の変化に対して非常に敏速に応答するも
ので、インモス・コーポレーション所有の米国特許Ｎ
ｏ．４，７６６，３３３号明細書（名称“電流感知差動
増幅器”）によく記載されている。ここにおける開示内
容は本明細書に取り入れられている。

【０００７】図３はこの従来の電流感知差動増幅器（以
下、感知増幅器という）１０の構成を表すものである。
この感知増幅器１０は初期電流感知差動増幅器であり、
トランジスタ２４，２６，４２，４４を含む基準電圧回
路１１、入力端子（第１の入力端子）１２、入力端子
（第２の入力端子）１４、トランジスタ（第１の負帰還
トランジスタ）３０、トランジスタ（第２の負帰還トラ
ンジスタ）３２、および電圧増幅器として動作する残り
の回路を有している。

【０００８】入力端子１２は、２つトランジスタ２２，
２４の各ソースに接続されている。トランジスタ２２，
３４，２６，４４の各ゲートと、トランジスタ２６，４
４の各ドレインはそれぞれノード（第１の基準ノード，
内部基準ノード）４８に接続されている。トランジスタ
２４，２８，３６，４２の各ゲートと、トランジスタ２
４，４２の各ドレインは、それぞれノード（第２の基準
ノード，内部基準ノード）４６に接続されている。トラ
ンジスタ２２のドレインは、負荷トランジスタ３４を介
して接地されると共に、出力端子（第１の出力端子）３
８に接続されている。同様に、トランジスタ２８のドレ
インは負荷トランジスタ３６を介して接地されると共
に、第２の出力端子４０に接続されている。ノード４８
は負荷トランジスタ４４を介して接地されている。

【０００９】その他に、感知増幅器１０は、二つのトラ
ンジスタ（負帰還トランジスタ）３０，３２を有してい
る。トランジスタ３０は、入力端子（第１の入力端子）
１２を電源Ｖ_CC（第１の電源（電圧源））に接続してい
る。トランジスタ３２は、入力端子（第２の入力端子）
１４をＶ_CCに接続している。トランジスタ３０，３２
は、インピーダンス負荷として働き、入力端子１２，１
４に送られるメモリ配列内の変化を感知する。２つのト
ランジスタ３０，３２の各ゲートは出力端子３８，４０
に接続されている。これによりトランジスタ３０，３２
は負帰還を構成し、両方の入力端子１２，１４が電圧に
関して相対的に閉じられるようになっている。負帰還動
作については以降に詳細に説明する。

【００１０】なお、ここでは、上記トランジスタ２２，
２４，２６，２８，３０，３２はそれぞれｐ型ＭＯＳ
（Metal Oxide Semiconductor)トランジスタ、トランジ
スタ３４，３６，４２，４４はそれぞれｎ型ＭＯＳトラ
ンジスタにより構成されている。

【００１１】トランジスタ２２，２４，２６，２８の相
対的大きさは、トランジスタ３４，３６，４２，４４の
相対的大きさと同様に重要である。トランジスタ２２，
２４，２６，２８の各チャネルはかなり大きくなってい
る。従って、トランジスタ２２，２４，２６，２８はそ
れぞれ飽和状態にバイアスされ、大電流を引出してお
り、それらのドレイン・ソース間の電流と電圧との変化
は感知しない。トランジスタ３４，３６，４２，４４の
各チャネルは小さくなっている。従って、それらのトラ
ンジスタ３４，３６，４２，４４は、各々のドレイン・
ソース間の電流および電圧の変化を感知する。

【００１２】感知増幅器１０は、一組のデータ線または
ビット線からの信号を入力信号として受信することによ
り動作を開始する。ここで、データ線には始動状態のデ
ータ“０”が最初に存在するとする。この状態では、入
力端子１２の電圧は入力端子１４の電圧よりも低い。デ
ータの状態が変化すると、アドレスの変化または同様な
現象により、入力端子１２の電圧は、上昇しようとする
か、または、低下しようとする入力端子１４の電圧より
も高くなろうとする。この電圧変化は、データ線に存在
する大きなラインキャパシタンスのために遅い。感知増
幅器が電圧変化に応答するならば、出力は同様にゆっく
り応答する。電圧がゆっくり変化している間、電流はデ
ータ線の変化により殆ど瞬間的に変化する。

【００１３】入力端子１４に接続されたデータ線の電圧
が低下しようとすると、電流は感知増幅器１０からデー
タ線へ流れる。しかし、上記ラインキャパシタンスによ
り入力端子１４における電圧は変わらないままであり、
トランジスタ３２のドレイン・ソース間の電圧と、ゲー
ト・ソース間の電圧は、変わらずに維持される。従っ
て、トランジスタ３２を通じて供給される電流も変わら
ない。回路から入力端子１４をへて引き出された余分な
電流によって、トランジスタ２６，２８を経て流れる電
流は少なくなる。トランジスタ４４を通って流れる電流
はトランジスタ２６を流れる電流と等しい。従って、ト
ランジスタ４４を流れる電流も同様に少なくなる。

【００１４】この感知増幅器１０においては、トランジ
スタ３６，４４の各チャネルは小さく、電流と電圧の両
方の変化を良く感知するように設計されている。これ
は、チャネルの幅対長さの比（Ｗ／Ｌ）が小さいことを
意味する。通電している時、この比が小さい程、トラン
ジスタのインピーダンスは高くなる。この高いインピー
タンスのトランジスタ４４のために、トランジスタ４４
にかかる電圧は、電流の低下に応答してかなり低下す
る。これにより内部基準ノード４８の電圧が低下する。
トランジスタ２６は比較的に大きく、飽和状態で動作す
るので、内部基準ノード４８は、トランジスタ２６を経
た電流または入力端子１４における電圧に影響を与える
ことなく、かなり低下する。

【００１５】内部基準ノード４８の電圧が低下すると、
トランジスタ３４のゲート・ソース間の電圧も低下す
る。これにより出力端子３８の電圧が上昇する。トラン
ジスタ２２のゲート・ソース間の電圧は増加するが、ト
ランジスタ２２の大きさが比較的に大きいので、飽和し
たままであり、出力端子３８における電圧は、トランジ
スタ２２の動作に影響を与えることなく上昇する。

【００１６】入力端子１４の電圧と同様に、入力端子１
２の電圧も、データ線に関連するキャパシタンスが高い
ので、変化するのが遅い。これにより、トランジスタ３
０は、引き続いて同量の電流を供給する。入力端子１２
での消費電流が減少することから、その分の余分な電流
がトランジスタ２２，２４へ供給される。トランジスタ
２４における電流が増加することにより、トランジスタ
４２の電流が増加する。トランジスタ４２のチャネルの
大きさが前述のように決定されているので、内部基準ノ
ード４６の電圧が上昇する。内部基準ノード４６の電圧
の上昇により、出力端子４０はトランジスタ３６を経て
強く接地された状態となる。

【００１７】このように入力端子１２および入力端子１
４における電流の変化に応答して、出力端子３８と出力
端子４０との間に電圧差が生じる。

【００１８】感知増幅器１０は、このような作用に加
え、トランジスタ３０，３２による負帰還動作をなす。
例えば、入力端子１４が電流をより引き出す結果、出力
端子４０の電圧が低下するので、トランジスタ３２のゲ
ート・ソース間の電圧は高くなる。これによりトランジ
スタ３２がより強くターンオンし、入力端子１４におけ
る電圧が上昇する。これは、データ線により及ぼされた
影響と反対である。この負帰還動作により、入力端子１
２と入力端子１４との間の電圧差が最小に保持される。
入力端子１２と入力端子１４との間の電圧差が最小に保
持されることにより、更に、スイッチング動作はより速
く、容易に行われる。

【００１９】

【発明が解決しようとする課題】しかし、この感知増幅
器１０は、スイッチング性能を低下させる固有の特性を
有している。すなわち、上記のスィッチング動作の間、
トランジスタ４２を流れる増加電流により、内部基準ノ
ード４６の電圧が増加する。内部基準ノード４６の電圧
が高くなるので、トランジスタ４２のゲート・ソース間
の電圧が上昇する。これによりトランジスタ４２はより
強くターンオンし、トランジスタ４２の抵抗が減少して
内部基準ノード４６が接地される。これは内部基準ノー
ドに関連した負帰還であり、これによって内部基準ノー
ド４６における電圧の上昇速度が制限され、回路のスイ
ッチング速度が遅くなる。内部基準ノード４８は、同様
に、反対方向に影響を受ける。

【００２０】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、内部基準ノードに関連する負帰還を
除去し、正帰還に変えることにより、スイッチング速度
をより短くすることができる電流感知増幅器を提供する
ことにある。

【００２１】

【課題を解決するための手段】本発明は、第１の入力端
子および第２の入力端子と、第１の出力端子および第２
の出力端子と、それぞれ第１の電源と第２の電源との間
に設けられた第１の回路および第２の回路と、第１の基
準ノードと第２の基準ノードおよび第３の回路と第４の
回路を含む基準電圧回路とを有する電流感知増幅器であ
って、前記第１の回路が、第１のトランジスタ、第２の
トランジスタおよび第３のトランジスタを含み、前記第
１のトランジスタが、前記第１の入力端子と前記第１の
出力端子との間に接続されたソースードレイン電流路
と、前記第１の基準ノードに接続された制御電極とを有
し、前記第２のトランジスタが、前記第１の入力端子と
前記第１の電源との間に接続されたソースードレイン電
流路と、負帰還を行うために前記第１の出力端子に接続
された制御電極とを有し、前記第３のトランジスタが、
前記第１の出力端子と前記第２の電源との間に接続され
たソースードレイン電流路と、前記第１の基準ノードに
接続された制御電極とを有し、前記第２の回路が、第４
のトランジスタ、第５のトランジスタ、および第６のト
ランジスタを含み、前記第４のトランジスタが、前記第
２の入力端子と前記第２の出力端子との間に接続された
ソースードレイン電流路と、前記第２の基準ノードに接
続された制御電極とを有し、前記第５のトランジスタ
が、前記第２の入力端子と前記第１の電源との間に接続
されたソースードレイン電流路と、負帰還を行うために
前記第２の出力端子に接続された制御電極とを有し、前
記第６のトランジスタが、前記第２の出力端子と前記第
２の電源との間に接続されたソースードレイン電流路
と、前記第２の基準ノードに接続された制御電極とを有
し、前記基準電圧回路の第３の回路が、前記第１の入力
端子と前記第２の電源との間に接続され、かつ、第１の
インピーダンス回路と第７のトランジスタとを含み、前
記第１のインピーダンス回路が前記第１の入力端子と前
記第２の基準ノードとの間に接続され、前記第７のトラ
ンジスタが、前記第２の基準ノードと前記第２の電源と
の間に接続されたソースードレイン電流路と、正帰還を
行うために前記第１の基準ノードに接続された制御電極
とを有し、前記第１の基準電圧回路の第４の回路が、前
記第２の入力端子と前記第２の電源との間に接続され、
かつ、第２のインピーダンス回路と第８のトランジスタ
とを含み、前記第２のインピーダンス回路が前記第２の
入力端子と前記第１の基準ノードとの間に接続され、前
記第８のトランジスタが、前記第１の基準ノードと前記
第２の電源との間に接続されたソースードレイン電流路
と、正帰還を行うために前記第２の基準ノードに接続さ
れた制御電極とを有することを特徴とするものである。

【００２２】この電流感知増幅器では、回路が差電流を
読み取ることに応答して切り換える期間の間、正帰還を
取り入れている。これにより回路の２つの入力の電流差
に対して、非常に速い応答をする。この電流感知増幅器
を半導体メモリに適用する場合には、一対のビット線ま
たは一対のデータ線の電流差を感知するために使用さ
れ、より敏速なメモリ読み取りが可能になる。

【００２３】本発明の重要な特徴の一つは、電力消費を
増大させることなく、回路動作を速くすることができる
ことである。

【００２４】本発明によるメモリセルの状態を感知する
方法は、メモリセルの状態に関するインピーダンスに基
づいて増幅器の２つの入力端子において異なる電流を発
生させる段階と、前記異なる電流の組に従って前記増幅
器に電圧変化を発生させる段階と、前記２つの入力端子
に発生した異なる電流に応答した正帰還により前記増幅
器の電圧変化を加速させる段階と、前記増幅器の動作を
安定させるために、前記入力端子における電圧を負帰還
により制御する段階と、前記異なる電流の組に基づいて
前記増幅器の２つの出力端子に異なる電圧を発生させる
段階とを含むものである。

【００２５】この方法では、２つの入力端子における電
流差に基づいて、２つの出力端子に電圧差が生じる。こ
の入力端子側の電流差は、アドレスされたメモリセルの
状態に対応したインピーダンスに起因している。一方、
出力として発生する電圧差は、電流差が増幅器の正帰還
回路に入力された結果生じるが、正帰還は電位差の発生
を加速するので、スイッチング速度が向上し、メモリ上
のデータアクセス速度がより速くなる。また、出力電圧
の大きさは負帰還回路により制御され、これにより増幅
器の動作安定性が保障される。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００２７】図１は、本発明の第１の実施例に係る電流
感知増幅器２０の構成を表すものである。なお、図３と
同一構成部分については同一符号を付して、以下説明す
る。本実施例の電流感知増幅器２０は、図３に示した従
来の感知増幅器１０が正帰還動作を行うように改良した
ものである。

【００２８】ここで、トランジスタ２２，３０，３４に
より第１の回路２０Ａ、トランジスタ２８，３２，３６
により第２の回路２０Ｂがそれぞれ構成されている。ま
た、トランジスタ２４，４４により第３の回路１１Ａ、
トランジスタ２６，４２により第４の回路１１Ｂがそれ
ぞれ構成され、これら第３の回路１１Ａおよび第４の回
路１１Ｂにより基準電圧回路１１が構成されている。

【００２９】本実施例では、トランジスタ４２のドレイ
ンはトランジスタ４４のゲートに、また、トランジスタ
４４のドレインはトランジスタ４２のゲートに接続され
ている。トランジスタ４２のドレインは、内部基準ノー
ド４６ではなく、内部基準ノード４８に接続されてい
る。同様に、トランジスタ４４のドレインは、内部基準
ノード４８ではなく、内部基準ノード４６に接続されて
いる。

【００３０】この電流感知増幅器２０の一般的な回路動
作は、図３に示した従来の感知増幅器１０の動作とほぼ
同様である。しかし、その違いが、感知増幅器１０に生
じるスイッチングの制約を克服する上で重要である。感
知増幅器１０は、前述のようにトランジスタ４２，４４
に関連して望ましくない制約を含んでいる。従来の感知
増幅器１０のように構成した場合、トランジスタ４２，
４４は、内部基準ノード４６，４８を修正するその能力
において、それ自体を制限した状態となっている。これ
が前述のように感知増幅器１０のスイッチング速度が遅
くなる要因となっている。

【００３１】従来の感知増幅器１０においては、トラン
ジスタ２４の電流が増加すると、内部基準ノード４６の
電圧は高くなる。これによりトランジスタ４２がより強
くターンオンし、トランジスタ４２のゲート・ソース間
の電圧が上昇する。このトランジスタ４２の作用が、内
部基準ノード４６の電圧を降下させるように影響する。
しかし、内部基準ノード４６の電圧は高くなって、トラ
ンジスタ３６をより強くターンオンさせることが望まし
い。これにより感知増幅器の応答時間は速くなる。従来
技術では、内部基準ノード４６の電圧は最終的には高く
なるものの、上記トランジスタ４２による降下方向への
影響により、非常にゆっくり上昇することとなる。

【００３２】本実施例の電流感知増幅器２０において
は、トランジスタ４２のドレインは内部基準ノード４８
に接続されている。内部基準ノード４６の電圧が高くな
ると、トランジスタ４２は速くターンオンするが、従来
技術のように内部基準ノード４６が接地されることはな
い。その代わり、トランジスタ４２がより強くターンオ
ンして内部基準ノード４８を確実に接地させる。図１で
は、内部基準ノード４８はトランジスタ３４の制御電極
（ゲート電極）に接続されている。従って、内部基準ノ
ード４８が接地されることにより、トランジスタ３４の
ターンオフ速度が速くなり、出力端子３８の電圧が上昇
する

【００３３】図１では、トランジスタ４４のドレインの
接続は内部基準ノード４６へ切り換えられており、同様
に、回路のスイッチング速度が速くなる。内部基準ノー
ド４８の電圧が低下すると、トランジスタ４４はオフに
より近くターンダウンする。従来技術が内部基準ノード
４８を接地させる強度を減少させる代わりに、本実施例
では、トランジスタ４４が、内部基準ノード４６を接地
させる強さを減少させる。これによりトランジスタ３６
のターンオン動作が加速され、電流感知増幅器２０が切
り換わる速度が速くなり、出力端子４０が強く接地され
る。このような正帰還動作により、本実施例の電流感知
増幅器２０ではスイッチング速度が速くなり、半導体メ
モリにおいて、データのアクセス速度がより速くなる。

【００３４】なお、本明細書においては、「正帰還」と
いう表現を次の理由によって使用する。もし、入力端子
１２の電圧が低下すると、（ａ）内部基準ノード４６の
電圧が低下する。これにより、（ｂ）トランジスタ４２
のゲート・ソース間の電圧が低下する。更に、これによ
って、（ｃ）内部基準ノード４８の電圧が上昇する。内
部基準ノード４８の電圧が上昇すると、（ｄ）トランジ
スタ４４のゲート・ソース間の電圧が上昇する。トラン
ジスタ４４のゲート・ソース間の電圧が上昇すると、
（ｅ）内部基準ノード４６の電圧が低下する。（ｅ）の
結果は（ａ）の場合と同様であるので、これはその効果
を増加させる帰還ループであり、そのため、このような
動作を「正帰還」と称する。

【００３５】このような正帰還は不都合な面もある。す
なわち、利得が大きいので、帰還されると、その利得に
より回路が不安定になる。その状態では、回路は非常に
強く切り換えられるので、元へ切り換えることができな
い。トランジスタ３０，３２は、負帰還動作を行うこと
により回路の潜在的な不安定状態を防止する。前述のよ
うに、トランジスタ３０，３２は、入力端子１２と入力
端子１４の電圧が大きく変動するのを防止するための負
帰還動作を行う。出力端子３８と出力端子４０があまり
速くスイッチングしようとすると、トランジスタ３０ま
たはトランジスタ３２のいずれかがターンオンして、こ
の動作を停止させる。

【００３６】２つのトランジスタ３０，３２により生成
される負帰還は、回路の安定性を高めるが、増幅器のス
イッチング速度に悪影響を与えることはない。この理由
は、負帰還が、電流ではなく、入力端子１２，１４にお
ける電圧を調整するからである。大きな電圧差が入力端
子１２，１４に現れる前に、回路が電流差によりスイッ
チングを始めると、正帰還動作が開始される。負帰還動
作は、電圧に差が生じるまで開始しない。すなわち、本
実施例では、実際のスイッチング動作を強化し、速度を
速くするための正帰還動作と、回路の安定性を維持し、
先のより敏速なスイッチングのために、入力端子１２，
１４間の電圧差を最小にするための負帰還と、を効果的
に組み合わせたものである。負帰還は、主に、スイッチ
ング動作が行われた後に開始される。

【００３７】図２は本発明の第２の実施例に係る電流感
知増幅器（電流感知差動増幅器）８０の構成を表すもの
である。この電流感知増幅器８０は、特に、半導体メモ
リに適用する場合に好適である。電流感知増幅器８０は
図１の感知増幅器２０に基づいており、図１と同一の回
路構成要素については同一符号を付してその説明を省略
する。

【００３８】電流感知増幅器８０は、図２の電流感知増
幅器２０の構成に加え、書き込みおよび読み取りの両動
作に関連した他の回路構成要素を有している。すなわ
ち、３つの信号端子（ＲＥＡＤ−ＥＮ７６、／ＲＥＡＤ
−ＥＮ７７および／ＷＲＩＴＥ−ＥＮ７８）を有してい
る。ＲＥＡＤ−ＥＮ７６における信号は、メモリセル配
列が読み取り可能状態の場合に、ハイレベル（アクチィ
ブハイ）となる。／ＲＥＡＤ−ＥＮ７７における信号
は、ＲＥＡＤ−ＥＮ７６における信号を補完するもので
ある。メモリセル配列が読み取り可能状態の場合には、
／ＲＥＡＤ−ＥＮ７７における信号はローレベルとな
る。メモリセル配列が書き込み可能状態のときに、／Ｗ
ＲＩＴＥ−ＥＮ７８における信号はローレベルとなる。

【００３９】電流感知増幅器８０は、更に、１１個のト
ランジスタ５０，５２，５４，５６，５８，６０，６
２，６４，６６，６８，７０と、１つのナンドゲート７
２とを有している。このうちトランジスタ５０，５２の
各ゲート（制御電極）はそれぞれ／ＲＥＡＤ−ＥＮ７７
に接続されている。また、トランジスタ５４，５６，５
８，６０の各ゲート（制御電極）はＲＥＡＤ−ＥＮ７６
に接続されている。トランジスタ６４，６６，６８，７
０の各ゲート（制御電極）はそれぞれ／ＷＲＩＴＥ−Ｅ
Ｎ７８に接続されている。ナンドゲート７２は、メモリ
セルが読み取り、または、書き込みがなされないタイミ
ングを決定し、トランジスタ６２を制御するために使用
される。

【００４０】これらのトランジスタ５０，５２，５４，
５６，５８，６０，６２，６４，６６，６８，７０とナ
ンドゲート７２を追加することにより、本実施例では、
第１の実施例の電流感知増幅器２０の構成要素が以下に
説明するように変形されたものとなっている。すなわ
ち、トランジスタ４２のゲートは、ここでは内部基準ノ
ード４６に直接に接続されず、トランジスタ５４を介し
て内部基準ノード４６に接続されると共に、トランジス
タ５０を介して接地されている。同様に、トランジスタ
４４のゲートは、ここではトランジスタ５６を介して内
部基準ノード４８に接続されると共に、トランジスタ５
２を介して接地されている。

【００４１】内部基準ノード４８はトランジスタ６０を
介して電源Ｖ_CCに接続されている。内部基準ノード４６
はトランジスタ５８を介してＶ_CCに接続されている。負
帰還動作を行うトランジスタ３０のゲートは、トランジ
スタ６４を介して出力端子３８に接続されると共に、ト
ランジスタ６６を介してＶ_CCに接続されている。同様
に、負帰還動作を行うトランジスタ３２のゲートは、ト
ランジスタ７０を介して出力端子４０に接続されると共
に、トランジスタ６８を介して電源Ｖ_CCに接続されてい
る。入力端子１２は、トランジスタ６２を介して入力端
子１４に接続されている。ナンドゲート７２は、／ＷＲ
ＩＴＥ−ＥＮ７８に接続された一つの入力端子７２ａ
と、／ＲＥＡＤ−ＥＮ７７に接続された他の入力端子７
２ａとを有している。

【００４２】本実施例の電流感知増幅器８０は、図１に
示した電流感知増幅器２０と同様に、メモリセルが読み
込まれている時にのみ、動作することが必要である。従
って、メモリセルが読み込まれる時は、ＲＥＡＤ−ＥＮ
７６の信号レベルは高くなり、／ＲＥＡＤ−ＥＮ７７の
信号レベルは低くなる。読み取り動作の間、／ＷＲＩＴ
Ｅ−ＥＮ７８の信号レベルは高くなる。これにより、／
ＷＲＩＴＥ−ＥＮ７８に接続されたゲートを有するトラ
ンジスタ（ｐ型ＭＯＳトランジスタ）６６，６８がそれ
ぞれオフの状態に維持される。トランジスタ５０，５
２，５８，６０，６２は、同様にオフ状態である。読み
取り動作中においては、電流感知増幅器８０は、機能的
に電流感知増幅器２０と等価である。

【００４３】書き込み動作中においては、電流感知増幅
器８０は、アドレスされたメモリセル内に蓄積された電
流値を感知する必要はない。アドレスされたメモリセル
には、データが書き込まれ、その電流値が更新される。
メモリセルにデータが書き込まれると、／ＷＲＩＴＥ−
ＥＮ７８の信号レベルは低くなる。ＲＥＡＤ−ＥＮ７６
の信号レベルは低く、また、／ＲＥＡＤ−ＥＮ７７の信
号レベルは高くなる。これにより電流感知増幅器８０が
不活性になるか、または、待機モードになる。出力端子
３８，４０は、いずれも接地される。トランジスタ５
８，６０はターンオンして、内部基準ノード４６，４８
の両方をそれぞれ電源Ｖ_CCに接続させる。これによりト
ランジスタ２２，２４，２６，２８はオフ状態になり、
トランジスタ３４，３６はオン状態となる。トランジス
タ３４，３６がオンすることにより、出力端子３８，４
０は接地される。

【００４４】トランジスタ５４，５６はオフ状態であ
り、トランジスタ４２，４４の各ゲートをそれぞれ内部
基準ノード４６，４８と非接続状態とする。トランジス
タ５０，５２はオン状態であり、トランジスタ４２，４
４の各ゲートが接地される。結果として、トランジスタ
４２，４４はオフ状態となる。入力端子１２，１４は、
それぞれ回路の残りの部分と非接続状態となる。トラン
ジスタ７０，６４はオフ状態であり、トランジスタ３
０，３２の各ゲートはそれぞれ出力端子３８，４０と非
接続状態となる。トランジスタ６６，６８はオン状態で
あり、トランジスタ３０，３２の各ゲートを電源Ｖ_CCに
接続させる。トランジスタ３０，３２の各ゲートがＶ_CC
に接続されることにより、トランジスタ３０，３２はそ
れぞれオフ状態になる。ナンドゲート７２の出力はハイ
レベルとなり、その結果、トランジスタ６２はオフ状態
となる。

【００４５】すなわち、本実施例の電流感知増幅器８０
は、書き込み動作中に、メモリセル配列から効果的に隔
離される。入力端子１２，１４は、それぞれ電流感知増
幅器８０の残りの部分との間で接続が解除され、また、
出力端子３８，４０はそれぞれ接地された状態となる。

【００４６】メモリ読み取りでも、メモリ書き込みでも
ない間、ＲＥＡＤ−ＥＮ７６の信号レベルは低く、／Ｗ
ＲＩＴＥ−ＥＮ７８および／ＲＥＡＤ−ＥＮ７７の信号
レベルはいずれも高い。このとき、ナンドゲート７２の
２つの入力信号、すなわち／ＷＲＩＴＥ−ＥＮ７８およ
び／ＲＥＡＤ−ＥＮ７７の信号レベルはそれぞれ高く、
その結果、ナンドゲート７２の出力レベルは低くなる。
従って、トランジスタ６２がオン状態となり、入力端子
１２を入力端子１４に接続させる。これにより、２つの
入力端子１２，１４との間のすべての電圧差が効果的に
除去され、このため次のメモリ読み取りにおいて、読み
取り動作がより速くなる。

【００４７】以上のように本実施例の電流感知増幅器２
０，８０によれば、電力消費量を増加させることなく、
電流差を敏速に感知することができる。

【００４８】以上実施例を挙げて本発明を説明したが、
本発明は上記実施例に限定されるものではなく、その均
等の範囲で種々変形可能である。例えば、第１の実施例
においては、トランジスタ２２，２４，２６，２８，３
０，３２をｐ型ＭＯＳトランジスタ、トランジスタ３
４，３６，４２，４４をｎ型ＭＯＳトランジスタとして
説明したが、これらトランジスタの極性をそれぞれ逆に
してもよい。この場合には、勿論、２つの電源の極性も
逆、すなわち第１の電源をＶ_CCから接地状態、また、第
２の電源を接地状態からＶ_CCに切り換えるものである。
これは第２の実施例においても同様である。

【００４９】

【発明の効果】以上説明したように本発明の電流感知増
幅器によれば、回路が差電流を読み取ることに応答して
切り換える期間の間、正帰還を取り入れるようにしたの
で、回路の２つの入力の電流差に対して、非常に速い応
答をすることができる。従って、この電流感知増幅器を
半導体メモリに適用し、一対のビット線または一対のデ
ータ線の電流差を感知するように構成すると、より敏速
なメモリ読み取りが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電流感知増幅器の
回路構成図である。

【図２】本発明の第２の実施例に係る電流感知増幅器の
回路構成図である。

【図３】従来の電流感知増幅器の回路構成図である。

【符号の説明】

１２入力端子（第１の入力端子）１４入力端子（第２の入力端子）２０，８０電流感知増幅器２２トランジスタ（第１のトランジスタ）２４トランジスタ（第９のトランジスタ，第１のイン
ピーダンス回路）２６トランジスタ（第１０のトランジスタ，第２のイ
ンピーダンス回路）２８トランジスタ（第４のトランジスタ）３０トランジスタ（第２のトランジスタ，負帰還トラ
ンジスタ）３２トランジスタ（第５のトランジスタ，負帰還トラ
ンジスタ）３４トランジスタ（第３のトランジスタ）３６トランジスタ（第６のトランジスタ）３８出力端子（第１の出力端子）４０出力端子（第２の出力端子）４２トランジスタ（第８のトランジスタ）４８トランジスタ（第７のトランジスタ）４６第２の基準ノード４８第１の基準ノード５０，５２，…，７０トランジスタ７６端子（ＲＥＡＤ−ＥＮ）７７端子（／ＲＥＡＤ−ＥＮ）７８端子（／ＷＲＩＴＥ−ＥＮ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/419

Claims

(57)【特許請求の範囲】

【請求項１】第１の入力端子および第２の入力端子
と、第１の出力端子および第２の出力端子と、それぞれ
第１の電源と第２の電源との間に設けられた第１の回路
および第２の回路と、第１の基準ノードと第２の基準ノ
ードおよび第３の回路と第４の回路を含む基準電圧回路
とを有する電流感知増幅器であって、前記第１の回路
が、第１のトランジスタ、第２のトランジスタおよび第
３のトランジスタを含み、前記第１のトランジスタが、
前記第１の入力端子と前記第１の出力端子との間に接続
されたソースードレイン電流路と、前記第１の基準ノー
ドに接続された制御電極とを有し、前記第２のトランジ
スタが、前記第１の入力端子と前記第１の電源との間に
接続されたソースードレイン電流路と、負帰還を行うた
めに前記第１の出力端子に接続された制御電極とを有
し、前記第３のトランジスタが、前記第１の出力端子と
前記第２の電源との間に接続されたソースードレイン電
流路と、前記第１の基準ノードに接続された制御電極と
を有し、前記第２の回路が、第４のトランジスタ、第５
のトランジスタ、および第６のトランジスタを含み、前
記第４のトランジスタが、前記第２の入力端子と前記第
２の出力端子との間に接続されたソースードレイン電流
路と、前記第２の基準ノードに接続された制御電極とを
有し、前記第５のトランジスタが、前記第２の入力端子
と前記第１の電源との間に接続されたソースードレイン
電流路と、負帰還を行うために前記第２の出力端子に接
続された制御電極とを有し、前記第６のトランジスタ
が、前記第２の出力端子と前記第２の電源との間に接続
されたソースードレイン電流路と、前記第２の基準ノー
ドに接続された制御電極とを有し、前記基準電圧回路の
第３の回路が、前記第１の入力端子と前記第２の電源と
の間に接続され、かつ、第１のインピーダンス回路と第
７のトランジスタとを含み、前記第１のインピーダンス
回路が前記第１の入力端子と前記第２の基準ノードとの
間に接続され、前記第７のトランジスタが、前記第２の
基準ノードと前記第２の電源との間に接続されたソース
ードレイン電流路と、正帰還を行うために前記第１の基
準ノードに接続された制御電極とを有し、前記第１の基
準電圧回路の第４の回路が、前記第２の入力端子と前記
第２の電源との間に接続され、かつ、第２のインピーダ
ンス回路と第８のトランジスタとを含み、前記第２のイ
ンピーダンス回路が前記第２の入力端子と前記第１の基
準ノードとの間に接続され、前記第８のトランジスタ
が、前記第１の基準ノードと前記第２の電源との間に接
続されたソースードレイン電流路と、正帰還を行うため
に前記第２の基準ノードに接続された制御電極とを有す
ることを特徴とする電流感知増幅器。
【請求項２】前記第１のインピーダンス回路が第９のト
ランジスタにより構成されると共に、前記第２のインピ
ーダンス回路が第１０のトランジスタより構成され、前
記第９のトランジスタが前記第１の入力端子と前記第２
の基準ノードとの間に接続されたソースードレイン電流
路と、前記第２の基準ノードに接続された制御電圧とを
有し、かつ、前記第１０のトランジスタが、前記第２の
入力端子と前記第１の基準ノードとの間に接続されたソ
ースードレイン電流路と、前記第１の基準ノードに接続
された制御電極とを有することを特徴とする請求項１記
載の電流感知増幅器。
【請求項３】前記第１のトランジスタ、第２のトランジ
スタ、第４のトランジスタ、第５のトランジスタ、第９
トランジスタのおよび第１０のトランジスタがそれぞれ
ｐ型ＭＯＳトランジスタであり、かつ、前記第３のトラ
ンジスタ、第６のトランジスタ、第７のトランジスタお
よび第８のトランジスタがそれぞれｎ型ＭＯＳトランジ
スタであることを特徴とする請求項２記載の電流感知増
幅器。
【請求項４】前記第１のトランジスタ、第４のトランジ
スタ、第９のトランジスタおよび第１０のトランジスタ
が、それぞれ飽和状態で動作し、それらのドレインとソ
ースとの間の電圧変動を感知しないように、大きさに従
って分けられたことを特徴とする請求項３記載の電流感
知増幅器。
【請求項５】前記第３のトランジスタ、第６のトランジ
スタ、第７のトランジスタおよび第８のトランジスタ
が、それらのドレインとソースとの間の小さな電流の変
化と電圧変動のいずれも感知するように大きさに従って
分けられたことを特徴とする請求項３記載の電流感知増
幅器。
【請求項６】前記第１のトランジスタ、第２のトランジ
スタ、第４のトランジスタ、第５のトランジスタ、第９
のトランジスタおよび第１０のトランジスタがそれぞれ
ｎ型ＭＯＳトランジスタであり、かつ、前記第３のトラ
ンジスタ、第６のトランジスタ、第７のトランジスタお
よび第８のトランジスタがそれぞれｐ型ＭＯＳトランジ
スタであることを特徴とする請求項２記載の電流感知増
幅器。
【請求項７】前記第１のトランジスタ、第４のトランジ
スタ、第９のトランジスタおよび第１０のトランジスタ
がそれぞれ飽和状態で動作し、それらのドレインとソー
スとの間の電圧変動を感知しないように、大きさに従っ
て分けられたことを特徴とする請求項６記載の電流感知
増幅器。
【請求項８】前記第３のトランジスタ、第６のトランジ
スタ、第７のトランジスタおよび第８のトランジスタ
が、それらのドレインとソースとの間の小さい電流の変
化と電圧変動のいずれも感知するように大きさに従って
分けられたことを特徴とする請求項６記載の電流感知増
幅器。
【請求項９】前記第１の入力端子と第２の入力端子が一
組のビット線に接続されたことを特徴とする請求項１記
載の電流感知増幅器。
【請求項１０】前記第１の入力端子と第２の入力端子が
一組のデータ線に接続されたことを特徴とする請求項１
記載の電流感知増幅器。