KR20000066269A - 센스 앰프의 출력 피이드백회로를 갖는 ｄｒａｍ 장치 - Google Patents

Abstract

db와 /db 라인의 전압 스윙이 더 커지게 되어 센스 앰프의 동작이 안정화되고 메모리 소자의 리이드 동작시 출력 데이터 값을 정확하게 얻을 수 있는 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치에 대해 개시한다. 본 발명은 센스 앰프 인에이블신호에 응답하여 구동되며 센스 앰프의 출력을 피이드백받아서 이 전압 레벨을 검출한 후에 센스 앰프의 입력 데이터 버스라인에 센스 앰프의 출력과 동일하면서 안정된 전위를 인가하는 센싱 전압 피이드백수단을 구비한다.

Description

센스 앰프의 출력 피이드백회로를 갖는 ＤＲＡＭ 장치 {DRAM provided with output feedback circuitry of sence amplifier}

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 센스앰프의 전압 이득을 좋게 하여 안정성을 향상시킬 수 있는 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치에 관한 것이다.

현재, 반도체 메모리 장치는 전원의 공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치 중에서 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 상기 DRAM은 전원공급이 유지되는 상태에서 메모리 내용을 계속 보유하기 위해서 일정한 시간마다 메모리 셀에 리프래쉬 사이클(Refresh Cycle)을 제공해야 한다.

그러나, 최근에는 DRAM의 메모리 용량이 급속도로 대용량화되어 가고 있기 때문에 메모리 셀의 증가는 필연적이다. 하지만 메모리 셀이 증가하면 그만큼 데이터 기록, 독출 또는 리프레쉬하기 위한 신호의 1주기(cycle)동안에 데이타를 재저장해야 할 메모리 셀의 수가 많아지게 된다.

이때, 대용량의 메모리 장치는 데이타를 재저장하기 위해서는 비트라인을 통해 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 센스 앰프의 센싱(sensing) 동작이 필요하므로 이와 같은 센싱에 필요한 소비 전류가 메모리 셀만큼 증가하게 된다. 이러한 소비전류의 증가는 실리콘 기판의 잡음을 유발하게 되어 반도체 장치의 동작 특성에 악영향을 미친다.

도 1은 센스 앰프를 갖는 일반적인 DRAM의 회로도로서, 그 구조를 살펴보면 다음과 같다.

DRAM의 구조는 메모리 셀(12)에 대해 수직으로 평행하게 배치된 한 쌍의 비트라인(B/L,)과, 메모리 셀(12)에 대해 수평으로 배치된 워드라인(W/L)을 구비하고 있다.

그리고, 상기 메모리 셀(12) 전단에는 비트라인 프리챠지수단(10)이 배치되어 있는데, 이는 게이트가 공통 연결되며 프리챠지신호(eq)에 의해 턴온되어 한 쌍의 비트라인(B/L,)에 각각 프리챠지 전압을 인가하는 제 1 및 제 2PMOS 트랜지스터(P1,P2)를 갖으며 상기 프리챠지 신호(eq)에 의해 턴온되어 한 쌍의 비트라인(B/L,)에 걸리는 프리챠지 전압을 등화시키는 제 3PMOS 트랜지스터(P3)를 갖는다.

또한, 메모리셀(12)의 후단에는 스위칭신호(yd)에 응답하여 한 쌍의 비트라인(B/L,)의 데이터를 데이터 버스라인(db,/db)에 각각 전송하는 한 쌍의 전송게이트(14a,14b)와, 상기 전송게이트(14a,14b)를 통해서 각각 인가된 신호를 증폭하여 이를 센스 앰프 출력라인(sa,/sa)에 전달하는 센스 앰프(16)가 구성되어 있다.

도 2는 도 1에 도시된 DRAM의 동작 타이밍도로서, db 및 /db는 비트라인과 상보 비트라인의 신호, SA_enable는 센스 앰프 인에이블신호, eq는 프리챠지신호, yd는 전송 게이트의 구동 신호, word는 워드라인신호를 나타낸 것이다.

이를 참조하면, DRAM에서 어드레스 천이가 발생하여 워드라인이 인에이블되고 칼럼 디코더에 의해 메모리 셀이 선택되면 메모리 셀(12)의 데이터는 센스 앰프(16)의 입력단에 들어가게 되어 CMOS 레벨로 증폭되게 된다. 이때, 비트라인과 상보 비트라인의 데이터는 워드라인이 선택되기 이전에 프리챠지수단(10)을 통해서 전원 레벨로 프리챠지되어 있고, 전송 게이트(14a,14b)가 열리면 상기 데이터는 데이터 버스라인(db,/db) 쌍으로 전달된다.

그러나, 데이터 버스라인(db,/db)의 기생 커패시턴스가 크고 워드라인이 선택되는 시간이 짧기 때문에 데이터 버스라인 쌍(db,/db)의 레벨 차이는 도 2에 도시된 바와 같이 약 100mV이하가 되어 데이터 센싱을 하기에는 그 전압 차가 너무 작은 크기를 갖는다.

이로 인해, 상기 센스 앰프(16)가 인에이블신호(SA_enable)에 의해 동작시 저전압에서의 동작 마진이 작아지고, 잡음에도 영향을 많이 받을 수도 있어 잘못된 데이터를 출력하는 경우도 종종 있었다.

그러므로, 센스 앰프는 안정적이면서 큰 전압 이득을 얻기 위해서 다단개로 센스 앰프를 구성하는데 이는 DRAM의 전체 면적을 증가시키는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 센스 앰프의 출력을 피이드백시켜서 데이터 버스라인쌍의 전압 차이를 크게 함으로써 센스 앰프의 전압 이득을 좋게 하는 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치를 제공하는데 있다.

도 1은 센스 앰프를 갖는 일반적인 DRAM의 회로도,

도 2는 도 1에 도시된 DRAM의 동작 타이밍도,

도 3은 본 발명에 따른 센스 앰프의 출력 피이드백회로를 나타낸 기능 블록도,

도 4는 본 발명에 따른 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치를 나타낸 회로도,

도 5는 도 4에 도시된 DRAM의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

10: 프리챠지수단 12: 메모리 셀

14a,14b: 전송 게이트 16: 센스 앰프

20: 센싱 전압 피이드백수단 22: 제 1논리 게이트

24: 제 2논리 게이트 26: 제 1트랜지스터

28: 제 2트랜지스터

상기 목적을 달성하기 위하여 본 발명은 메모리셀의 데이터를 증폭하는 센스 앰프를 갖는 DRAM장치에 있어서, 센스 앰프 인에이블신호에 응답하여 구동되며 센스 앰프의 출력을 피이드백받아서 이 전압 레벨을 검출한 후에 센스 앰프의 입력 데이터 버스라인에 센스 앰프의 출력과 동일하면서 안정된 전위를 인가하는 센싱 전압 피이드백수단을 구비하여 센스 앰프의 전압 스윙 폭을 크게 하는 것을 특징으로 한다.

본 발명에 있어서, 상기 센싱 전압 피이드백수단은 센스 앰프 인에이블신호와 센스 앰프의 출력라인으로부터 전송된 신호를 논리조합하는 제 1논리 게이트와, 센스 앰프 인에이블신호와 센스 앰프의 상보 출력라인으로부터 전송된 신호를 논리조합하는 제 2논리 게이트와, 제 1논리 게이트의 출력에 의해 스위칭되어 센스 앰프의 입력 데이터 버스라인에 센스 앰프 출력라인의 신호와 동일한 안정 전위를 인가하는 제 1트랜지스터와, 제 2논리 게이트의 출력에 의해 스위칭되어 센스 앰프의 상보 입력 데이터 버스라인에 센스 앰프의 상보 출력라인의 신호와 동일한 안정 전위를 인가하는 제 2트랜지스터를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 3은 본 발명에 따른 센스 앰프의 출력 피이드백회로를 나타낸 기능 블록도로서, 이는 센스 앰프 인에이블신호(SA_enable)에 응답하여 구동되며 센스 앰프(16)의 출력을 피이드백받아서 이 전압 레벨을 검출한 후에 센스 앰프(16)의 입력 데이터 버스라인쌍(db,/db)에 센스 앰프(16)의 출력과 동일하면서 안정된 전위를 인가하는 센싱 전압 피이드백수단(20)을 나타낸다.

본 발명은 상기와 같은 센싱 전압 피이드백수단(20)에 의해 센스 앰프(16)의 전압 스윙 폭을 크게 한다.

도 4는 본 발명에 따른 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치를 나타낸 회로도이다.

여기서, 센스 앰프는 종래 기술에서 설명했던 회로를 동일하게 사용하도록 한다. 이에 따라 그 구성 및 설명은 생략하며, 회로의 도면 부호 또한 도 1의 회로도에 표시된 바와 같이 동일하게 사용한다.

그러면, 도 4에 도시된 DRAM장치의 센싱 전압 피이드백수단(20)은 인버터(Inv1)를 통해서 반전된 센스 앰프 인에이블신호(SA_enable)와 센스 앰프(16)의 출력라인(sa)으로부터 전송된 신호를 논리조합하는 제 1논리 게이트(22)와, 상기 반전된 센스 앰프 인에이블신호(SA_enable)와 센스 앰프(16)의 상보 출력라인(/sa)으로부터 전송된 신호를 논리조합하는 제 2논리 게이트(24)와, 제 1논리 게이트(22)의 출력에 의해 스위칭되어 센스 앰프(16)의 입력 데이터 버스라인(db)에 센스 앰프 출력라인(sa)의 신호와 동일한 안정 전위를 인가하는 제 1트랜지스터(26)와, 제 2논리 게이트(24)의 출력에 의해 스위칭되어 센스 앰프(16)의 상보 입력 데이터 버스라인(/db)에 센스 앰프의 상보 출력라인(/sa)의 신호와 동일한 안정 전위를 인가하는 제 2트랜지스터(28)로 구성되어 있다.

여기서, 상기 제 1 및 제 2트랜지스터(26,28)는 엔모스 트랜지스터이다.

도 5는 도 4에 도시된 DRAM의 동작 타이밍도이다.

이를 참조하여 상기와 같이 구성된 본 발명의 DRAM장치를 설명하면 다음과 같다.

메모리 셀이 동작하기 전에 비트라인(B/L)과 상보 비트라인()은 전원 전압으로 프리챠지되어 있다. 워드라인 및 칼럼 디코더가 선택됨에 따라 동시에 eq신호가 하이레벨로 되면 메모리 셀의 데이터는 전송 게이트(14a,14b)를 통해서 데이터 버스라인쌍(db,/db)으로 출력되고, 센스 앰프(16)를 통해서 증폭되어 센스 앰프(16)의 출력라인쌍(sa,/sa)으로 리이드된 데이터가 출력된다.

이때, 만일 데이터버스(db)가 하이레벨이며 상보 데이터버스(/db)가 로우레벨이라면, 센스앰프(16)의 출력라인(sa)이 하이레벨이 되며 센스 앰프의 상보 출력라인(/sa)도 로우레벨로 된다.

그러면, 이 신호들은 본 발명에 따른 센싱 전압 피이드백수단(20)으로 피이드백되는데, 이 경우 센스 앰프 인에이블신호(SA_enable)는 하이레벨이므로 인버터(Inv1)를 통해서 이 신호는 반전되어 제 1 및 제 2논리 게이트(22,24)로 입력된다.

제 1 및 제 2논리 게이트(22,24)는 각각 센스 앰프의 출력과 인에이블신호를 부정 논리합하여 로우레벨과 하이레벨의 신호를 출력한다.

그러면, 제 1 및 제 2트랜지스터(26,28)는 각각 제 1 및 제 2논리 게이트(22,24)의 출력에 응답하여 턴오프되며 턴온된다.

그래서, 데이터 버스라인(db)이 하이레벨 상태로 되며 상보 데이터 버스라인(/db)이 접지레벨에 가까운 로우레벨 상태로 되어 다시 센스 앰프(16)로 입력된다. 이에 따라 본 발명의 센싱 전압 피이드백수단(20)은 데이터 버스라인(db)과 상보 데이터 버스라인(db)에 걸리는 전압 레벨차를 크게 함으로써 센스 앰프(16)의 데이터 센싱 마진을 높여주는 역할을 한다.

이와 반대로, 센스 앰프(16)의 동작전에 데이터 버스라인(db)이 로우레벨, 상보 데이터 버스라인(/db)이 하이레벨이라면, 센스 앰프(16)를 통해서 sa는 로우레벨이 되며 /sa는 하이레벨로 된다.

그러면, 본 발명의 센싱 전압 피이드백수단(20)은 센스 앰프 인에이블신호(SA_enable)가 하이레벨일 경우 이 신호들(sa,/sa)을 입력받아서 제 1 및 제 2논리 게이트(22,24)를 통해 각각 하이레벨 또는 로우레벨의 신호를 출력한다.

이에, 제 1트랜지스터(26)는 턴온되어 데이터 버스라인(db)에 접지 전압에 근접한 로우레벨 상태로 만들며 제 2트랜지스터(28)는 턴오프되어 상보 데이터 버스라인(/db)을 하이레벨 상태로 유지한다.

만일, 센스 앰프 인에이블신호(SA_enable)가 로우레벨로 된다면, 상기 센싱 전압 피이드백수단(20)은 동작하지 않게 되어 데이터 버스라인쌍(db, /db)을 모두 분리시킨다.

상술한 바와 같이 본 발명은 센스앰프 인에이블신호에 응답하여 센스 앰프의 출력을 피이드백해서 이의 전압 출력 차를 크게 함으로써 db와 /db 라인의 전압 스윙이 더 커지게 되어 결국 센스 앰프의 동작을 안정화시킨다.

따라서, 본 발명은 센스앰프의 출력을 피이드백하여 데이트 버스라인의 스윙 마진을 확보하여 저전압 동작시에도 전압 이득을 크게 함으로써 메모리 소자의 리이드 동작시 출력 데이터 값을 정확하게 얻을 수 있는 효과가 있다.

Claims (2)

1. 메모리셀의 데이터를 증폭하는 센스 앰프를 갖는 DRAM장치에 있어서,

   센스 앰프 인에이블신호에 응답하여 구동되며 상기 센스 앰프의 출력을 피이드백받아서 이 전압 레벨을 검출한 후에 상기 센스 앰프의 입력 데이터 버스라인에 상기 센스 앰프의 출력과 동일하면서 안정된 전위를 인가하는 센싱 전압 피이드백수단을 구비하여 상기 센스 앰프의 전압 스윙 폭을 크게 하는 것을 특징으로 하는 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치.
2. 제 1항에 있어서, 상기 센싱 전압 피이드백수단은 상기 센스 앰프 인에이블신호와 상기 센스 앰프의 출력라인으로부터 전송된 신호를 논리조합하는 제 1논리 게이트;

   상기 센스 앰프 인에이블신호와 상기 센스 앰프의 상보 출력라인으로부터 전송된 신호를 논리조합하는 제 2논리 게이트;

   상기 제 1논리 게이트의 출력에 의해 스위칭되어 상기 센스 앰프의 입력 데이터 버스라인에 상기 센스 앰프 출력라인의 신호와 동일한 안정 전위를 인가하는 제 1트랜지스터; 및

   상기 제 2논리 게이트의 출력에 의해 스위칭되어 상기 센스 앰프의 상보 입력 데이터 버스라인에 상기 센스 앰프의 상보 출력라인의 신호와 동일한 안정 전위를 인가하는 제 2트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프의 출력 피이드백회로를 갖는 DRAM장치.