KR100402243B1 - 개선된 주변회로를 갖는 반도체 기억장치 - Google Patents

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KR100402243B1 KR10-2001-0058975A KR20010058975A KR100402243B1 KR 100402243 B1 KR100402243 B1 KR 100402243B1 KR 20010058975 A KR20010058975 A KR 20010058975A KR 100402243 B1 KR100402243 B1 KR 100402243B1
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Abstract

본 발명의 개선된 주변회로를 갖는 반도체 기억장치는 전원전압의 중간 레벨로 어레이 데이터 라인의 프리챠징을 수행하여 라이트시 전류의 소모를 감소시키고, 프리챠징시 글로벌 어레이 데이터 라인을 단락시켜 프리챠징 전류를 극히 작게 하며, 챠지 쉐어링을 통하여 글로벌 어레이 데이터 라인의 전위를 동일하게 하고, 기존의 하프 셀 전압을 사용하는 비트 라인 센스 앰프와 동일한 유형의 센스 앰프를 입/출력 센스 앰프에 채용함으로써 프리챠징 레벨을 낮춤으로 인하여 발생할 수 있는 리드 시의 억세스 시간 지연을 제거하고 동작전류를 감소시키는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 메모리 셀로부터 독출된 데이터를 증폭하는 비트라인센스앰프; 증폭된 상기 데이터를 한 쌍의 로컬 어레이 데이터 라인으로부터 한 쌍의 글로벌 어레이 데이터 라인으로 보내는 것을 제어하는 제1 스위칭수단; 상기 메모리 셀로부터 독출된 데이터를 반도체 기억장치의 외부로 출력하기 위하여 증폭하는 상기 한 쌍의 글로벌 어레이 데이터 라인에 연결된 입/출력 센스 앰프; 상기 한 쌍의 글로벌 어레이 데이터 라인을 전원전압의 1/2로 이퀄라이징 및 프리챠징하기 위하여 상기 입/출력 센스 앰프와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 이퀄라이저 및 프리챠저; 및 상기 메모리 셀에 데이터를 라이트하기 위하여 이퀄라이저 및 프리챠저와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 라이트 드라이버를 포함하는 것을 특징으로 한다.

Description

개선된 주변회로를 갖는 반도체 기억장치{Semiconductor memory device with improved peripheral circuit}
본 발명은 반도체 기억장치에 관한 것으로서, 특히 저전력 및 저전압에서 동작하는 반도체 기억장치의 리드/라이트를 효율적으로 수행하기에 적합하도록 개선된 주변회로를 갖는 반도체 기억장치에 관한 것이다.
종래에는 프리챠지 전압의 레벨이 낮은 경우 반도체 기억장치의 동작에 있어서 속도의 지연이 발생하기 때문에, 어레이 데이터 라인의 프리챠지 레벨을 데이터 라인의 센싱 속도를 향상시키기 위하여 반도체 기억장치내 외부인가 전원전압 VDD를 사용하거나 외부인가전원전압-문턱전압 VDD-VT을 사용하였다. 그러나, 이 경우 라이트 동작시 어레이 데이터 라인을 그라운드 전압 VSS 레벨까지 낮추고, 다시 프리챠지시 외부인가전원전압 VDD(혹은 외부인가전원전압-문턱전압 VDD-VT)레벨까지 높여야 하므로 버스트 라이트시 전류의 소모가 매우 크게 된다. 특히, 고밀도 메모리와 같이 어레이 데이터 라인의 기생 커패시턴스가 매우 큰 경우와 DDR(Double Data Rate)과 같이 어레이 데이터 라인이 많은 경우에 있어서 전류의 소모는 더욱 커지게 된다. 여기서, 반도체 기억장치내 주변부는 입/출력 센스 앰프, 이퀄라이저 및 라이트 드라이버 등으로 구성된 부분이고, 코어부는 메모리 셀들로 이루어진 부분을 의미하며, 주변부와 코어부는 별도의 전원전압을 두게 된다. 그 이유는 대개 주변부 특히, 버퍼에서는 입출력되는 데이터량이 많아서 노이즈가 크기 때문에 이와 같은 노이즈가 메모리 셀에 영향을 주는 것을 피하기 위하여 위함이다.
한편, 저전원전압에서의 리드 동작시 어레이 내부의 데이터 라인간 스위치의 동작 열화로 데이터 라인의 신호량 확보가 어려워지며, 따라서 입/출력 센스 앰프의 안정적인 동작이 어려워진다.
또한, 프리챠징 레벨을 낮게 변경하고 입/출력 센스 앰프로서 기존의 차동증폭기 형태를 사용할 경우 억세스 시간의 지연이 발생하며 리드 전류 또한 크다. 이러한 현상은 저전압일수록 크게 나타난다.
상기와 같은 문제점을 해결하기 위하여 본 발명에서는 전원전압의 중간 레벨로 어레이 데이터 라인의 프리챠징을 수행하여 라이트시 전류의 소모를 감소시키는 개선된 주변회로를 갖는 반도체 기억장치를 제공함을 목적으로 한다.
또한, 프리챠징시 글로벌 어레이 데이터 라인을 단락시켜 프리챠징 전류를 극히 작게 하는 개선된 주변회로를 갖는 반도체 기억장치를 제공함으로 목적으로 한다.
또한, 챠지 쉐어링을 통하여 글로벌 어레이 데이터 라인의 전위를 동일하게 하는 개선된 주변회로를 갖는 반도체 기억장치를 제공함으로 목적으로 한다.
또한, 기존의 하프 셀 전압을 사용하는 비트 라인 센스 앰프와 동일한 유형의 센스 앰프를 입/출력 센스 앰프에 채용함으로써 프리챠징 레벨을 낮춤으로 인하여 발생할 수 있는 리드 시의 억세스 시간 지연을 제거하고 동작전류를 감소시키는 개선된 주변회로를 갖는 반도체 기억장치를 제공함을 목적으로 한다.
도 1은 본 발명에 따른 반도체 기억장치의 전체 구성도,
도 2는 본 발명에 따른 반도체 기억장치의 주요부에 대한 구체 회로도,
도 3은 본 발명에 따른 리드/라이트 및 프리챠징 동작 파형도,
도 4는 종래기술 대비 본 발명의 피크치전류 및 실효치전류의 소모를 비교한 예시도.
<도면의 주요 부분에 대한 부호의 설명>
110: 센스앰프 120: 스위칭부
130: 입/출력 앰프 140: 이퀄라이저및프리챠저
150: 라이트 드라이버 160: 로컬 어레이 데이터 라인
170: 글로벌 어레이 데이터 라인
상기의 목적을 달성하기 위하여 본 발명의 개선된 주변회로를 갖는 반도체 기억장치는 로컬 데이터 라인에 실린 데이터를 증폭하는 로컬데이터라인센스앰프; 증폭된 상기 데이터를 한 쌍의 로컬 어레이 데이터 라인으로부터 한 쌍의 글로벌 어레이 데이터 라인으로 보내는 것을 제어하는 제1 스위칭수단; 상기 메모리 셀로부터 독출된 데이터를 반도체 기억장치의 외부로 출력하기 위하여 증폭하는 상기 한 쌍의 글로벌 어레이 데이터 라인에 연결된 입/출력 센스 앰프; 상기 한 쌍의 글로벌 어레이 데이터 라인을 전원전압의 1/2로 이퀄라이징 및 프리챠징하기 위하여 상기 입/출력 센스 앰프와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 이퀄라이저 및 프리챠저; 및 상기 메모리 셀에 데이터를 라이트하기 위하여 이퀄라이저 및 프리챠저와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 라이트 드라이버를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 이퀄라이저및프리챠저의 전원전압은 셀전압(VDL) 혹은 외부인가전원전압(VDD)인 것을 특징으로 한다
또한, 본 발명의 상기 이퀄라이저및프리챠저는 이퀄라이징 및 프리챠징을 신속히 수행하기 위하여 제1 이퀄라이징및프리챠징부와 제2 이퀄라이징및프리챠징부를 구비하는 것을 특징으로 한다.
또한, 본 발명의 상기 제1 이퀄라이징및프리챠징부는 상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징바아신호(IOEQZ)가 게이트에 입력되는 PMOS 트랜지스터; 및 상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징바아신호(IOEQZ)가 게이트에 입력되는 직렬연결된복수의 PMOS 트랜지스터 - 상기 복수의 PMOS 트랜지스터의 중앙부는 1/2 전원전압과 연결됨 - 를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 제2 이퀄라이징및프리챠징부는 상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징신호(IOEQ)가 게이트에 입력되는 NMOS 트랜지스터; 및 상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징신호(IOEQ)가 게이트에 입력되는 직렬연결된 복수의 NMOS 트랜지스터 - 상기 복수의 NMOS 트랜지스터의 중앙부는 1/2 전원전압과 연결됨 - 를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 라이트 드라이버는 드레인은 전원전압과 연결되고, 소오스는 상기 한 쌍의 글로벌 어레이 데이터 라인과 각각 연결된 복수의 PMOS 트랜지스터 - 여기서, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 상측 글로벌 어레이 데이터 라인에 연결된 PMOS트랜지스터의 게이트에는 풀업신호(PU)가 인가되고, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 하측 글로벌 어레이 데이터 라인에 연결된 PMOS트랜지스터의 게이트에는 풀업바아신호(PUZ)가 인가됨 - ; 및 드레인은 상기 한 쌍의 글로벌 어레이 데이터 라인과 연결되고, 소오스는 그라운드전압과 각각 연결된 복수의 NMOS 트랜지스터 - 여기서, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 상측 글로벌 어레이 데이터 라인에 연결된 NMOS트랜지스터의 게이트에는 풀다운신호(PD)가 인가되고, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 하측 글로벌 어레이 데이터 라인에 연결된 NMOS트랜지스터의 게이트에는 풀다운바아신호(PDZ)가 인가됨 - 를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 입/출력 센스 앰프는 상기 한 쌍의 글로벌 어레이 데이터 라인의 미세 전압 차이를 증폭하여 출력하는 크로스 커플형 증폭기인 것을 특징으로 한다.
또한, 본 발명의 상기 입/출력 센스 앰프는 글로벌 어레이 데이터 라인으로 들어오는 데이터가 반도체 기억장치의 외부로 출력되는 것을 제어하는 제2 스위칭수단을 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 제2 스위칭 수단은 입/출력센스앰프전환신호를 게이트 입력으로 하는 전달트랜지스터인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 기억장치의 전체 구성도이다.
본 발명에 따른 반도체 기억장치는 로컬 데이터 라인에 실린 데이터를 증폭하는 로컬데이터라인센스앰프(110)와, 증폭된 데이터를 로컬 어레이 데이터 라인(로컬 어레이 데이터 라인 160-1, 로컬 어레이 데이터 라인 바아 160-2)으로부터 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)으로 보내는 것을 제어하는 스위칭부(120)와, 메모리 셀로부터 독출된 데이터를 반도체 기억장치의 외부로 출력하기 위하여 증폭하는 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)에 연결된 입/출력 센스 앰프 IOSA(130)와, 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)을 이퀄라이징 및 프리챠징하기 위하여 입/출력 센스 앰프 IOSA(130)와 병렬로 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)에 연결된 이퀄라이저 및 프리챠저(140) 및 메모리 셀에 데이터를 라이트하기 위하여 이퀄라이저 및 프리챠저(140)와 병렬로 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)에 연결된 라이트 드라이버(150)를 포함한다. 전체적인 구성은 종래의 기술과 동일하나, 입/출력 센스 앰프 IOSA와 이퀄라이저 및 프리챠저 등 구성요소들의 세부적 구성은 상이한 바, 이에 대하여 아래에서 언급하기로 한다.
도 2는 본 발명에 따른 반도체 기억장치의 주요부에 대한 구체 회로도로서, 글로벌 어레이 데이터 라인(글로벌 어레이 데이터 라인 170-1, 글로벌 어레이 데이터 라인 바아 170-2)에 연결된 입/출력 센스 앰프 IOSA(130), 이퀄라이저 및 프리챠저(140) 그리고 라이트 드라이버(150)의 내부 회로이다.
우선, 글로벌 어레이 데이터 라인(170-1, 170-2)을 프리챠징함에 있어, 프리챠징용 전원으로 하프-VDL(셀 전원전압) 혹은 하프-VDD(외부인가 전원전압)를 사용함으로써 프리챠지 레벨을 하프-VDL(셀 전원전압) 혹은 하프-VDD(외부인가 전원전압)로 유지하다가, 라이트시에는 라이트 드라이버가 라이트 인에이블 신호와 라이트 데이터 신호를 조합하여 풀업 트랜지스터 혹은 풀다운 트랜지스터를 구동함으로써 글로벌 어레이 데이터 라인을 프리챠지 레벨인 하프-VDL(혹은 하프-VDD)로부터 각각 그라운드 전압 VSS과 셀 전압 VDL(외부인가 전원전압 VDD)로 구동한다. 다시프리챠징하는 경우에는 글로벌 어레이 데이터 라인은 이퀄라이징 트랜지스터(MN0, MP0)를 통하여 단락되어 하프-VDL 레벨로 프리챠징된다.
입출력 센스 앰프 인에이블신호(IOEQ, IOEQZ)를 게이트 제어 신호로 사용하여 하프-VDL(혹은 하프-VDD)로 프리챠징시키는 트랜지스터(MN1, MN2, MP1 및 MP2)는 프리챠징 전압 레벨을 잡아주는 역할을 수행하고, 프리챠징용 트랜지스터 MN1과 MN2 혹은 MP1과 MP2의 챠지 쉐어링에 의해 프리챠징이 수행되므로 버스트 라이트 기능을 수행하는 경우에 라이트/프리챠지 전류가 감소하게 된다.
또한, 프리챠징을 위하여 하프-VDL(혹은 하프-VDD)전압을 사용함으로써 라이트 드라이버 동작시와 프리챠징 동작시 발생하는 피크 전류에 의한 파워 노이즈를 감소된다.
리드 동작의 수행 역시 동작 방식은 기존 방식과 유사하나, 하프-VDL(혹은 하프-VDD) 전압 레벨로 프리챠지를 수행한다는 점과 하프-VDL(혹은 하프-VDD) 프리챠지 레벨 사용에 따른 억세스 속도 지연을 방지하기 위하여 비트 라인 센스 앰프와 비슷한 형태의 제안된 크로스 커플 형태의 입/출력 센스 앰프(130)를 사용한다는 점에서 차이가 있다.
입/출력 센스 앰프 IOSA(130)로서 기존의 하프 셀 전압을 사용하는 비트 라인 센스 앰프와 동일한 유형의 크로스 커플 형태의 센스 앰프를 채용함으로써 이퀄라이저및프리차저(140)에서 프리챠징 레벨을 낮춤으로 인하여 발생할 수 있는 리드 시의 억세스 시간 지연을 제거하고 동작전류를 감소시킨다.
도 3은 본 발명에 따른 리드/라이트 및 프리챠징 동작 파형도이다.
리드 명령이 입력되면 일정시간 지연후 어드레스 입력에서 지정된 어드레스의 데이터가 로컬 어레이 데이터 라인으로부터 글로벌 어레이 데이터 라인을 통하여 전달된다. 이 때의 전압 레벨은 하프-VDL(혹은 하프-VDD)에서 시작된다. 신호량이 확보될 때까지의 지연시간이 있은 후, 입/출력 센스 앰프(130)가 구동신호에 의하여 구동되어 데이터를 데이터 출력 버퍼(도시되지는 않았으나, 도면 부호 130의 OUT/OUTZ 부분임)로 전송한다. 리드 동작 수행후의 프리챠징은 라이트 후의 프리챠지와 동일한 동작으로 수행된다. 또한, 리드 또는 라이트 버스트 동작시 리드-프리챠징 또는 라이트-프리챠징을 반복적으로 수행하며, 이는 기존 회로의 동작과 동일하다.
도 4는 종래기술 대비 본 발명의 피크치전류 및 실효치전류의 소모를 비교한 예시도이다.
도 4(A)는 라이트-프리챠징 동작시 소모되는 실효치 전류를, 도 4(B)는 라이트-프리챠징 동작시 소모되는 피크치전류를 각각 나타내었다. 본 발명의 프리챠저와 본 발명의 입/출력 센스 앰프를 사용하면 기존의 프리챠저와 본 발명의 입/출력 센스 앰프를 사용하는 것에 비해 실효치전류, 피크치전류의 소모가 모두 35%의 감소됨을 알 수 있다.
도 4(C)는 리드-프리챠징 동작시 소모되는 실효치 전류를, 도 4(D)는 리드-프리챠징 동작시 소모되는 피크치전류를 각각 나타내었다. 본 발명의 프리챠저와 본 발명의 입/출력 센스 앰프를 사용하면 기존의 프리챠저와 기존의 입/출력 센스 앰프를 사용하는 것에 비해 실효치전류는 54%, 피크치전류는 41% 정도 전류 소모가감소됨을 알 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
라이트시 데이터 라인의 레벨은 하프-VDL(혹은 하프-VDD)에서 VSS 또는 VDL(VDD)로 구동되며, 프리챠징시 글로벌 어레이 데이터 라인은 이퀄라이징 트랜지스터를 통하여 단락되어 하프-VDL 레벨로 프리챠징되어, 프리챠징시 전류를 사용하지 않고 글로벌 어레이 데이터 라인 간의 챠지 쉐어링에 의해 프리챠징이 수행되므로 버스트 라이트 수행시 라이트/프리챠지 전류가 종래 대비 약 60%정도로 대폭 감소한다.
또한, 라이트 드라이버 동작시 및 프리챠지 동작시 발생하는 피크 전류에 의한 파워 노이즈를 감소시킴으로써 동작의 안정화가 가능하다. 리드 동작 수행시 하프-VDL(혹은 하프-VDD) 프리챠지 레벨 사용에 따른 억세스 속도 지연을 방지하기 위하여 비트 라인 센스 앰프와 비슷한 형태의 크로스 커플 형태의 입/출력 센스 앰프를 사용한다.
이 형태의 입/출력 센스 앰프는 기존의 차동 증폭기에 비해 동작 전류를 감소시킬 수 있으며 하프-VDL 프리챠지에 의한 억세스 시간 지연을 없앨 수 있다.
또한 저전원전압 메모리 동작시 발생할 수 있는 글로벌 어레이 데이터 라인의 신호량 감소는 하프-VDL(혹은 하프-VDD) 프리챠지 방식에 의해 개선될 수 있다.
또한 본 발명은 비트 라인과 로컬 어레이 데이터 라인 및 글로벌 어레이 데이터 라인이 스탠바이시 모두 같은 레벨로 프리챠지되어 있으므로 누설을 줄일 수 있어 스탠바이 전류가 감소하는 효과가 있다.

Claims (9)

  1. 로컬 데이터 라인에 실린 데이터를 증폭하는 로컬데이터라인센스앰프;
    증폭된 상기 데이터를 한 쌍의 로컬 어레이 데이터 라인으로부터 한 쌍의 글로벌 어레이 데이터 라인으로 보내는 것을 제어하는 제1 스위칭수단;
    상기 메모리 셀로부터 독출된 데이터를 반도체 기억장치의 외부로 출력하기 위하여 증폭하는 상기 한 쌍의 글로벌 어레이 데이터 라인에 연결된 입/출력 센스 앰프;
    상기 한 쌍의 글로벌 어레이 데이터 라인을 전원전압의 1/2로 이퀄라이징 및 프리챠징하기 위하여 상기 입/출력 센스 앰프와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 이퀄라이저 및 프리챠저; 및
    상기 메모리 셀에 데이터를 라이트하기 위하여 이퀄라이저 및 프리챠저와 병렬로 한 쌍의 글로벌 어레이 데이터 라인에 연결된 라이트 드라이버
    를 포함하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  2. 제1항에 있어서,
    상기 이퀄라이저및프리챠저의 전원전압은 셀전압(VDL) 혹은 주변부전압(VDD)인 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  3. 제1항에 있어서,
    상기 이퀄라이저및프리챠저는 이퀄라이징 및 프리챠징을 신속히 수행하기 위하여 제1 이퀄라이징및프리챠징부와 제2 이퀄라이징및프리챠징부를 구비하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1 이퀄라이징및프리챠징부는
    상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징바아신호(IOEQZ)가 게이트에 입력되는 PMOS 트랜지스터; 및
    상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징바아신호(IOEQZ)가 게이트에 입력되는 직렬연결된 복수의 PMOS 트랜지스터 - 상기 복수의 PMOS 트랜지스터의 중앙부는 1/2 전원전압과 연결됨 -
    를 포함하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  5. 제3항에 있어서, 상기 제2 이퀄라이징및프리챠징부는
    상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징신호(IOEQ)가 게이트에 입력되는 NMOS 트랜지스터; 및
    상기 한 쌍의 글로벌 어레이 데이터 라인 사이에 연결되면서 입/출력이퀄라이징신호(IOEQ)가 게이트에 입력되는 직렬연결된 복수의 NMOS 트랜지스터 - 상기 복수의 NMOS 트랜지스터의 중앙부는 1/2 전원전압과 연결됨 -
    를 포함하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 라이트 드라이버는
    드레인은 전원전압과 연결되고, 소오스는 상기 한 쌍의 글로벌 어레이 데이터 라인과 각각 연결된 복수의 PMOS 트랜지스터 - 여기서, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 상측 글로벌 어레이 데이터 라인에 연결된 PMOS트랜지스터의 게이트에는 풀업신호(PU)가 인가되고, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 하측 글로벌 어레이 데이터 라인에 연결된 PMOS트랜지스터의 게이트에는 풀업바아신호(PUZ)가 인가됨 - ; 및
    드레인은 상기 한 쌍의 글로벌 어레이 데이터 라인과연결되고, 소오스는 그라운드전압과 각각 연결된 복수의 NMOS 트랜지스터 - 여기서, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 상측 글로벌 어레이 데이터 라인에 연결된 NMOS트랜지스터의 게이트에는 풀다운신호(PD)가 인가되고, 상기 한 쌍의 글로벌 어레이 데이터 라인 중 하측 글로벌 어레이 데이터 라인에 연결된 NMOS트랜지스터의 게이트에는 풀다운바아신호(PDZ)가 인가됨 -
    를 포함하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  7. 제1항에 있어서, 상기 입/출력 센스 앰프는
    상기 한 쌍의 글로벌 어레이 데이터 라인의 미세 전압 차이를 증폭하여 출력하는 크로스 커플형 증폭기인 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  8. 제7항에 있어서, 상기 입/출력 센스 앰프는
    글로벌 어레이 데이터 라인으로 들어오는 데이터가 반도체 기억장치의 외부로 출력되는 것을 제어하는 제2 스위칭수단을 포함하는 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제2 스위칭 수단은
    입/출력센스앰프전환신호를 게이트 입력으로 하는 전달트랜지스터인 것을 특징으로 하는 개선된 주변회로를 갖는 반도체 기억장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482405B1 (ko) * 2002-11-01 2005-04-14 삼성전자주식회사 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법
US6785179B1 (en) * 2003-06-19 2004-08-31 Arm Limited Charge sharing between bit lines within a memory circuit to increase recharge speed
JP4028840B2 (ja) * 2003-12-17 2007-12-26 シャープ株式会社 半導体読み出し回路
KR100583959B1 (ko) 2004-01-07 2006-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100665847B1 (ko) * 2005-02-14 2007-01-09 삼성전자주식회사 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법
KR101097472B1 (ko) 2005-03-30 2011-12-23 주식회사 하이닉스반도체 오픈 비트라인 구조의 반도체메모리소자
KR100599213B1 (ko) 2005-06-30 2006-07-12 삼성전자주식회사 입출력 라인 프리차지 회로, 이를 구비한 반도체 메모리장치, 및 입출력 라인 프리차지 방법
KR100604946B1 (ko) * 2005-08-08 2006-07-31 삼성전자주식회사 반도체 메모리 장치 및 그의 비트라인 제어방법
KR100656452B1 (ko) 2005-11-29 2006-12-11 주식회사 하이닉스반도체 프리차지 장치
JP2007265552A (ja) 2006-03-29 2007-10-11 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100763247B1 (ko) * 2006-05-25 2007-10-04 삼성전자주식회사 로컬 센스앰프를 갖는 반도체 메모리 장치
US7609570B2 (en) * 2007-01-22 2009-10-27 United Memories, Inc. Switched capacitor charge sharing technique for integrated circuit devices enabling signal generation of disparate selected signal values
KR100865711B1 (ko) 2007-08-29 2008-10-29 주식회사 하이닉스반도체 반도체 메모리 장치의 출력드라이버
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
KR101090469B1 (ko) 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
CN102347067B (zh) * 2010-07-07 2016-01-20 海力士半导体有限公司 预充电电路及包括所述预充电电路的半导体存储器件
JP2014026702A (ja) 2012-07-27 2014-02-06 Ps4 Luxco S A R L 半導体装置
US9224453B2 (en) 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
KR101980321B1 (ko) * 2013-04-17 2019-05-20 에스케이하이닉스 주식회사 이퀄라이저 회로 및 이를 포함하는 수신 회로
CN117690463A (zh) * 2022-09-02 2024-03-12 长鑫存储技术有限公司 一种控制电路以及半导体存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970012722A (ko) * 1995-08-10 1997-03-29 김광호 반도체 메모리장치의 데이타 출력회로 및 방법
KR980004946A (ko) * 1996-06-27 1998-03-30 김광호 반도체 메모리 장치의 전류 센스앰프
JPH11288592A (ja) * 1999-02-22 1999-10-19 Hitachi Ltd 半導体集積回路
JP2000311489A (ja) * 1999-04-23 2000-11-07 Fujitsu Ltd 半導体記憶装置
KR20010056118A (ko) * 1999-12-14 2001-07-04 박종섭 반도체 메모리 장치의 센스 앰프
KR20010083482A (ko) * 2000-02-15 2001-09-01 박종섭 센스앰프 구동회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246516A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置
US5264743A (en) * 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5995443A (en) * 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
US5301160A (en) * 1992-02-24 1994-04-05 Texas Instruments Incorporated Computer including an integrated circuit having a low power selection control arrangement
US5402379A (en) * 1993-08-31 1995-03-28 Sgs-Thomson Microelectronics, Inc. Precharge device for an integrated circuit internal bus
JP3208624B2 (ja) * 1993-11-25 2001-09-17 ソニー株式会社 半導体記憶装置
KR0152168B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 기억장치
JP3622304B2 (ja) * 1995-12-27 2005-02-23 株式会社日立製作所 半導体記憶装置
US5859791A (en) * 1997-01-09 1999-01-12 Northern Telecom Limited Content addressable memory
US6160733A (en) * 1997-08-29 2000-12-12 Enable Semiconductor, Inc. Low voltage and low power static random access memory (SRAM)
KR100301811B1 (ko) * 1998-03-13 2001-09-22 김영환 칼럼 선택 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970012722A (ko) * 1995-08-10 1997-03-29 김광호 반도체 메모리장치의 데이타 출력회로 및 방법
KR980004946A (ko) * 1996-06-27 1998-03-30 김광호 반도체 메모리 장치의 전류 센스앰프
JPH11288592A (ja) * 1999-02-22 1999-10-19 Hitachi Ltd 半導体集積回路
JP2000311489A (ja) * 1999-04-23 2000-11-07 Fujitsu Ltd 半導体記憶装置
KR20010056118A (ko) * 1999-12-14 2001-07-04 박종섭 반도체 메모리 장치의 센스 앰프
KR20010083482A (ko) * 2000-02-15 2001-09-01 박종섭 센스앰프 구동회로

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