KR100865711B1 - 반도체 메모리 장치의 출력드라이버 - Google Patents

반도체 메모리 장치의 출력드라이버 Download PDF

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Abstract

본 발명은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버에 관한 것이다. 이를 위해서 본 발명은 출력 드라이버의 첫번째 출력 데이터를 드라이빙 하기 전에, 출력 드라이버의 구동소자들의 제어신호를 이퀄라이징시킨다. 이 제어에 의해서 출력 드라이버의 구동소자들의 제어신호가 모두 터미네이션 볼테지 레벨로 제어되면, 출력 드라이버의 구동소자들은 모두 온 상태가 되고, 결과적으로 출력 드라이버의 구동소자의 출력은 계속해서 터미네이션 볼테지 레벨을 유지하게 된다. 이러한 제어에 의하여 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비슷한 환경(안정된 환경)에서 프리 드라이버의 풀 업 신호 또는 풀 다운 신호에 의해서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선되는 효과를 얻게 된다.
반도체 메모리 장치, 출력 드라이버, 프리 드라이버, 슬루 레이트,

Description

반도체 메모리 장치의 출력드라이버{Output driver in DRAM}
본 발명은 반도체 메모리 장치의 출력 드라이버에 관한 것이다.
일반적으로 DRAM 등의 반도체 메모리 장치는 외부에서 인가되는 X,Y 어드레스 신호를 받아들여 다수의 셀 캐패시터(Cell capacitor) 중 1 개를 선택하여 저장되어 있던 전하를 전압으로 바꾸어 일련의 증폭 과정을 통해 증폭한 뒤 외부에 전달한다.
또한, 어드레스와 동시에 외부에서 데이타에 대응하여 입력된 전압을 지정된 셀 캐패시터에 전하 형태로 저장한다. 다수의 셀 캐패시터 중 원하는 셀에 빠른 시간내에 접근하여 미세한 신호를 정확하고 신속하게 증폭해내기 위해 DRAM은 여러 경로들의 다양한 회로들을 포함하고 있다.
예컨대, DRAM의 리드(Read) 동작시 메모리 셀(Memory cell)에서 읽어내어 증폭한 데이타를 글로벌 입출력(Global Input Output; 이하 GIO라 함) 신호로 내보내기 위해서는 메인 데이타 출력 드라이버가 필요하듯 데이타 DQ와 데이타 스트로브 DQS를 구동하기 위해서는 출력 드라이버가 항상 필요하게 된다.
도 1은 DRAM의 리드 동작시 입력되는 내부 데이타를 구동하기 위한 출력 드라이버를 도시한 블럭도이다.
도 1을 참조하면, 셀에서 리드되어 출력되는 데이타 DQ를 출력하기 위해서 두개의 출력 드라이버가 구비되고 있다. 제 1 출력 드라이버는, PMOS 트랜지스터(MP1)로 구성되어 풀-업 방식으로 하여 하이레벨의 데이터만을 출력하기 위한 풀업 드라이버이다. 그리고 제 2 출력 드라이버는, NMOS 트랜지스터(MN1)로 구성되어 풀-다운 방식으로, 로우레벨의 데이터만을 출력하기 위한 풀다운 드라이버이다.
그리고 도시하지는 않고 있지만 풀업 드라이버인 제 1 출력 드라이버를 구동하기 위한 풀업 전치드라이버가 구비되고, 풀다운 드라이버인 제 2 출력 드라이버를 구동하기 위한 풀다운 전치드라이버가 각각 구비되어진다.
상기와 같이 구성되어지는 출력 드라이버는, 제 1 출력 드라이버와 제 2 출력드라이버가 입력이 다른 인버터 형태로 구성되어지고, JEDEC 스펙에서 제시하는 전원전압단(VDDQ)와 접지전압단(VSSQ)을 사용하고 있다.
한편, DRAM의 경우 이를 메인 메모리(Main memory)로 사용되는 경우, 칩 셋(Chip set)과의 인터페이스(Interface)가 터미네이션 볼테이지 레벨(Termination voltage level = VTT = VDDQ/2)에서 로우(low), 하이(high)로 스윙(swing)하게 된다. 따라서 종래 반도체 메모리장치의 출력 드라이버는, 프리 드라이버의 인버터 값에 의해 구동되어지고, 출력값(DOUT)을 살펴보면, 도 2에 도시하고 있는 바와 같 이, 터미네이션 볼테이지 레벨 값을 기준으로 로우신호와 하이신호로 출력되어짐을 확인할 수 있다.
상기와 같이 동작되어지는 메모리장치의 출력 드라이버를 구동하는 프리 드라이버를 전원전압(VDDQ)과 접지전압(VSSQ)을 이용하여 풀 스윙(Full Swing)하는 일반적인 인버터로 사용할 경우, 첫번째 출력 데이터는 열악해지는 문제점을 발생시키게 된다.
즉, 도 2를 살펴보면, 첫번째 출력 데이터와 두번째 내지 네번째 출력 데이터의 데이터 출력 시작 시점을 살펴보면 명확하게 확인 가능하다. 즉, 출력 데이터(DOUT)가 터미네이터 볼테이지 레벨값일 때, 즉 PMOS 트랜지스터(MP1)의 소스-드레인 간의 전압차를 동일한 포인트로 고정시켜놓고, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 소스-게이트 또는 게이트-소스 간의 인가되는 입력전압을 예상해보면, 첫번째 데이터 출력시점에서 PMOS 트랜지스터(MP1)의 소스-게이트 전압은 VDDQ/2 인데 비하여 두번째 내지 네번째 데이터 출력시점은 VDDQ(VSSQ)가 인가됨을 확인할 수 있다. 이때의 전압차가 출력 드라이버 전류의 차이를 가져오게 된다.
또한 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)의 한계 전압을 임의로 VDDQ/2로 가정할 때, 각 출력 데이터 시작 시점을 살펴보면 두번째 내지 네번째까지는 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)의 입력전압이 접지전압(VSSQ), 전원전압(VDDQ)이 각각 인가되면서 트랜지스터가 완전하게 턴-온된 시점에서 데이터 드라이빙이 시작되지만, 첫번째 출력 데이터의 경우 PMOS 트랜지스터(MP1)가 턴-온되기 시작하는 시점에서 데이터가 드라이빙되기 때문에 다른 데이터들에 비해 슬루 레이트(Slew Rate)가 저하되거나 듀티 사이클(Duty Cycle)이 저하되면서 전체적으로 첫번째 데이터 아이(Data Eye)가 감소되는 문제점이 발생되었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 메모리 장치의 출력 드라이버에서 출력되는 모든 출력 데이터가 안정된 값으로 출력할 수 있도록 제어할 수 있는 반도체 메모리장치의 출력 드라이버를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 일정한 레벨에 터미네이션된 출력 드라이버에서 첫번째 출력 데이터가 다른 출력데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버를 제공한다.
본 발명의 또 다른 목적은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버를 제공한다.
상기 목적을 해결하기 위한 본 발명에 따른 반도체 메모리장치의 출력 드라이버는, 풀 업 방식에 따라 신호를 출력하는 제 1 구동수단; 풀 다운 방식에 따라 신호를 출력하는 제 2 구동수단; 및 상기 제 1 구동수단과 제 2 구동수단의 제어신호 노드를 연결하고, 상기 제어신호를 이퀄라이징시키는 이퀄라이징수단을 포함하여 구성되고, 상기 이퀄라이징수단은, 제 1,2 구동수단의 첫번째 데이터 출력을 위 한 드라이빙 동작 전에, 상기 제 1,2 구동수단의 제어신호를 이퀄라이징시키는 것을 특징으로 한다.
본 발명의 상기 이퀄라이징수단은, 전원전압과 접지전압 사이에 연결되어, 상기 제 1,2 구동수단의 제어신호를 전원전압/2 레벨로 제어하는 것을 특징으로 한다.
본 발명의 상기 이퀄라이징수단은, 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고, 상기 PMOS 트랜지스터는 외부 제어신호를 반전시킨 값을 제어신호로 제공받고, NMOS 트랜지스터는 외부 제어신호를 제어신호로 제공받는 것을 특징으로 한다.
본 발명의 상기 제 1,2 구동수단은, 일정 레벨에 터미네이션 되는 것을 특징으로 한다.
본 발명은 전원전압에서부터 접지전압까지 풀 스윙하여, 상기 제 1,2 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제 1 구동수단은 PMOS 트랜지스터로 구성되고, 제 2 구동수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명은 출력 드라이버의 첫번째 출력 데이터를 드라이빙 하기 전에, 출력 드라이버의 구동소자들의 제어신호를 이퀄라이징시킨다. 이 제어에 의해서 출력 드라이버의 구동소자들의 제어신호가 모두 터미네이션 볼테지 레벨로 제어되면, 출력 드라이버의 구동소자들은 모두 온 상태가 되고, 결과적으로 출력 드라이버의 구동소자의 출력은 계속해서 터미네이션 볼테지 레벨을 유지하게 된다. 이러한 제어에 의하여 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비슷한 환경(안정된 환경)에서 프리 드라이버의 풀 업 신호 또는 풀 다운 신호에 의해서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선되는 효과를 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 출력 드라이버에 대해서 상세하게 살펴보기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 대략적인 구성도를 도시하고 있다.
도시하고 있는 본 발명은, 풀-업 방식의 제 1 프리 드라이버(10)와, 풀-다운 방식의 제 2 프리 드라이버(20), 그리고 제 1 프리 드라이버(10)와 제 2 프리 드라이버(20)에 의해 구동되어 데이터를 출력하는 출력 드라이버(30)로 구성되고 있다.
상기 제 1 프리 드라이버(10)는 인버터 구조를 갖는 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
풀-업 신호(UP)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라 서 출력 드라이버(30) 내에 구성되는 풀-업 출력 드라이버는 제 1 프리 드라이버(10)에서 출력되는 제 1 신호(UPB)를 게이트 입력으로 하며, 소스가 전원전압단(VDDQ)에 접속되고, 드레인으로 출력신호 DOUT(data)를 출력하는 PMOS 트랜지스터(MP4)로 이루어진다.
상기 제 2 프리 드라이버(20)는 인버터 구조를 갖는 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
제 2 신호(DNB)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라서 출력 드라이버(30) 내에 구성되는 풀-다운 출력 드라이버는 제 2 프리 드라이버(20)에서 출력되는 풀-다운 신호(DN)를 게이트 입력으로 하며, 소스가 접지전압단(VSSQ)에 접속되고, 드레인으로 출력신호 DOUT(data)를 출력하는 NMOS 트랜지스터(MN4)로 이루어진다.
그리고 본 발명은 상기 풀-업 드라이버(MP4)와 풀-다운 드라이버(MN4)의 첫번째 데이터 출력을 제어하기 전에, 제 1 신호(UPB)와 풀다운신호(DN)를 미리 터미네이션 볼테이지 레벨로 만들어놓기 위하여 구성되는 이퀄라이징부(25)를 포함한다. 상기 이퀄라이징부(25)는, 제 1 신호(UPB)와 풀다운신호(DN)를 같은 전위로 만들기 위하여, PMOS 트랜지스터(MP4)의 게이트단자와 NMOS 트랜지스터(MN4)의 제어신호 노드인 게이트단자를 연결하는 구성으로 이루어지고 있다. 상기 이퀄라이징부(25)의 온/오프 제어는 별도 제어신호(EQ)에 의해서 이루어진다.
상기와 같이 구성되는 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 동작과정을 살펴보면 다음과 같다.
제 1 프리 드라이버(10)를 구동하기 위한 풀 업 신호(UP)가 로우레벨일 때 PMOS 트랜지스터(MP2)는 턴-온 되고, NMOS 트랜지스터(MN2)는 턴-오프되므로, 제 1 신호(UPB)는 하이레벨을 유지하게 된다. 이어서, 풀 업 신호(UP)가 로우레벨에서 하이레벨로 천이되면, 트랜지스터(MP2)는 턴-오프되고, 트랜지스터(MN2)는 턴-온되므로, 상기 트랜지스터(MN2)를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 제 1 신호(UPB)의 전압 레벨은 로우레벨로 천이된다.
마찬가지로 제 2 프리 드라이버(20)를 구동하기 위한 제 2신호(DNB)가 로우레벨일 때 PMOS 트랜지스터(MP3)는 턴-온 되고, NMOS 트랜지스터(MN3)는 턴-오프되므로, 풀 다운신호(DN)는 하이레벨을 유지하게 된다. 이어서, 제2신호(DNB)가 로우레벨에서 하이레벨로 천이되면, 트랜지스터(MP3)는 턴-오프되고, 트랜지스터(MN3)는 턴-온되므로, 상기 트랜지스터(MN3)를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 풀 다운신호(DN)의 전압 레벨은 로우레벨로 천이된다.
이와 같이 출력되는 제 1 프리 드라이버(10)의 제 1 신호(UPB)와 제 2 프리 드라이버(20)의 풀 다운신호(DN)에 의해서 출력 드라이버(30)를 구동하면, 터미네이션 볼테이지 레벨(VDDQ/2)을 기준으로 풀 업 트랜지스터(MP4)에 의해 하이신호가 출력되고 풀 다운 트랜지스터(MN4)에 의해 로우신호가 발생되어진다.
도 4는 출력 드라이버의 일반적인 드라이빙 동작에 따른 출력신호를 시물레이션(Simulation)으로 재현한 결과를 나타나고 있다.
그러나 상기와 같은 드라이빙 동작만으로는 도 4에 도시하고 있는 바와 같이,
전원전압(VDDQ)과 접지전압(VSSQ) 사이에서 로우 하이의 스윙 동작이 이루어지고 있으나 드라이빙 방식에 따라 첫번째 출력 데이터는 다른 데이터들에 비해 슬루 레이트가 저하되고 듀티 사이클이 틀어지는 것을 확인할 수 있다.
따라서 첫번째 데이터의 출력을 위한 출력 드라이버(30)의 드라이빙 동작이 이루어지기 전에, 풀 업 방식의 트랜지스터(MP4)와 풀 다운 방식의 트랜지스터(MN4)의 게이트 전위를 등전위로 제어할 필요가 있다.
외부 제어신호(EQ)에 의해서 이퀄라이징부(25)가 동작되면, 두 트랜지스터(MP4,MN4)의 제어신호 노드인 게이트단자가 연결되면서 두 구동소자의 제어신호 전위는 등전위가 된다. 이때, 상기 트랜지스터(MP4,MN4)의 게이트단자의 전위를, 턴 온 전압인 VDDQ/2 레벨로 만들어주면, 출력 드라이버(30)의 두 구동소자(MP4,MN4)는 항상 온 상태가 되고 출력 값(DOUT)는 계속해서 VDDQ/2 레벨을 유지하게 된다.
이와 같은 환경에서 출력 드라이버(30)의 첫번째 출력 데이터를 드라이빙시키면, 출력 드라이버(30)의 두 구동소자가 완전하게 턴 온된 상태에서 데이터 드라이빙 동작이 제어되어, 첫번째 출력 데이터는 도 5에 도시하고 있는 바와 같이 나타난다. 따라서 첫번째 출력 데이터의 드라이빙 환경과 다른 출력 데이터(두번째 내지 네번째)의 드라이빙 환경이 거의 유사하게 된다.
즉, 상기 동작에서와 같이 출력 드라이버(30)의 게이트 전위가 VDDQ/2 레벨 상태가 되면, 출력 드라이버(30)의 구동소자(MP4,MN4)는 턴-온 상태가 되고, 출력(DOUT)은 계속해서 VDDQ/2 레벨 상태를 유지하게 된다.
이러한 상태에서 제 1 프리 드라이버(10)가 구동되어 제 1 신호(UPB)가 로우레벨상태일 때, 출력 드라이버(30) 내 구동소자(MP4)가 계속해서 턴-온 상태가 된다. 이와 동시에 제 2 프리 드라이버(20)가 구동되어 풀 다운신호(DN)가 로우레벨로 인가되면서 출력 드라이버(30) 내 구동소자(MN4)는 턴-오프 상태로 전환된다. 상기와 같은 제어로 첫번째 출력 데이터는 VDDQ/2 레벨 상태에서 일정량만큼 상승되면서 하이레벨로 인식되어지는 것이다.
반대로 제 1 프리 드라이버(10)가 구동되어 제 1 신호(UPB)가 하이레벨상태일 때, 출력 드라이버(30) 내 구동소자(MP4)는 턴-오프 상태로 전환된다. 이와 동시에 제 2 프리 드라이버(20)가 구동되어 풀 다운신호(DN)가 하이레벨로 인가되면서 출력 드라이버(30) 내 구동소자(MN4)는 턴-온 상태로 전환된다. 상기와 같은 제어로 두번째 출력 데이터는 VDDQ/2 레벨 상태에서 일정량만큼 하강되면서 로우레벨로 인식되어지는 것이다.
이후 세번째 이후의 출력 데이터 제어과정도 상기와 같이 이루어진다.
도 6은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 상세회로도를 도시하고 있다.
구성을 살펴보면, 풀 업 방식의 제 1 프리 드라이버(40)와, 풀 다운 방식의 제 2 프리 드라이버(50), 그리고 상기 제 1,2 프리 드라이버(40,50)에 의해 구동되 어 VDDQ/2 레벨에서 로우/하이신호를 출력하는 출력 드라이버(70), 그리고 외부 제어신호(EQ)에 의해서 출력 드라이버(70)의 두 구동소자(MP8,MN8)의 제어신호 노드인 게이트단자를 연결하기 위한 구성의 이퀄라이징부(60)를 포함하여 구성되어진다.
여기서 상기 제 1,2 프리 드라이버(40,50)와 출력 드라이버(70)의 구성은 도 3에 도시되고 있는 회로도에서와 동일하게 이루어지므로 중복 설명은 생략하기로 한다.
그리고 상기 이퀄라이징부(60)는, 외부 제어신호인 이퀄라이징신호(EQ)를 반전시키는 인버터(IV1), 상기 인버터(IV1)의 출력을 게이트단자로 제공받는 PMOS 트랜지스터(MP7), 상기 외부 제어신호(EQ)를 게이트단자로 제공받는 NMOS 트랜지스터(MN7)로 구성된다. 상기 PMOS 트랜지스터(MP7)와 NMOS 트랜지스터(MN7)는 공급전원(VDDQ)과 접지전원(VSSQ) 사이에 직렬 연결되어지고, 두 트랜지스터 사이의 접속점(a)은, 상기 출력 드라이버(70)의 두 구동소자(MP8,MN8)의 제어신호 노드인 게이트단자에 연결되도록 구성되어진다.
즉, 상기 구성에 따르면, 외부 제어신호(EQ)가 하이신호가 인가되어지면, 인버터(IV1)에서 인버팅된 로우신호가 PMOS 트랜지스터(MP7)를 턴-온 상태로 제어한다. 그리고 하이레벨의 외부 제어신호(EQ)를 게이트단자로 직접 입력하는 NMOS 트랜지스터(MN7)도 턴-온 되어진다.
이때의 동작으로 공급전원(VDDQ)으로부터 두개의 트랜지스터(MP7,MN7)를 통 해 접지전원(VSSQ)까지의 전류통로가 형성되고, 따라서 접속점(a)에는 VDDQ/2 레벨의 전위가 형성되어진다. 다시 말해서 출력 드라이버(70)의 두 구동소자(MP8,MN8)의 소스 -게이트 간 또는 게이트-소스간에 인가되는 전압이 동일한 레벨이 되는 것이다. 그리고 이때 출력 드라이버(70)의 두 구동소자는 VDDQ/2 레벨에 의해 모두 온 된 상태가 된다.
이러한 동작상태에서 출력 드라이버(70)의 첫번째 데이터 출력을 위한 제 1 프리 드라이버(40)와 제 2 프리 드라이버(50)의 드라이빙 동작이 이루어지면, 출력 드라이버(70)의 두 구동소자는 완전하게 턴 온 된 상태에서 첫번째 데이터의 출력 드라이빙이 시작되면서 슬루 레이트와 듀티 사이클이 보상된 데이터가 출력되는 것이다.
이상에서와 같이 본 발명은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지하는 것을 특징으로 한다. 이를 위해서 본 발명은 출력 드라이버의 첫번째 출력 데이터를 드라이빙 하기 전에, 출력 드라이버의 구동소자들의 제어신호를 이퀄라이징시킨다. 이 제어에 의해서 출력 드라이버의 구동소자들의 제어신호가 모두 터미네이션 볼테지 레벨로 제어되면, 출력 드라이버의 구동소자들은 모두 온 상태가 되고, 결과적으로 출력 드라이버의 구동소자의 출력은 계속해서 터미네이션 볼테지 레벨을 유지하게 된다. 이러한 제어에 의하여 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비 슷한 환경(안정된 환경)에서 프리 드라이버의 풀 업 신호 또는 풀 다운 신호에 의해서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선된다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 일정한 레벨에 터미네이션된 출력 드라이버와 이를 드라이빙하는 풀 스윙 레벨의 프리 드라이버 구조에서 첫번째 출력 데이터가 다른 데이터들에 비해 상대적으로 열악해지는 현상을 개선하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 일반적인 반도체 메모리장치의 출력 드라이버의 회로도.
도 2는 종래 출력 드라이버의 데이터 출력 타이밍도.
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 대략적인 회로도.
도 4, 도 5는 본 발명에 따른 출력 드라이버의 출력 데이터를 나타내는 시뮬레이션 상태도.
도 6은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 상세회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,20,40,50 : 프리 드라이버 30,70 : 출력 드라이버
25,60 : 이퀄라이징부 MP1~MP8 : PMOS 트랜지스터
MN1~MN8 : NMOS 트랜지스터 IV1 : 인버터
R1,R2 : 저항

Claims (6)

  1. 풀 업 방식에 따라 신호를 출력하는 제 1 구동수단;
    풀 다운 방식에 따라 신호를 출력하는 제 2 구동수단; 및
    상기 제 1 구동수단과 제 2 구동수단의 제어신호 노드를 연결하고, 상기 제어신호를 이퀄라이징시키는 이퀄라이징수단을 포함하여 구성되고,
    상기 이퀄라이징수단은, 제 1,2 구동수단의 첫번째 데이터 출력을 위한 드라이빙 동작 전에, 상기 제 1,2 구동수단의 제어신호를 이퀄라이징시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  2. 제 1 항에 있어서,
    상기 이퀄라이징수단은, 전원전압과 접지전압 사이에 연결되어, 상기 제 1,2 구동수단의 제어신호를 전원전압/2 레벨로 제어하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  3. 제 2 항에 있어서,
    상기 이퀄라이징수단은, 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고,
    상기 PMOS 트랜지스터는 외부 제어신호를 반전시킨 값을 제어신호로 제공받고, NMOS 트랜지스터는 외부 제어신호를 제어신호로 제공받는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  4. 제 1 항에 있어서,
    상기 제 1,2 구동수단은, 일정 레벨에 터미네이션 되는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  5. 제 4 항에 있어서,
    전원전압에서부터 접지전압까지 풀 스윙하여, 상기 제 1,2 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  6. 제 5 항에 있어서,
    상기 제 1 구동수단은 PMOS 트랜지스터로 구성되고, 제 2 구동수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR940011279U (ko) * 1992-10-08 1994-05-27 금성일렉트론 주식회사 반도체 메모리 장치의 출력 버퍼회로
JPH11122091A (ja) 1997-10-20 1999-04-30 Nec Corp 半導体集積回路装置
JP2003151276A (ja) 2001-09-24 2003-05-23 Hynix Semiconductor Inc データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置

Patent Citations (3)

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