KR20090022108A - 반도체 메모리 장치의 출력드라이버 - Google Patents

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Abstract

본 발명은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버에 관한 것이다. 이를 위해서 본 발명은 제 1 프리 드라이버 또는 제 2 프리드라이버의 출력신호의 라이징 타임 또는 폴링 타임을 가속시켜 주는 제어를 수행한다. 따라서 본 발명은 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비슷한 환경(안정된 환경)에서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선되는 효과를 얻게 된다.
반도체 메모리 장치, 출력 드라이버, 프리 드라이버, 슬루 레이트,

Description

반도체 메모리 장치의 출력드라이버{Output driver in semiconductor memory device}
본 발명은 반도체 메모리 장치의 출력 드라이버에 관한 것이다.
일반적으로 DRAM 등의 반도체 메모리 장치는 외부에서 인가되는 X,Y 어드레스 신호를 받아들여 다수의 셀 캐패시터(Cell capacitor) 중 1 개를 선택하여 저장되어 있던 전하를 전압으로 바꾸어 일련의 증폭 과정을 통해 증폭한 뒤 외부에 전달한다.
또한, 어드레스와 동시에 외부에서 데이타에 대응하여 입력된 전압을 지정된 셀 캐패시터에 전하 형태로 저장한다. 다수의 셀 캐패시터 중 원하는 셀에 빠른 시간내에 접근하여 미세한 신호를 정확하고 신속하게 증폭해내기 위해 DRAM은 여러 경로들의 다양한 회로들을 포함하고 있다.
예컨대, DRAM의 리드(Read) 동작시 메모리 셀(Memory cell)에서 읽어내어 증폭한 데이타를 글로벌 입출력(Global Input Output; 이하 GIO라 함) 신호로 내보내기 위해서는 메인 데이타 출력 드라이버가 필요하듯 데이타 DQ와 데이타 스트로브 DQS를 구동하기 위해서는 출력 드라이버가 항상 필요하게 된다.
도 1은 DRAM의 리드 동작시 입력되는 내부 데이타를 구동하기 위한 출력 드라이버를 도시한 블럭도이다.
도 1을 참조하면, 셀에서 리드되어 출력되는 데이타 DQ를 출력하기 위해서 두개의 출력 드라이버가 구비되고 있다. 제 1 출력 드라이버는, PMOS 트랜지스터(MP1)로 구성되어 풀-업 방식으로 하여 하이레벨의 데이터만을 출력하기 위한 풀업 드라이버이다. 그리고 제 2 출력 드라이버는, NMOS 트랜지스터(MN1)로 구성되어 풀-다운 방식으로, 로우레벨의 데이터만을 출력하기 위한 풀다운 드라이버이다.
그리고 도시하지는 않고 있지만 풀업 드라이버인 제 1 출력 드라이버를 구동하기 위한 풀업 전치드라이버가 구비되고, 풀다운 드라이버인 제 2 출력 드라이버를 구동하기 위한 풀다운 전치드라이버가 각각 구비되어진다.
상기와 같이 구성되어지는 출력 드라이버는, 제 1 출력 드라이버와 제 2 출력드라이버가 입력이 다른 인버터 형태로 구성되어지고, JEDEC 스펙에서 제시하는 출력용 전원전압단(VDDQ)와 출력용 접지전압단(VSSQ)을 사용하고 있다.
한편, DRAM의 경우 이를 메인 메모리(Main memory)로 사용되는 경우, 칩 셋(Chip set)과의 인터페이스(Interface)가 터미네이션 전압 레벨(Termination voltage level = VTT = VDDQ/2)에서 로우(low), 하이(high)로 스윙(swing)하게 된 다. 따라서 종래 반도체 메모리장치의 출력 드라이버는, 프리 드라이버의 인버터 값에 의해 구동되어지고, 출력값(DOUT)을 살펴보면, 도 2에 도시하고 있는 바와 같이, 터미네이션 전압 레벨 값을 기준으로 로우신호와 하이신호로 출력되어짐을 확인할 수 있다.
상기와 같이 동작되어지는 메모리장치의 출력 드라이버를 구동하는 프리 드라이버를 전원전압(VDDQ)과 접지전압(VSSQ)을 이용하여 풀 스윙(Full Swing)하는 일반적인 인버터로 사용할 경우, 첫번째 출력 데이터는 열악해지는 문제점을 발생시키게 된다.
즉, 도 2를 살펴보면, 첫번째 출력 데이터와 두번째 내지 네번째 출력 데이터의 데이터 출력 시작 시점을 살펴보면 명확하게 확인 가능하다. 즉, 출력 데이터(DOUT)가 터미네이터 전압 레벨값일 때, 즉 PMOS 트랜지스터(MP1)의 소스-드레인 간의 전압차를 동일한 포인트로 고정시켜놓고, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 소스-게이트 또는 게이트-소스 간의 인가되는 입력전압을 예상해보면, 첫번째 데이터 출력시점에서 PMOS 트랜지스터(MP1)의 소스-게이트 전압은 VDDQ/2 인데 비하여 두번째 내지 네번째 데이터 출력시점은 VDDQ(VSSQ)가 인가됨을 확인할 수 있다. 이때의 전압차가 출력 드라이버 전류의 차이를 가져오게 된다.
또한 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)의 한계 전압을 임의로 VDDQ/2로 가정할 때, 각 출력 데이터 시작 시점을 살펴보면 두번째 내지 네번째까지는 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)의 입력전압이 접지전압(VSSQ), 전원전압(VDDQ)이 각각 인가되면서 트랜지스터가 완전하게 턴-온된 시점에서 데이 터 드라이빙이 시작되지만, 첫번째 출력 데이터의 경우 PMOS 트랜지스터(MP1)가 턴-온되기 시작하는 시점에서 데이터가 드라이빙되기 때문에 다른 데이터들에 비해 슬루 레이트(Slew Rate)가 저하되거나 듀티 사이클(Duty Cycle)이 저하되면서 전체적으로 첫번째 데이터 아이(Data Eye)가 감소되는 문제점이 발생되었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 메모리 장치의 출력 드라이버에서 출력되는 모든 출력 데이터가 안정된 값으로 출력할 수 있도록 제어할 수 있는 반도체 메모리장치의 출력 드라이버를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 일정한 레벨에 터미네이션된 출력 드라이버에서 첫번째 출력 데이터가 다른 출력데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버를 제공한다.
본 발명의 또 다른 목적은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지할 수 있는 반도체 메모리장치의 출력 드라이버를 제공한다.
상기 목적을 해결하기 위한 본 발명에 따른 반도체 메모리장치의 출력 드라이버는, 풀 업 방식에 따라 신호를 출력하는 제 1 구동수단; 풀 다운 방식에 따라 신호를 출력하는 제 2 구동수단; 상기 제 1 구동수단의 제어노드에 연결되고, 상기 제 1 구동수단의 제어신호를 가속시키기 위한 제 1 가속 드라이빙수단; 상기 제 2 구동수단의 제어노드에 연결되고, 상기 제 2 구동수단의 제어신호를 가속시키기 위 한 제 2 가속 드라이빙수단을 포함하여 구성되고, 상기 제 1,2 가속 드라이빙수단은, 첫번째 데이터 출력시에만 구동되는 것을 특징으로 한다.
본 발명은 전원전압에서부터 접지전압까지 풀 스윙하여, 상기 제 1,2 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제 1 가속 드라이빙수단은, 상기 제 1 프리 드라이버의 출력단에 연결되고, 제 1 프리 드라이버의 동작시에 외부 제어신호에 의해 동작하여 상기 제 1 프리 드라이버의 출력신호를 N배 가속시키는 것을 특징으로 한다.
본 발명의 상기 제 1 가속 드라이빙수단은, 상기 제 1 프리 드라이버의 출력신호의 폴링타임을 가속시키는 것을 특징으로 한다.
본 발명의 상기 제 1 가속 드라이빙수단은, 제 1 프리 드라이버의 출력단과 접지전원 사이에 채널 폭이 다른 다수개의 NMOS 트랜지스터를 병렬 연결하고, 선택적으로 동작하도록 제어하는 것을 특징으로 한다.
본 발명의 상기 제 2 가속 드라이빙수단은, 상기 제 2 프리 드라이버의 출력단에 연결되고, 제 2 프리 드라이버의 동작시에 외부 제어신호에 의해 동작하여 상기 제 2 프리 드라이버의 출력신호를 N배 가속시키는 것을 특징으로 한다.
본 발명의 상기 제 2 가속 드라이빙수단은, 상기 제 2 프리 드라이버의 출력신호의 라이징타임을 가속시키는 것을 특징으로 한다.
본 발명의 상기 제 2 가속 드라이빙수단은, 제 2 프리 드라이버의 출력단과 공급전압 사이에 채널 폭이 다른 다수개의 PMOS 트랜지스터를 병렬 연결하고, 선택 적으로 동작하도록 제어하는 것을 특징으로 한다.
본 발명의 상기 제 1 구동수단은 PMOS 트랜지스터로 구성되고, 제 2 구동수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 출력 드라이버는, 풀 업 방식에 따라 신호를 출력하는 제 1 구동수단; 풀 다운 방식에 따라 신호를 출력하는 제 2 구동수단; 전원전압에서부터 접지전압까지 풀 스윙하여, 상기 제 1,2 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버; 상기 제 1 프리 드라이버 출력단과 제 2 프리 드라이버 출력단 사이에 연결되고, 첫번째 데이터 출력을 위해 상기 제 1 프리 드라이버 구동시에 상기 제 2 프리 드라이버와 연계되어 상기 제 1 프리 드라이버 출력신호를 가속시키는 제 1 가속 드라이빙수단; 상기 제 1 프리 드라이버 출력단과 제 2 프리 드라이버 출력단 사이에 연결되고, 첫번째 데이터 출력을 위해 상기 제 2 프리 드라이버 구동시에 상기 제 1 프리 드라이버와 연계되어 상기 제 2 프리 드라이버 출력신호를 가속시키는 제 2 가속 드라이빙수단을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 상기 제 1,2 프리 드라이버는, 공급전원과 접지전원 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어, 제 1 프리 드라이버는 풀 업 제어신호를, 제 2 프리 드라이버는 풀 다운 제어신호를 입력하는 것을 특징으로 한다.
본 발명의 상기 제 1 가속 드라이빙수단은, 제 1,2 프리 드라이버 출력단 사 이에 연결된 NMOS 트랜지스터로 구성되고, 상기 제 1 프리 드라이버 동작시에, 접지전원에 연결되고 있는 제 2 프리 드라이버의 NMOS 트랜지스터와 연계되어, 제 1 프리 드라이버의 출력신호를 빠르게 가속시키는 것을 특징으로 한다.
본 발명의 상기 제 2 가속 드라이빙수단은, 제 1,2 프리 드라이버 출력단 사이에 연결된 PMOS 트랜지스터로 구성되고, 상기 제 2 프리 드라이버 동작시에, 공급전원에 연결되고 있는 제 1 프리 드라이버의 PMOS 트랜지스터와 연계되어, 제 2 프리 드라이버의 출력신호를 빠르게 가속시키는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 출력 드라이버는, 전원전압에서부터 접지전압까지 풀 스윙하여, 제어신호를 발생하는 프리 드라이버수단; 상기 프리 드라이버의 출력 제어신호에 의해 활성화되어 신호를 출력하는 출력 구동수단; 상기 출력 구동수단의 제어노드에 연결되고, 상기 출력 구동수단의 제 1 출력신호를 출력할 때, 상기 프리 드라이버수단의 출력 제어신호를 가속시키는 가속 드라이빙수단을 포함하는 것을 특징으로 한다.
본 발명은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지하는 것을 특징으로 한다. 이를 위해서 본 발명은 제 1 프리 드라이버 또는 제 2 프리드라이버의 출력신호의 라이 징 타임 또는 폴링 타임을 가속시켜 주는 제어를 수행한다. 이러한 제어에 의하여 본 발명은 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비슷한 환경(안정된 환경)에서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선되는 효과를 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 출력 드라이버에 대해서 상세하게 살펴보기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 개략적인 구성도를 도시하고 있다.
도시하고 있는 본 발명은, 풀-업 방식의 제 1 프리 드라이버(10)와, 풀-다운 방식의 제 2 프리 드라이버(40), 그리고 제 1 프리 드라이버(10)와 제 2 프리 드라이버(40)에 의해 구동되어 데이터를 출력하는 출력 드라이버(50)로 구성되고 있다.
상기 출력 드라이버(50) 내에 구성되는 풀-업 출력 드라이버는 제 1 프리 드라이버(10)에서 출력되는 제 1 신호(UPB)를 게이트 입력으로 하며, 소스가 전원전압단(VDDQ)에 접속되고, 드레인으로 출력신호 DOUT(data)를 출력하는 PMOS 트랜지스터(MP2)로 이루어진다. 그리고 출력 드라이버(50) 내에 구성되는 풀-다운 출력 드라이버는 제 2 프리 드라이버(20)에서 출력되는 풀-다운 신호(DN)를 게이트 입력으로 하며, 소스가 접지전압단(VSSQ)에 접속되고, 드레인으로 출력신호(DOUT)를 출 력하는 NMOS 트랜지스터(MN2)로 이루어진다.
또한 본 발명은 첫번째 출력 데이터를 드라이빙할 때, 첫번째 데이터의 라이징 엣지(rising edge) 또는 폴링 엣지(falling edge) 구간에서 다른 데이터에 비해 상대적으로 가속시켜주기 위한 제 1,2 가속 드라이버(20,30)를 더 포함하여 구성되어진다.
상기 제 1 가속 드라이버(20)는, 출력 드라이버(50)의 제 1 구동부인 PMOS 트랜지스터(MP2)의 입력신호를 제어하여, 첫번째 출력 데이터가 하이신호일 때, 출력 데이터의 라이징 엣지 타임을 가속시켜 준다. 또한 제 2 가속 드라이버(30)는, 출력 드라이버(50)의 제 2 구동부인 NMOS 트랜지스터(MN2)의 입력신호를 제어하여, 첫번째 출력 데이터가 로우신호일 때, 출력 데이터의 폴링 엣지 타임을 가속시켜 준다. 상기 제 1 가속 드라이버(20)와 제 2 가속 드라이버(30)의 제어신호는, 인버터(IV1)에 의해 서로 반전상태를 갖는다.
상기와 같이 구성되는 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 동작과정을 살펴보면 다음과 같다.
제 1 프리 드라이버(10)를 구동하기 위한 풀 업 신호(UP)가 로우레벨일 때 PMOS 트랜지스터는 턴-온 되고, NMOS 트랜지스터는 턴-오프되므로, 제 1 신호(UPB)는 하이레벨을 유지하게 된다. 이어서, 풀 업 신호(UP)가 로우레벨에서 하이레벨로 천이되면, PMOS트랜지스터는 턴-오프되고, NMOS트랜지스터는 턴-온되므로, 상기 NMOS트랜지스터를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 제 1 신호(UPB) 의 전압 레벨은 로우레벨로 천이된다.
마찬가지로 제 2 프리 드라이버(20)를 구동하기 위한 제 2신호(DNB)가 로우레벨일 때 PMOS 트랜지스터는 턴-온 되고, NMOS 트랜지스터는 턴-오프되므로, 풀 다운신호(DN)는 하이레벨을 유지하게 된다. 이어서, 제2신호(DNB)가 로우레벨에서 하이레벨로 천이되면, PMOS트랜지스터는 턴-오프되고, NMOS트랜지스터는 턴-온되므로, 상기 NMOS트랜지스터를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 풀 다운신호(DN)의 전압 레벨은 로우레벨로 천이된다.
이와 같이 출력되는 제 1 프리 드라이버(10)의 제 1 신호(UPB)와 제 2 프리 드라이버(20)의 풀 다운신호(DN)에 의해서 출력 드라이버(50)를 구동하면, 터미네이션 전압 레벨(VDDQ/2)을 기준으로 풀 업 트랜지스터(MP2)에 의해 하이신호가 출력되고 풀 다운 트랜지스터(MN2)에 의해 로우신호가 발생되어진다.
한편, 첫번째 데이터의 출력을 위한 출력 드라이버(50)의 드라이빙 동작이 이루어지기 전에, 풀 업 방식의 트랜지스터(MP2)와 풀 다운 방식의 트랜지스터(MN2)의 입력신호를 제어할 필요가 있다.
즉, 첫번째 데이터가 하이신호로 출력된다면, 첫번째 데이터의 라이징 엣지 구간에서 제 1 가속 드라이버(20)의 동작으로 제 1 프리 드라이버(10)에서 출력되는 제 1 신호(UPB)의 폴링 타임을 N배로 가속시켜 준다.
이와 같은 환경에서 출력 드라이버(50)의 첫번째 출력 데이터를 드라이빙시키면, 출력 드라이버(50)의 구동소자의 소스-게이트 또는 게이트-소스 간의 입력전 압이 VDDQ/2인 구간을 단축시키면서 데이터 드라이빙 동작이 제어되어, 첫번째 출력 데이터는 도 4에 도시하고 있는 바와 같이 나타난다. 따라서 첫번째 출력 데이터의 드라이빙 환경과 다른 출력 데이터(두번째 내지 네번째)의 드라이빙 환경이 거의 유사하게 된다.
또한, 첫번째 데이터가 로우신호로 출력된다면, 첫번째 데이터의 폴링 엣지 구간에서 제 2 가속 드라이버(30)의 동작으로 제 2 프리 드라이버(40)에서 출력되는 풀 다운신호(DN)의 라이징 타임을 N배 가속시켜 주게 되는 것이다.
이후 제 1,2 프리 드라이버(10,40)의 동작환경이 정상적으로 이루어지면, 상기 제 1 가속 드라이버(20) 또는 제 2 가속 드라이버(30)는 동작이 차단되면서 출력 드라이버(50)의 제어는 제 1,2 프리 드라이버에 의해서만 이루어진다.
다음, 도 5는 본 발명의 제 1 실시예에 따른 반도체 메모리장치의 출력 드라이버의 상세회로도를 도시하고 있다.
구성을 살펴보면, 풀 업 방식의 제 1 프리 드라이버(10)와, 풀 다운 방식의 제 2 프리 드라이버(40), 그리고 상기 제 1,2 프리 드라이버(10,40)에 의해 구동되어 VDDQ/2 레벨에서 로우/하이신호를 출력하는 출력 드라이버(50), 그리고 제 1 프리 드라이버(10)의 출력신호를 가속시키기 위한 제 1 가속 드라이버(20), 제 2 프리 드라이버(40)의 출력신호를 가속시키기 위한 제 2 가속 드라이버(30)를 포함하여 구성되어진다.
상기 제 1 프리 드라이버(10)는 인버터 구조를 갖는 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
풀-업 신호(UP)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라서 출력 드라이버(50) 내에 구성되는 풀-업 출력 드라이버는 제 1 프리 드라이버(10)에서 출력되는 제 1 신호(UPB)를 게이트 입력으로 하며, 소스가 전원전압단(VDDQ)에 접속되고, 드레인으로 출력신호 (DOUT)를 출력하는 PMOS 트랜지스터(MP7)로 이루어진다.
상기 제 1 가속 드라이버(20)는, 상기 PMOS 트랜지스터(MP7)의 게이트단자에 드레인 단자를 연결하고, 접지전원(VSSQ)에 소스단자를 연결하며, 게이트단자로 2배속 가속신호인(ACCUP*2)를 입력하는 NMOS 트랜지스터(MN5)와, 상기 PMOS 트랜지스터(MP7)의 게이트단자에 드레인 단자를 연결하고, 접지전원에 소스단자를 연결하며, 게이트단자로 4배속 가속신호인(ACCUP*4)를 입력하는 NMOS 트랜지스터(MN6)로 구성되어진다. 상기 제 1 가속 드라이버(20)의 배속을 위한 트랜지스터의 수는, 메모리장치 내의 면적이 허용하는 범위 내에서 무한대로 구비될 수 있다.
상기 제 2 프리 드라이버(40)는 인버터 구조를 갖는 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
제 2 신호(DNB)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라서 출력 드라이버(50) 내에 구성되는 풀-다운 출력 드라이버는 제 2 프리 드라이버(40)에서 출력되는 풀-다운 신호(DN)를 게이트 입력으로 하며, 소스가 접 지전압단(VSSQ)에 접속되고, 드레인으로 출력신호(DOUT)를 출력하는 NMOS 트랜지스터(MN7)로 이루어진다.
상기 제 2 가속 드라이버(30)는, 상기 NMOS 트랜지스터(MN7)의 게이트단자에 드레인단자를 연결하고, 전원전압(VDDQ)에 소스단자를 연결하며, 게이트단자로 2배속 가속신호인(ACCDNB*2)를 입력하는 PMOS 트랜지스터(MP5)와, 상기 NMOS 트랜지스터(MN7)의 게이트단자에 드레인 단자를 연결하고, 접지전원에 소스단자를 연결하며, 게이트단자로 4배속 가속신호인(ACCDNB*4)를 입력하는 PMOS 트랜지스터(MN6)로 구성되어진다. 상기 제 2 가속 드라이버(30)의 배속을 위한 트랜지스터의 수는, 메모리장치 내의 면적이 허용하는 범위 내에서 무한대로 구비될 수 있다.
상기 구성으로 이루어진 본 발명에 따른 메모리장치의 출력 드라이버의 동작은 다음과 같이 이루어진다.
제 1 프리 드라이버(10)를 구동하기 위한 풀 업 신호(UP)가 로우레벨일 때 PMOS 트랜지스터(MP3)는 턴-온 되고, NMOS 트랜지스터(MN3)는 턴-오프되므로, 제 1 신호(UPB)는 하이레벨을 유지하게 된다. 이어서, 풀 업 신호(UP)가 로우레벨에서 하이레벨로 천이되면, 트랜지스터(MP3)는 턴-오프되고, 트랜지스터(MN3)는 턴-온되므로, 상기 트랜지스터(MN3)를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 제 1 신호(UPB)의 전압 레벨은 로우레벨로 천이된다.
마찬가지로 제 2 프리 드라이버(40)를 구동하기 위한 제 2신호(DNB)가 로우 레벨일 때 PMOS 트랜지스터(MP4)는 턴-온 되고, NMOS 트랜지스터(MN4)는 턴-오프되므로, 풀 다운신호(DN)는 하이레벨을 유지하게 된다. 이어서, 제2신호(DNB)가 로우레벨에서 하이레벨로 천이되면, 트랜지스터(MP4)는 턴-오프되고, 트랜지스터(MN4)는 턴-온되므로, 상기 트랜지스터(MN4)를 통해 접지전원(VSSQ)로 흐르는 전류 패스를 통해 풀 다운신호(DN)의 전압 레벨은 로우레벨로 천이된다.
이와 같이 출력되는 제 1 프리 드라이버(10)의 제 1 신호(UPB)와 제 2 프리 드라이버(40)의 풀 다운신호(DN)에 의해서 출력 드라이버(50)를 구동하면, 터미네이션 전압 레벨(VDDQ/2)을 기준으로 풀 업 트랜지스터(MP7)에 의해 하이신호가 출력되고 풀 다운 트랜지스터(MN7)에 의해 로우신호가 발생되어진다.
한편, 출력 드라이버(50)의 첫번째 데이터 출력이 하이신호로 출력된다면, 제 1 프리 드라이버(10)의 동작이 이루어지는 상태에서, 제 1 가속 드라이버(20)가 같이 동작되어진다.
예를 들어서 2배 가속을 제어할 때, 2배속 가속신호(ACCUP*2)인 하이신호가 입력되어 트랜지스터(MN5)를 턴-온 시킨다. 상기 트랜지스터(MN5)가 턴-온 동작되면, 출력 드라이버(50) 내 구동소자(MP7)의 게이트단자 전압은 빠르게 접지전압(VSSQ)으로 천이되어진다.
즉, 제 1 프리드라이브(10)의 동작만으로 상기 출력 드라이버(50) 내 구동소자(MP7)의 게이트단자의 전압이 폴링되는 속도보다, 제 1 가속 드라이버(20)의 동작이 추가되면서 출력 드라이버(50) 내 구동소자(MP7)의 게이트단자 전압이 폴링되 는 속도가 2배 상태가 된다.
또한 4배 가속을 제어할 때는, 4배속 가속신호(ACCUP*4)인 하이신호가 입력되어 트랜지스터(MN6)를 턴-온 시킨다. 즉, 제 1 프리드라이브(10)의 동작만으로 상기 출력 드라이버(50) 내 구동소자(MP7)의 게이트단자의 전압이 폴링되는 속도보다, 제 1 가속 드라이버(20)의 동작이 추가되면서 출력 드라이버(50) 내 구동소자(MP7)의 게이트단자 전압이 폴링되는 속도가 4배 상태가 된다.
상기 제 1 가속 드라이버(20)의 2배 가속 또는 4배 가속은, 트랜지스터(MN5,MN6)의 채널 폭(저항값)에 의해서 조절되어진다.
상기와 같이 출력 드라이버(50)의 첫번째 출력 데이터가 하이신호가 출력될때, 출력신호의 라이징 엣지 구간, 즉 구동소자(MP7)의 입력신호(제 1 프리 드라이버의 출력신호)의 폴링 타임을 종래보다 빠르게 가속시켜주므로서 출력 드라이버(50)의 구동소자(MP7)의 출력은 도 4에 도시하고 있는 바와 같이 첫번째 출력 데이터의 라이징 엣지 구간이 보상되어진다.
다음, 출력 드라이버(50)의 첫번째 데이터가 로우신호로 출력된다면, 출력 데이터의 폴링 엣지구간의 출력을 제어하기 위해서, 제 2 프리 드라이버(40)의 동작이 이루어지는 상태에서, 제 2 가속 드라이버(30)가 같이 동작되어진다.
예를 들어서 2배 가속을 제어할 때, 2배속 가속신호(ACCDNB*2)인 로우신호가 입력되어 트랜지스터(MP5)를 턴-온 시킨다. 상기 트랜지스터(MP5)가 턴-온 동작되면, 출력 드라이버(50) 내 구동소자(MN7)의 게이트단자 전압은 빠르게 전원전압(VDDQ)으로 천이되어진다.
즉, 제 2 프리드라이브(20)의 동작만으로 상기 출력 드라이버(50) 내 구동소자(MN7)의 게이트단자의 전압이 라이징되는 속도보다, 제 2 가속 드라이버(30)의 동작이 추가되면서 출력 드라이버(50) 내 구동소자(MN7)의 게이트단자 전압이 라이징되는 속도가 2배 상태가 된다.
또한 4배 가속을 제어할 때는, 4배속 가속신호(ACCDNB*4)인 로우신호가 입력되어 트랜지스터(MP6)를 턴-온 시킨다. 즉, 제 2 프리드라이브(40)의 동작만으로 상기 출력 드라이버(50) 내 구동소자(MN7)의 게이트단자의 전압이 라이징되는 속도보다, 제 2 가속 드라이버(30)의 동작이 추가되면서 출력 드라이버(50) 내 구동소자(MN7)의 게이트단자 전압이 라이징되는 속도가 4배 상태가 된다.
상기 제 2 가속 드라이버(30)의 2배 가속 또는 4배 가속은, 트랜지스터(MP5,MP6)의 채널 폭(저항값)에 의해서 조절되어진다.
상기와 같이 출력 드라이버(50)의 로우신호 상태를 갖는 첫번째 출력 데이터의 폴링 엣지 구간에서 구동소자(MN7)의 입력신호의 라이징 타임을 종래보다 빠르게 가속시켜주므로서 출력 드라이버(50)의 구동소자(MN7)의 첫번째 출력은 폴링 엣지 구간이 보상되어진다.
다음, 도 6은 본 발명의 제 2 실시예에 따른 메모리장치의 출력 드라이버의 상세 회로도를 도시하고 있다.
도시하고 있는 실시예는 가속 드라이버의 구비를 할 때, 메모리장치 내 설치 공간의 제약을 받게 될 때 적용 가능한 실시형태를 도시하고 있다. 즉, 가속 드라이버의 구성과 프리 드라이버의 구성을 조합하여 다양한 가속 비율을 구비하도록 한다.
도시되고 있는 실시예는, 2배속 가속의 실시 형태를 보여주고 있다. 이 경우, 제 1 프리 드라이버를 구성하는 PMOS 트랜지스터(MP8)과 NMOS 트랜지스터(MN8)의 구성에 로우신호상태의 첫번째 데이터의 폴링 엣지구간에서 동작할 제 2 가속 드라이버를 포함하고 있다.
즉, 상기 제 1 프리 드라이버는 인버터 구조를 갖는 PMOS 트랜지스터(MP8)와 NMOS 트랜지스터(MN8)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
풀-업 신호(UP)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라서 출력 드라이버(80) 내에 구성되는 풀-업 출력 드라이버는 제 1 프리 드라이버에서 출력되는 제 1 신호(UPB)를 게이트 입력으로 하며, 소스가 전원전압단(VDDQ)에 접속되고, 드레인으로 출력신호(DOUT)를 출력하는 PMOS 트랜지스터(MP11)로 이루어진다.
그리고 상기 제 1 프리 드라이버의 출력단과 후술되는 제 2 프리 드라이버의 출력단 사이에 PMOS 트랜지스터(MP10)가 연결되어, 상기 PMOS 트랜지스터(MP8)과 같이 구성되어 제 2 가속 드라이버(60)의 기능을 수행한다. 상기 PMOS 트랜지스터(MP10)의 게이트단자는 2배속 가속신호(ACCDNB*2)를 입력하고, 상기 트랜지스터(MP10)의 채널 폭(저항값)을 조절하여 제 2 프리 드라이버의 출력신호를 가속시키기 위한 기능을 수행한다.
또한, 제 2 프리 드라이버를 구성하는 PMOS 트랜지스터(MP9)과 NMOS 트랜지스터(MN9)의 구성에 하이신호의 첫번째 데이터의 라이징 엣지구간에서 동작할 제 1 가속 드라이버를 포함하고 있다.
즉, 상기 제 2 프리 드라이버는 인버터 구조를 갖는 PMOS 트랜지스터(MP9)와 NMOS 트랜지스터(MN9)가 전원전압(VDDQ)과 접지전압(VSSQ) 사이에 직렬 연결되고,
제 2 신호(DNB)는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트로 입력된다. 따라서 출력 드라이버(80) 내에 구성되는 풀-다운 출력 드라이버는 제 2 프리 드라이버에서 출력되는 풀 다운 신호(DN)를 게이트 입력으로 하며, 소스가 접지전압단(VSSQ)에 접속되고, 드레인으로 출력신호(DOUT)를 출력하는 NMOS 트랜지스터(MN11)로 이루어진다.
그리고 상기 제 2 프리 드라이버의 출력단과 제 1 프리 드라이버의 출력단 사이에 NMOS 트랜지스터(MN10)가 연결되어, 상기 NMOS 트랜지스터(MN9)과 같이 구성되어 제 1 가속 드라이버(70)의 기능을 수행한다. 상기 NMOS 트랜지스터(MN10)의 게이트단자는 2배속 가속신호(ACCUP*2)를 입력하고, 상기 트랜지스터(MN10)의 채널 폭(저항값)을 조절하여 제 1 프리 드라이버의 출력신호를 가속시키기 위한 기능을 수행한다.
상기 구성에 따르면, 첫번째 데이터가 하이신호로 출력시, 풀 업신호 및 제 2 신호(DNB)가 하이신호가 입력된다. 상기 하이신호는 제 1 프리 드라이버를 구동시켜서 로우신호상태의 제 1 신호(UPB)를 발생시킨다. 그리고 상기 로우상태의 제 1 신호가 출력 드라이버(80) 내 구동소자(MP11)를 구동하여 출력신호는 하이신호가 된다.
또한 상기 제 2 신호의 하이신호는 제 2 프리 드라이버 내 NMOS 트랜지스터(MN9)를 턴 온시키나, 이때 제 2 프리 드라이버에서 발생되는 신호에 의해서는 출력 드라이버(80) 내 구동소자(MN11)가 턴-온 되지 못하게 된다. 따라서 출력 드라이버(80)의 출력신호는 상기 제 1 프리 드라이버의 동작에 기초한 하이신호를 유지하게 된다.
한편, 첫번째 데이터가 출력될 때, 제 1,2 가속 드라이버(70,60)에도 하이신호가 입력된다. 즉, 2배속 가속신호(ACCUP*2), (ACCDNB*2)는 모두 하이신호가 된다.
이때의 하이신호는, 제 1 가속 드라이버(70) 내 NMOS 트랜지스터(MN10)를 턴 온 시키고, 제 2 가속 드라이버(60) 내 PMOS 트랜지스터(MP10)는 턴 온 시키지 못한다.
상기 NMOS 트랜지스터(MN10)가 턴 온 동작될 때, 제 2 프리 드라이버 내 NMOS 트랜지스터(MN9)가 턴 온 상태를 유지하고 있기 때문에, 상기 제 1 프리 드라이버의 출력단, NMOS 트랜지스터(MN10), 제 2 프리 드라이버의 NMOS 트랜지스터(MP9) 그리고 접지전원으로 연결되는 전류 통로가 형성되면서, 제 1 프리 드라이버의 출력단자의 폴링 타임을 2배로 가속시켜 준다. 따라서 출력 드라이버(80) 내 구동소자(MP11)의 제어신호가 VDDQ/2를 유지하는 구간을 단축시키게 되면서 출력 데이터의 라이징 엣지구간이 빠르게 가속되어진다.
마찬가지로 첫번째 데이터가 로우신호로 출력시, 풀 업신호 및 제 2 신호(DNB)가 로우신호가 입력된다. 상기 로우신호는 제 2 프리 드라이버를 구동시켜서 하이신호상태의 풀 다운 신호(DN)를 발생시킨다. 그리고 상기 풀 다운신호가 출력 드라이버(80) 내 구동소자(MN11)를 구동하여 출력신호는 로우신호가 된다.
또한 상기 풀 업신호의 로우신호는 제 1 프리 드라이버 내 PMOS 트랜지스터(MN8)를 턴 온시키나, 이때 제 1 프리 드라이버에서 발생되는 신호에 의해서는 출력 드라이버(80) 내 구동소자(MP11)가 턴-온 되지 못하게 된다. 따라서 출력 드라이버(80)의 출력신호는 상기 제 2 프리 드라이버의 동작에 기초한 로우신호를 유지하게 된다.
한편, 첫번째 데이터가 출력될 때, 제 1,2 가속 드라이버(70,60)에도 로우신호가 입력된다. 즉, 2배속 가속신호(ACCUP*2), (ACCDNB*2)는 모두 로우신호가 된다.
이때의 로우신호는, 제 2 가속 드라이버(60) 내 PMOS 트랜지스터(MP10)를 턴 온 시키고, 제 1 가속 드라이버(70) 내 NMOS 트랜지스터(MN10)는 턴 온 시키지 못한다.
상기 PMOS 트랜지스터(MP10)가 턴 온 동작될 때, 제 1 프리 드라이버 내 PMOS 트랜지스터(MP8)가 턴 온 상태를 유지하고 있기 때문에, 상기 제 1 프리 드라이버의 PMOS 트랜지스터(MP8), PMOS 트랜지스터(MP10), 제 2 프리 드라이버의 출력단으로 연결되는 전류 통로가 형성되면서, 제 2 프리 드라이버의 출력신호의 라이징 타임을 2배로 가속시켜 준다. 따라서 출력 드라이버(80) 내 구동소자(MN11)의 제어신호가 VDDQ/2를 유지하는 구간을 단축시키게 되면서 출력 데이터의 폴링 엣지구간이 빠르게 가속되어진다.
이상에서와 같이 본 발명은 전원전압에서부터 접지전압까지 풀 스윙하는 프리 드라이버를 이용한 반도체 메모리장치의 출력 드라이버에서 첫번째 출력 데이터가 다른 출력 데이터들에 비해 상대적으로 열악해지는 것을 방지하는 것을 특징으로 한다. 이를 위해서 본 발명은 제 1 프리 드라이버 또는 제 2 프리드라이버의 출력신호의 라이징 타임 또는 폴링 타임을 가속시켜 주는 제어에 의하여 첫번째 출력 데이터를 비롯한 모든 출력 데이터들이 비슷한 환경(안정된 환경)에서 드라이빙되고, 따라서 첫번째 출력 데이터의 슬루 레이트 및 듀티 사이클이 개선된다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 일정한 레벨에 터미네이션된 출력 드라이버와 이를 드라이빙하는 풀 스윙 레벨의 프리 드라이버 구조에서 첫번째 출력 데이터가 다른 데이터들에 비해 상대적으로 열악해지는 현상을 개선하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 일반적인 반도체 메모리장치의 출력 드라이버의 회로도.
도 2는 종래 출력 드라이버의 데이터 출력 타이밍도.
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 출력 드라이버의 개략적인 회로도.
도 4는 본 발명에 따른 출력 드라이버의 출력 데이터를 나타내는 시뮬레이션 상태도.
도 5는 본 발명의 제 1 실시예에 따른 반도체 메모리장치의 출력 드라이버의 상세회로도.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 출력 드라이버의 상세회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,40 : 프리 드라이버 50,70 : 출력 드라이버
20,30,60,70 : 가속 드라이버 MP1~MP11 : PMOS 트랜지스터
MN1~MN11 : NMOS 트랜지스터 IV1 : 인버터
R1,R2,R3 : 저항

Claims (14)

  1. 풀 업제어신호에 의해 활성화되어 출력단을 풀 업 드라이빙시키는 풀업구동수단;
    풀 다운제어신호에 의해 활성화되어 출력단을 풀 다운 드라이빙시키는 풀다운 구동수단;
    상기 풀업구동수단의 제어노드에 연결되고, 상기 풀업구동수단의 풀 업제어신호를 가속시키기 위한 제 1 가속 드라이빙수단;
    상기 풀다운구동수단의 제어노드에 연결되고, 상기 풀다운구동수단의 풀 다운제어신호를 가속시키기 위한 제 2 가속 드라이빙수단을 포함하여 구성되고,
    상기 제 1,2 가속 드라이빙수단은, 첫번째 데이터 출력시에만 구동되는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  2. 제 1 항에 있어서,
    전원전압에서부터 접지전압까지 풀 스윙하여, 상기 풀업/풀다운 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  3. 제 2 항에 있어서,
    상기 제 1 가속 드라이빙수단은, 상기 제 1 프리 드라이버의 출력단에 연결 되고, 제 1 프리 드라이버의 동작시에 외부 제어신호에 의해 동작하여 상기 제 1 프리 드라이버의 출력신호를 N배 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  4. 제 3 항에 있어서,
    상기 제 1 가속 드라이빙수단은, 상기 제 1 프리 드라이버의 출력신호의 폴링타임을 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  5. 제 4 항에 있어서,
    상기 제 1 가속 드라이빙수단은, 제 1 프리 드라이버의 출력단과 접지전원 사이에 채널 폭이 다른 다수개의 NMOS 트랜지스터를 병렬 연결하고, 선택적으로 동작하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  6. 제 2 항에 있어서,
    상기 제 2 가속 드라이빙수단은, 상기 제 2 프리 드라이버의 출력단에 연결되고, 제 2 프리 드라이버의 동작시에 외부 제어신호에 의해 동작하여 상기 제 2 프리 드라이버의 출력신호를 N배 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  7. 제 6 항에 있어서,
    상기 제 2 가속 드라이빙수단은, 상기 제 2 프리 드라이버의 출력신호의 라이징타임을 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  8. 제 7 항에 있어서,
    상기 제 2 가속 드라이빙수단은, 제 2 프리 드라이버의 출력단과 공급전압 사이에 채널 폭이 다른 다수개의 PMOS 트랜지스터를 병렬 연결하고, 선택적으로 동작하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  9. 제 1 항에 있어서,
    상기 제 1 풀업구동수단은 PMOS 트랜지스터로 구성되고, 제 2 풀다운구동수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  10. 풀 업제어신호에 의해 활성화되어 출력단을 풀 업 드라이빙시키는 제 1 풀업구동수단;
    풀 다운제어신호에 의해 활성화되어 출력단을 풀 다운 드라이빙시키는 제 2 풀업구동수단;
    전원전압에서부터 접지전압까지 풀 스윙하여, 상기 제 1,2 구동수단의 제어신호를 발생하는 제 1,2 프리 드라이버;
    상기 제 1 프리 드라이버 출력단과 제 2 프리 드라이버 출력단 사이에 연결 되고, 첫번째 데이터 출력을 위해 상기 제 1 프리 드라이버 구동시에 상기 제 2 프리 드라이버와 연계되어 상기 제 1 프리 드라이버 출력신호를 가속시키는 제 1 가속 드라이빙수단;
    상기 제 1 프리 드라이버 출력단과 제 2 프리 드라이버 출력단 사이에 연결되고, 첫번째 데이터 출력을 위해 상기 제 2 프리 드라이버 구동시에 상기 제 1 프리 드라이버와 연계되어 상기 제 2 프리 드라이버 출력신호를 가속시키는 제 2 가속 드라이빙수단을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  11. 제 10 항에 있어서,
    상기 제 1,2 프리 드라이버는, 공급전원과 접지전원 사이에 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어, 제 1 프리 드라이버는 풀 업 제어신호를, 제 2 프리 드라이버는 풀 다운 제어신호를 입력하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  12. 제 11 항에 있어서,
    상기 제 1 가속 드라이빙수단은, 제 1,2 프리 드라이버 출력단 사이에 연결된 NMOS 트랜지스터로 구성되고,
    상기 제 1 프리 드라이버 동작시에, 접지전원에 연결되고 있는 제 2 프리 드라이버의 NMOS 트랜지스터와 연계되어, 제 1 프리 드라이버의 출력신호를 빠르게 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  13. 제 11 항에 있어서,
    상기 제 2 가속 드라이빙수단은, 제 1,2 프리 드라이버 출력단 사이에 연결된 PMOS 트랜지스터로 구성되고,
    상기 제 2 프리 드라이버 동작시에, 공급전원에 연결되고 있는 제 1 프리 드라이버의 PMOS 트랜지스터와 연계되어, 제 2 프리 드라이버의 출력신호를 빠르게 가속시키는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
  14. 전원전압에서부터 접지전압까지 풀 스윙하여, 제어신호를 발생하는 프리 드라이버수단;
    상기 프리 드라이버의 출력 제어신호에 의해 활성화되어 신호를 출력하는 출력 구동수단;
    상기 출력 구동수단의 제어노드에 연결되고, 상기 출력 구동수단의 제 1 출력신호를 출력할 때, 상기 프리 드라이버수단의 출력 제어신호를 가속시키는 가속 드라이빙수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력 드라이버.
KR1020070087175A 2007-08-29 2007-08-29 반도체 메모리 장치의 출력드라이버 KR20090022108A (ko)

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