KR101009348B1 - 반도체 장치 - Google Patents

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Abstract

풀업 구동신호 및 풀다운 구동신호의 전송라인을 터미네이션 하여 풀업 구동신호 및 풀다운 구동신호의 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 을 확보할 수 있는 반도체 장치가 개시된다. 이를 위한 반도체 장치는, 출력 데이터 신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하여 제1 및 제2 전송라인으로 전송하기 위한 전치 구동부; 상기 제1 및 제2 전송라인을 통해서 전송된 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 출력 데이터를 구동하기 위한 메인 구동부; 및 터미네이션 전원을 공급받아 상기 제1 및 제2 전송라인을 터미네이션 하기 위한 터미네이션부를 구비한다.
Figure R1020090059826
터미네이션, 풀업 구동신호, 풀다운 구동신호, 데이터 출력, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 장치의 내부 전송라인을 터미네이션 하는 기술에 관한 것이다.
반도체 장치가 높은 동작 주파수를 통해서 동작 하면서 고속으로 데이터를 출력할 때, 데이터 윈도우 크기 및 타이밍 마진을 충분히 확보하는 것이 중요해지고 있다.
도 1은 종래기술의 반도체 장치의 구성도이다.
도 1을 참조하면 종래기술의 반도체 장치는, 전치 구동부(11)와, 메인 구동부(12)로 구성된다.
전치 구동부(11)는 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신호(PU)와 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송한다. 여기에서 제1 전치 구동부(PDRV1)는 풀업 구동신호(PU)를 생성하여 제1 전송라인(LINE1)으로 전송하고, 제2 전치 구동부(PDRV2)는 풀다운 구동신호(PD)를 생성하여 제2 전송라인(LINE2)으로 전송한다.
또한, 메인 구동부(12)는 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 데이터 입출력 패드(DQ)를 구동하게 된다. 즉, 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 제어에 따라 메인 구동부(12)의 풀업 구동부(MDRV1) 또는 풀다운 구동부(MDRV2)가 데이터 입출력 패드(DQ)를 전원전압(VDDQ) 또는 접지전압(VSSQ)으로 풀업/풀다운 구동하게 된다.
도 2는 종래기술의 반도체 장치의 풀업 구동신호 및 풀다운 구동신호의 파형을 나타낸 도면이다.
도 2는 출력 데이터 신호(DATA_OUT)가 "0100101101" 일 때의 전치 구동부(11)에서 생성되어 제1 및 제2 전송라인(LINE1,LINE2)으로 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 파형이다.
도 2를 참조하면, 비교적 낮은 동작 주파수(A Hz)를 통해서 동작하면서 저속으로 데이터를 출력할 때의 제1 파형(21)과, 높은 동작 주파수(2 x A Hz)를 통해서 동작하면서 고속으로 데이터를 출력할 때의 제2 파형(22)을 비교하여 확인할 수 있다. 참고적으로 제2 파형(22)은 제1 파형(21)에 비해서 동작 주파수가 2배 높을 때의 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 파형도이다.
동작 주파수가 높아져서 데이터를 고속으로 출력하면서 데이터 1 비트(bit) 의 폭에 해당하는 1UI(Unit Interval)의 간격이 점차 좁아지게 되는데, 이 간격이 너무 좁아지게 되면 제2 파형(22)에서와 같이 신호가 풀스윙(Full Swing)을 하지 못하게 된다. 이와 같이 1UI(Unit Interval) 동안 신호가 풀스윙(Full Swing)을 하지 못하게 되면 패턴 지터(Pattern Jitter) 등을 유발하게 되어 신호의 유효 윈도우 크기 및 타이밍 마진을 감소시키는 요인으로 작용하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 풀업 구동신호 및 풀다운 구동신호의 전송라인을 터미네이션 하여 풀업 구동신호 및 풀다운 구동신호의 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 을 확보할 수 있는 반도체 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 출력 데이터 신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하여 제1 및 제2 전송라인으로 전송하기 위한 전치 구동부; 상기 제1 및 제2 전송라인을 통해서 전송된 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 출력 데이터를 데이터 입출력 패드로 구동하기 위한 메인 구동부; 및 터미네이션 전원을 공급받아 상기 제1 및 제2 전송라인을 터미네이션 하기 위한 터미네이션부를 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 출력 데이터 신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하여 제1 및 제2 전송라인으로 전송하기 위한 전치 구동부; 상기 제1 및 제2 전송라인을 통해서 전송된 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 출력 데이터를 데이터 입출력 패드로 구동하기 위한 메인 구동부; 터미네이션 인에이블 신호에 응답하여 터미네이션 코드를 생성하 기 위한 터미네이션 코드 생성부; 상기 터미네이션 코드에 응답하여 상기 제1 전송라인을 터미네이션 하기 위한 제1 터미네이션 구동부; 및 상기 터미네이션 코드에 응답하여 상기 제2 전송라인을 터미네이션 하기 위한 제2 터미네이션 구동부를 구비하는 반도체 장치가 제공된다.
본 발명을 적용한 반도체 장치는 데이터를 외부로 출력할 때 생성되는 풀업 구동신호 및 풀다운 구동신호의 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 을 확보할 수 있으므로, 고속으로 데이터를 출력하더라도 데이터 윈도우 크기 및 타이밍 마진을 충분히 확보할 수 있다. 즉, 풀업 구동신호 및 풀다운 구동신호의 제어를 통해서 데이터 입출력 패드를 구동하는 메인 드라이버가 고속으로 데이터를 출력할 때의 데이터 출력 특성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 3을 참조하면 반도체 장치는, 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송하기 위한 전치 구동부(31)와, 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 출력 데이터를 데이터 입출력 패드(DQ)로 구동하기 위한 메인 구동부(32)와, 터미네이션 전원(VDDQ·VSSQ)을 공급받아 제1 및 제2 전송라인(LINE1,LINE2)을 터미네이션 하기 위한 터미네이션부(33)를 구비한다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전치 구동부(31)는 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신 호(PU)와 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송한다. 여기에서 제1 전치 구동부(PDRV1)는 풀업 구동신호(PU)를 생성하여 제1 전송라인(LINE1)으로 전송하고, 제2 전치 구동부(PDRV2)는 풀다운 구동신호(PD)를 생성하여 제2 전송라인(LINE2)으로 전송한다.
또한, 메인 구동부(32)는 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 출력 데이터를 데이터 입출력 패드(DQ)로 구동하게 된다. 즉, 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 제어에 따라 메인 구동부(32)의 풀업 구동부(MDRV1) 또는 풀다운 구동부(MDRV2)가 데이터 입출력 패드(DQ)를 전원전압(VDDQ) 또는 접지전압(VSSQ)으로 풀업/풀다운 구동하게 된다. 참고적으로 메인 구동부(32)의 풀업 구동부(MDRV1)는 전원전압단(VDDQ)과 출력노드(N11) 사이에 서로 병렬로 접속되는 다수의 PMOS 트랜지스터로 구성되며, 풀다운 구동부(MDRV2)는 접지전압단(VSSQ)과 출력노드(N11) 사이에 서로 병렬로 접속되는 다수의 NMOS 트랜지스터로 구성된다. 또한, 메인 구동부(32)는 ODT(On Die Termination) 회로 및 구동력 조절부 등을 포함하여 구성될 수도 있다.
한편, 터미네이션부(33)는 전원전압단(VDDQ)과 제1 전송라인(LINE1) 사이에 접속된 제1 터미네이션 로드부(R1)와, 접지전압단(VSSQ)과 제1 전송라인(LINE1) 사이에 접속된 제2 터미네이션 로드부(R2)와, 전원전압단(VDDQ)과 제2 전송라인(LINE2) 사이에 접속된 제3 터미네이션 로드부(R3)와, 접지전압단(VSSQ)과 제2 전송라인(LINE2) 사이에 접속된 제4 터미네이션 로드부(R4)로 구성된다. 여기에서 터미네이션 로드부(R1~R4)는 수동소자의 저항으로 구성되었다.
터미네이션부(33)는 제1 및 제2 전송라인(LINE1,LINE2)을 터미네이션(Termination) 하여 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 스윙폭을 조절하게 된다.
제1 전송라인(LINE1)의 신호는 제1 및 제2 터미네이션 로드부(R1,R2)와 전원전압(VDDQ) 및 접지전압(VSSQ)에 의해서 'VDDQ/2' 를 기준으로 하여 스윙하게 된다. 결국 제1 전송라인(LINE1)의 신호의 스윙폭은 제1 전치 구동부(PDRV1)의 등가 저항값과 터미네이션 유효 저항값의 전압 분배에 의해 결정된다. 참고적으로 'VDDQ/2' 를 기준으로 신호가 스윙 한다는 것은 제1 터미네이션 로드부(R1)와 제2 터미네이션 로드부(R2)의 저항값이 동일하게 설계되었을 경우를 가정한 것이며, 저항비 및 전원전압(VDDQ)의 전압레벨 등에 의해서 스윙 기준은 조절될 수 있다.
또한, 제2 전송라인(LINE2)의 신호는 제3 및 제4 터미네이션 로드부(R3,R4)와 전원전압(VDDQ) 및 접지전압(VSSQ)에 의해서 'VDDQ/2' 를 기준으로 하여 스윙하게 된다. 결국 제2 전송라인(LINE2)의 신호의 스윙폭은 제2 전치 구동부(PDRV2)의 등가 저항값과 터미네이션 유효 저항값의 전압 분배에 의해 결정된다. 참고적으로 'VDDQ/2' 를 기준으로 신호가 스윙 한다는 것은 제3 터미네이션 로드부(R3)와 제4 터미네이션 로드부(R4)의 저항값이 동일하게 설계되었을 경우를 가정한 것이며, 저항비 및 전원전압(VDDQ)의 전압레벨 등에 의해서 스윙 기준은 조절될 수 있다.
결론적으로, 터미네이션부(33)는 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)를 'VDDQ/2' 를 기준으로 하여 스윙하도록 조절하게 된다. 터미네이션부(33)가 구비되지 않았을 때에 비해서 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 스윙폭이 감소하게 되는데, 작은 스윙폭을 가지는 신호가 고속으로 동작할 때 더 유리하다. 즉, 작은 스윙폭을 가지므로 동작 주파수가 높아져서 1UI(Unit Interval)의 간격이 좁아지는 경우에도 신호가 풀스윙(Full Swing) - 터미네이션부(33)에 의해 예정된 전압범위내에서 풀스윙함 - 하기에 유리한 조건이 형성된다. 따라서 본 실시예에서 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)는 터미네이션부(33)에 의해서 풀스윙(Full Swing) - 터미네이션부(33)에 의해 예정된 전압범위내에서 풀스윙함 - 이 확보되며, 이를 통해서 고속으로 데이터를 출력할 때의 데이터 윈도우 크기 및 타이밍 마진을 충분히 확보할 수 있다.
참고적으로 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 풀스윙폭은 "(VDDQ/2)+α ~ (VDDQ/2)-α" 이며 'α'는 터미네이션 전원(VDDQ,VSSQ) 및 터미네이션 로드부(R1~R4)에 의해서 결정된다. 따라서 동작 주파수가 높아져서 1UI(Unit Interval)의 간격이 좁아지는 경우에도 1UI 동안 풀업 구동신호(PU) 및 풀다운 구동신호(PD)가 그 스윙 레벨을 충실히 만족시킴으로서 Pattern 관련 Jitter를 유발하지 않는다. 여기에서 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 풀스윙폭은 터미네이션부(33)에 의해서 조절되므로, 풀스윙이 "VDDQ~VSSQ" 의 스윙폭을 가지는 것이 아님에 유의하자.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 4를 참조하면 반도체 장치는, 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송하기 위한 전치 구동부(41)와, 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 출력 데이터를 데이터 입출력 패드(DQ)로 구동하기 위한 메인 구동부(42)와, 터미네이션 인에이블 신호(T_ON)에 응답하여 터미네이션 코드(PCODE, NCODE)를 생성하기 위한 터미네이션 코드 생성부(44)와, 터미네이션 코드(PCODE, NCODE)에 응답하여 제1 전송라인(LINE1)을 터미네이션(Termination) 하기 위한 제1 터미네이션 구동부(43A)와, 터미네이션 코드(PCODE, NCODE)에 응답하여 제2 전송라인(LINE2)을 터미네이션 하기 위한 제2 터미네이션 구동부(43B)를 구비한다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
전치 구동부(41)는 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신호(PU)와 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송한다. 여기에서 제1 전치 구동부(PDRV1)는 풀업 구동신호(PU)를 생성하여 제1 전송라인(LINE1)으로 전송하고, 제2 전치 구동부(PDRV2)는 풀다운 구동신호(PD)를 생성하여 제2 전송라인(LINE2)으로 전송한다.
또한, 메인 구동부(42)는 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 출력 데이터를 데이터 입출력 패드(DQ)로 구동하게 된다. 즉, 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 제어에 따라 메인 구동부(42)의 풀업 구동부(MDRV1) 또는 풀다운 구동부(MDRV2)가 데이터 입출력 패드(DQ)를 전원전압(VDDQ) 또는 접지전압(VSSQ)으로 풀업/풀다운 구동하게 된다. 참고적으로 메인 구동부(42)의 풀업 구동부(MDRV1)는 전원전압단(VDDQ)과 출력노드(N11) 사이에 서로 병렬로 접속되는 다수의 PMOS 트랜지스터로 구성되며, 풀다운 구동부(MDRV2)는 접지전압단(VSSQ)과 출력노드(N11) 사이에 서로 병렬로 접속되는 다수의 NMOS 트랜지스터로 구성된다. 또한, 메인 구동부(42)는 ODT(On Die Termination) 회로 및 구동력 조절부 등을 포함하여 구성될 수도 있다.
한편, 터미네이션 코드 생성부(44)는 터미네이션 인에이블 신호(T_ON) 및 전원전압(VDDQ)을 부정 논리곱 하여 제1 터미네이션 코드(PCODE)를 출력하기 위한 제1 로직부(NAND)와, 터미네이션 인에이블 신호(T_ON)를 반전시킨 신호 및 접지전압(VSSQ)을 부정 논리합 하여 제2 터미네이션 코드(NCODE)를 출력하기 위한 제2 로직부(NOR)로 구성된다. 여기에서 제1 로직부(NAND)는 난드 게이트(NAND GATE)로 구성되었으며, 제2 로직부(NOR)는 노어 게이트(NOR GATE)로 구성되었다.
제1 터미네이션 구동부(43A)는 전원전압단(VDDQ)과 제1 노드(N1) 사이에 접속되어 제1 터미네이션 코드(PCODE)의 제어를 받는 제1 액티브 로드부(MP1)와, 제1 노드(N1)와 제1 전송라인(LINE1) 사이에 접속되는 제1 터미네이션 로드부(R1)와, 접지전압단(VSSQ)과 제2 노드(N2) 사이에 접속되어 제2 터미네이션 코드(NCODE)의 제어를 받는 제2 액티브 로드부(MN1)와, 제2 노드(N2)와 제1 전송라인(LINE1) 사이 에 접속되는 제2 터미네이션 로드부(R2)로 구성된다. 여기에서 터미네이션 로드부(R1,R2)는 수동소자의 저항으로 구성되고, 제1 액티브 로드부(MP1)는 PMOS 트랜지스터로 구성되고, 제2 액티브 로드부(MN1)는 NMOS 트랜지스터로 구성되었다.
제2 터미네이션 구동부(43B)는 전원전압단(VDDQ)과 제3 노드(N3) 사이에 접속되어 제1 터미네이션 코드(PCODE)의 제어를 받는 제3 액티브 로드부(MP2)와, 제3 노드(N3)와 제2 전송라인(LINE2) 사이에 접속되는 제3 터미네이션 로드부(R3)와, 접지전압단(VSSQ)과 제4 노드(N4) 사이에 접속되어 제2 터미네이션 코드(NCODE)의 제어를 받는 제4 액티브 로드부(MN2)와, 제4 노드(N4)와 제2 전송라인(LINE2) 사이에 접속되는 제4 터미네이션 로드부(R4)로 구성된다. 여기에서 터미네이션 로드부(R3,R4)는 수동소자의 저항으로 구성되고, 제3 액티브 로드부(MP2)는 PMOS 트랜지스터로 구성되고, 제4 액티브 로드부(MN2)는 NMOS 트랜지스터로 구성되었다.
제1 터미네이션 구동부(43A)는 제1 전송라인(LINE1)을 터미네이션(Termination) 하여 풀업 구동신호(PU)의 스윙폭을 조절하게 된다. 제1 전송라인(LINE1)의 신호는 제1, 제2 터미네이션 로드부(R1,R2) 및 제1, 제2 액티브 로드부(MP1,MN1)와 터미네이션 전원(VDDQ·VSSQ)에 의해서 'VDDQ/2' 를 기준으로 하여 스윙하게 된다. 결국 제1 전송라인(LINE1)의 신호의 스윙폭은 제1 전치 구동부(PDRV1)의 등가 저항값과 터미네이션 유효 저항값의 전압 분배에 의해 결정된다. 참고적으로 'VDDQ/2' 를 기준으로 신호가 스윙 한다는 것은 제1 터미네이션 로드부(R1) 및 제1 액티브 로드부(MP1)와 제2 터미네이션 로드부(R2) 및 제2 액티브 로 드부(MN1)의 저항값이 동일하게 설계되었을 경우를 가정한 것이며, 저항비 및 터미네이션 전원(VDDQ·VSSQ) - 전원전압(VDDQ) 및 접지전압(VSSQ)임 - 의 전압레벨 등에 의해서 스윙 기준은 조절될 수 있다.
또한, 제2 터미네이션 구동부(43B)는 제2 전송라인(LINE2)을 터미네이션(Termination) 하여 풀다운 구동신호(PD)의 스윙폭을 조절하게 된다. 제2 전송라인(LINE2)의 신호는 제3, 제4 터미네이션 로드부(R3,R4) 및 제3, 제4 액티브 로드부(MP2,MN2)와 터미네이션 전원(VDDQ·VSSQ)에 의해서 'VDDQ/2' 를 기준으로 하여 스윙하게 된다. 결국 제2 전송라인(LINE2)의 신호의 스윙폭은 제2 전치 구동부(PDRV2)의 등가 저항값과 터미네이션 유효 저항값의 전압 분배에 의해 결정된다. 참고적으로 'VDDQ/2' 를 기준으로 신호가 스윙 한다는 것은 제3 터미네이션 로드부(R3) 및 제3 액티브 로드부(MP2)와 제4 터미네이션 로드부(R4) 및 제4 액티브 로드부(MN2)의 저항값이 동일하게 설계되었을 경우를 가정한 것이며, 저항비 및 터미네이션 전원(VDDQ·VSSQ) - 전원전압(VDDQ) 및 접지전압(VSSQ)임 - 의 전압레벨 등에 의해서 스윙 기준은 조절될 수 있다.
한편, 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)는 터미네이션 인에이블 신호(T_ON)가 하이레벨로 활성화 되었을 때, 제1 및 제2 전송라인(LINE1,LINE2)을 터미네이션 하게 된다. 즉, 데이터 출력상태가 아닐 경우에는 터미네이션 인에이블 신호(T_ON)를 로우레벨로 비활성화 시켜서 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)가 제1 및 제2 전송라인(LINE1,LINE2)을 터미네이션 하지 않도록 제어한다. 이는 불필요한 터미네이션 동작으로 인한 전류 소모를 감소시키고, 메인 구동부(42)의 오동작을 방지하기 위함이다.
결론적으로, 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)는 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)를 'VDDQ/2' 를 기준으로 하여 스윙하도록 조절하게 된다. 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)가 구비되지 않았을 때에 비해서 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 스윙폭이 감소하게 되는데, 작은 스윙폭을 가지는 신호가 고속으로 동작할 때 더 유리하다. 즉, 작은 스윙폭을 가지므로 동작 주파수가 높아져서 1UI(Unit Interval)의 간격이 좁아지는 경우에도 신호가 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 하기에 유리한 조건이 형성된다. 따라서 본 실시예에서 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)는 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)에 의해서 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 이 확보되며, 이를 통해서 고속으로 데이터를 출력할 때의 데이터 윈도우 크기 및 타이밍 마진을 충분히 확보할 수 있다.
참고적으로 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 풀스윙폭은 "(VDDQ/2)+α ~ (VDDQ/2)-α" 이며 'α'는 제1 터미네이션 구동부(43A) 및 제2 터미네이션 구동부(43B)에 의해서 결정된다. 따라서 동작 주파수가 높아져서 1UI(Unit Interval)의 간격이 좁아지는 경우에도 1UI 동안 풀업 구동신호(PU) 및 풀다운 구동신호(PD)가 그 스윙 레벨을 충실히 만족시킴으로서 Pattern 관련 Jitter를 유발하지 않는다. 여기에서 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 풀스윙폭은 터미네이션 구동부에 의해서 조절되므로, 풀스윙이 "VDDQ~VSSQ" 의 스윙폭을 가지는 것이 아님에 유의하자. 또한, 터미네이션 인에이블 신호(T_ON)는 데이터 출력상태에서 하이레벨로 활성화 되는 신호이다. 따라서 터미네이션 인에이블 신호(T_ON)는 데이터 출력상태를 나타내는 내부신호를 이용하여 생성될 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 구성도이다.
도 5를 참조하면 반도체 장치는, 출력 데이터 신호(DATA_OUT)에 대응하는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)를 생성하여 제1 및 제2 전송라인(LINE1,LINE2)으로 전송하기 위한 전치 구동부(51)와, 제1 및 제2 전송라인(LINE1,LINE2)을 통해서 전송된 풀업 구동신호(PU) 및 풀다운 구동신호(PD)에 응답하여 출력 데이터를 데이터 입출력 패드(DQ)로 구동하기 위한 메인 구동부(52)와, 터미네이션 인에이블 신호(T_ON)에 응답하여 터미네이션 코드(PCODE<0:1>, NCODE<0:1>)를 생성하기 위한 터미네이션 코드 생성부(54)와, 터미네이션 코드(PCODE<0:1>, NCODE<0:1>)에 응답하여 제1 전송라인(LINE1)을 터미네이션(Termination) 하기 위한 제1 터미네이션 구동부(53A)와, 터미네이션 코드(PCODE, NCODE)에 응답하여 제2 전송라인(LINE2)을 터미네이션 하기 위한 제2 터미네이션 구동부(53B)를 구비한다.
상기와 같이 구성되는 제3 실시예에 따른 반도체 장치의 세부구성과 주요동작은 제2 실시예에 따른 반도체 장치와 기본적으로 동일하며, 터미네이션 코드 생 성부(54)에서 생성되는 터미네이션 코드(PCODE<0:1>, NCODE<0:1>)의 비트 수가 더 추가 되었다. 따라서 제1 터미네이션 구동부(53A) 및 제2 터미네이션 구동부(53B)는 터미네이션 코드(PCODE<0:1>, NCODE<0:1>)의 제어에 따라 제1 전송라인(LINE1) 및 제2 전송라인(LINE2)의 터미네이션을 좀 더 정밀하게 조절할 수 있다. 본 실시예에서 터미네이션 인에이블 신호(T_ON)는 데이터 출력상태에서 하이레벨로 활성화 되는 신호이다. 따라서 터미네이션 인에이블 신호(T_ON)는 데이터 출력상태를 나타내는 내부신호를 이용하여 생성될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 풀업 구동신호 및 풀다운 구동신호의 파형을 나타낸 도면이다.
도 6은 출력 데이터 신호(DATA_OUT)가 "0100101101" 일 때의 전치 구동부에서 생성되어 제1 및 제2 전송라인(LINE1,LINE2)으로 전송되는 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 파형이다.
도 6을 참조하면, 비교적 낮은 동작 주파수(A Hz)를 통해서 동작하면서 저속으로 데이터를 출력할 때의 제1 파형(60)과, 높은 동작 주파수(2 x A Hz)를 통해서 동작하면서 고속으로 데이터를 출력할 때의 제2 파형(61) - 본 발명을 적용하지 않은 반도체 장치임 - 과, 높은 동작 주파수(2 x A Hz)를 통해서 동작하면서 고속으로 데이터를 출력할 때의 제3 파형(62) - 본 발명을 적용한 반도체 장치임 - 을 비교하여 확인할 수 있다.
참고적으로 제2 파형(61) 및 제3 파형(62)은 제1 파형(60)에 비해서 동작 주 파수가 2배 높을 때의 풀업 구동신호(PU) 및 풀다운 구동신호(PD)의 파형도이다. 동작 주파수가 높아져서 데이터를 고속으로 출력할 때 데이터 1 비트(bit) 의 폭에 해당하는 1UI(Unit Interval)의 간격이 점차 좁아지게 되는데, 이 간격이 너무 좁아지게 되면 제2 파형(61)에서와 같이 신호가 풀스윙(Full Swing)을 하지 못하게 된다.
하지만 본 발명을 적용한 반도체 장치의 경우, 제3 파형(62)과 같이 동작 주파수가 높아져서 데이터를 고속으로 출력할 때 데이터 1 비트(bit) 의 폭에 해당하는 1UI(Unit Interval)의 간격이 점차 좁아지게 되더라도 신호가 풀스윙(Full Swing) - 터미네이션에 의해 예정된 전압범위내에서 풀스윙함 - 을 할 수 있으며 신호의 유효 윈도우 크기 및 타이밍 마진을 충분히 확보할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동 일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 장치의 구성도이다.
도 2는 종래기술의 반도체 장치의 풀업 구동신호 및 풀다운 구동신호의 파형을 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 구성도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 풀업 구동신호 및 풀다운 구동신호의 파형을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
31, 41, 51 : 전치 구동부
32, 42, 52 : 메인 구동부
44, 54 : 터미네이션 코드 생성부
33 : 터미네이션부
43A, 53A : 제1 터미네이션 구동부
53A, 53B : 제2 터미네이션 구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (15)

  1. 출력 데이터 신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하여 제1 및 제2 전송라인으로 전송하기 위한 전치 구동부;
    상기 제1 및 제2 전송라인을 통해서 전송된 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 출력 데이터를 구동하기 위한 메인 구동부; 및
    터미네이션 전원을 공급받아 상기 제1 및 제2 전송라인을 터미네이션 하기 위한 터미네이션부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 터미네이션부는,
    데이터 출력상태에서 상기 제1 및 제2 전송라인을 터미네이션 하여 상기 풀업 구동신호 및 상기 풀다운 구동신호의 스윙폭을 조절하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 터미네이션부는,
    상기 제1 및 제2 전송라인을 터미네이션 하여 상기 풀업 구동신호 및 상기 풀다운 구동신호가 1 UNIT INTERVAL 동안 목표된 스윙레벨을 갖도록 조절하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 터미네이션부는,
    전원전압단과 상기 제1 전송라인 사이에 접속된 제1 터미네이션 로드부;
    접지전압단과 상기 제1 전송라인 사이에 접속된 제2 터미네이션 로드부;
    상기 전원전압단과 상기 제2 전송라인 사이에 접속된 제3 터미네이션 로드부; 및
    상기 접지전압단과 상기 제2 전송라인 사이에 접속된 제4 터미네이션 로드부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 출력 데이터 신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하여 제1 및 제2 전송라인으로 전송하기 위한 전치 구동부;
    상기 제1 및 제2 전송라인을 통해서 전송된 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 출력 데이터를 구동하기 위한 메인 구동부;
    터미네이션 인에이블 신호에 응답하여 터미네이션 코드를 생성하기 위한 터 미네이션 코드 생성부;
    상기 터미네이션 코드에 응답하여 상기 제1 전송라인을 터미네이션 하기 위한 제1 터미네이션 구동부; 및
    상기 터미네이션 코드에 응답하여 상기 제2 전송라인을 터미네이션 하기 위한 제2 터미네이션 구동부
    를 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 터미네이션 구동부는,
    상기 제1 전송라인을 터미네이션 하여 상기 제1 전송라인을 통해서 전송되는 상기 풀업 구동신호의 스윙폭을 조절하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 터미네이션 구동부는,
    상기 제2 전송라인을 터미네이션 하여 상기 제2 전송라인을 통해서 전송되는 상기 풀다운 구동신호의 스윙폭을 조절하는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 터미네이션 구동부는,
    상기 제1 전송라인을 터미네이션 하여 상기 제1 전송라인을 통해서 전송되는 상기 풀업 구동신호가 1 UNIT INTERVAL 동안 목표된 스윙레벨을 갖도록 조절하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 터미네이션 구동부는,
    상기 제2 전송라인을 터미네이션 하여 상기 제2 전송라인을 통해서 전송되는 상기 풀다운 구동신호가 1 UNIT INTERVAL 동안 목표된 스윙레벨을 갖도록 조절하는 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 제1 터미네이션 구동부는,
    전원전압단과 제1 노드 사이에 접속되어 상기 터미네이션 코드의 제어를 받는 제1 액티브 로드부;
    상기 제1 노드와 상기 제1 전송라인 사이에 접속되는 제1 터미네이션 로드부;
    접지전압단과 제2 노드 사이에 접속되어 상기 터미네이션 코드의 제어를 받는 제2 액티브 로드부; 및
    상기 제2 노드와 상기 제1 전송라인 사이에 접속되는 제2 터미네이션 로드부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 터미네이션 구동부는,
    상기 전원전압단과 제3 노드 사이에 접속되어 상기 터미네이션 코드의 제어를 받는 제3 액티브 로드부;
    상기 제3 노드와 상기 제2 전송라인 사이에 접속되는 제3 터미네이션 로드부;
    상기 접지전압단과 제4 노드 사이에 접속되어 상기 터미네이션 코드의 제어를 받는 제4 액티브 로드부; 및
    상기 제4 노드와 상기 제2 전송라인 사이에 접속되는 제4 터미네이션 로드부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제5항에 있어서,
    상기 터미네이션 코드 생성부는,
    상기 터미네이션 인에이블 신호 및 전원전압을 부정 논리곱 하여 제1 터미네이션 코드를 출력하기 위한 제1 로직부; 및
    상기 터미네이션 인에이블 신호를 반전시킨 신호 및 접지전압을 부정 논리합 하여 제2 터미네이션 코드를 출력하기 위한 제2 로직부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 터미네이션 구동부는,
    전원전압단과 제1 노드 사이에 접속되어 상기 제1 터미네이션 코드의 제어를 받는 제1 액티브 로드부;
    상기 제1 노드와 상기 제1 전송라인 사이에 접속되는 제1 터미네이션 로드부;
    접지전압단과 제2 노드 사이에 접속되어 상기 제2 터미네이션 코드의 제어를 받는 제2 액티브 로드부; 및
    상기 제2 노드와 상기 제1 전송라인 사이에 접속되는 제2 터미네이션 로드부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 터미네이션 구동부는,
    상기 전원전압단과 제3 노드 사이에 접속되어 상기 제1 터미네이션 코드의 제어를 받는 제3 액티브 로드부;
    상기 제3 노드와 상기 제2 전송라인 사이에 접속되는 제3 터미네이션 로드부;
    상기 접지전압단과 제4 노드 사이에 접속되어 상기 제2 터미네이션 코드의 제어를 받는 제4 액티브 로드부; 및
    상기 제4 노드와 상기 제2 전송라인 사이에 접속되는 제4 터미네이션 로드부를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제5항 또는 제12항에 있어서,
    상기 터미네이션 인에이블 신호는 데이터 출력상태에서 활성화 되는 것을 특징으로 하는 반도체 장치.
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