KR102268564B1 - 송수신 회로 및 수신 회로 - Google Patents

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Abstract

송수신 회로는, 송신 모드에서 송신 신호에 응답해 전송 라인을 풀업 구동하고, 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1NMOS 트랜지스터; 및 상기 송신 모드에서 상기 송신 신호에 응답해 상기 전송 라인을 풀다운 구동하고, 상기 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1PMOS 트랜지스터를 포함할 수 있다.

Description

송수신 회로 및 수신 회로 {TRANCEIVER CIRCUIT AND RECEIVER CIRCUIT}
본 특허 문헌은 각종 집적 회로에서 신호(데이터)를 송수신하기 위해 사용되는 송수신 회로에 관한 것이다.
각종 집적회로 칩들은 혼자 동작하지 않으며, 주변의 칩들과 신호(데이터)를 주고 받으며 동작한다. 예를 들어, DRAM, Flash 등의 메모리 칩들은 메모리 콘트롤러(memory controller)와 데이터를 주고 받으며, CPU 또한 마더보드 상의 각종 칩들과 데이터를 주고 받는다. 또한 칩과 칩(chip to chip) 간에만 신호 전송이 이루어지는 것은 아니며, 하나의 집적회로 칩 내부의 A 회로와 B 회로 간에도(A, B는 임의의 회로들을 의미함) 신호의 전송이 이루어진다.
본 발명의 실시예들은, 신호를 송신하는 기능과 수신하는 기능을 가지는 송수신 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 송수신 회로는 송신 모드에서 송신 신호에 응답해 전송 라인을 풀업 구동하고, 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1NMOS 트랜지스터; 및 상기 송신 모드에서 상기 송신 신호에 응답해 상기 전송 라인을 풀다운 구동하고, 상기 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1PMOS 트랜지스터를 포함할 수 있다.
상기 송신 모드에서 상기 제1NMOS 트랜지스터의 게이트와 상기 제1PMOS 트랜지스터의 게이트에는 상기 송신 신호가 전달되고, 상기 수신 모드에서 상기 제1NMOS 트랜지스터의 게이트에는 제1바이어스 전압이 인가되고, 상기 제1PMOS 트랜지스터의 게이트에는 제2바이어스 전압이 인가될 수 있다.
상기 송수신 회로는 상기 제1NMOS 트랜지스터의 드레인단의 전압에 응답해 예비 수신 신호를 풀업 구동하는 제2PMOS 트랜지스터; 및 상기 제1PMOS 트랜지스터의 드레인단의 전압에 응답해 상기 예비 수신 신호를 풀다운 구동하는 제2NMOS 트랜지스터를 더 포함할 수 있다.
상기 송수신 회로는 상기 예비 수신 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함할 수 있다.
상기 수신 모드에서 상기 전송 라인의 전압 레벨이 높아지면 상기 제1PMOS 트랜지스터가 턴온되고, 상기 전송 라인의 전압 레벨이 낮아지면 상기 제1NMOS 트랜지스터가 턴온될 수 있다.
본 발명의 일실시예에 따른 수신 회로는, 풀업 전압단과 제1노드 사이에 연결되는 제1저항; 게이트에 제1바이어스 전압이 인가되고, 상기 제1노드에 드레인이 전송 라인에 소스가 연결되는 제1NMOS 트랜지스터; 게이트에 제2바이어스 전압이 인가되고, 제2노드에 드레인이 전송 라인에 소스가 연결되는 제1PMOS 트랜지스터; 및 풀다운 전압단과 상기 제2노드 사이에 연결되는 제2저항을 포함할 수 있다.
상기 수신 회로는, 상기 제1노드의 전압에 응답해 예비 수신 신호를 풀업 구동하는 제2PMOS 트랜지스터; 및 상기 제2노드의 전압에 응답해 상기 예비 수신 신호를 풀다운 구동하는 제2NMOS 트랜지스터를 더 포함할 수 있다.
상기 수신 회로는, 상기 예비 수신 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함할 수 있다.
상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1PMOS 트랜지스터는 턴온되고 상기 제1NMOS 트랜지스터는 오프되고, 상기 전송 라인으로 로우 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 턴온되고 상기 제1PMOS 트랜지스터는 오프될 수 있다.
본 발명의 다른 실시예에 따른 송수신 회로는, 풀업 전압단과 제1노드 사이에 연결되고, 송신 모드에서는 바이패스되는 저항; 상기 송신 모드에서는 송신 신호를 게이트에 인가받고, 수신 모드에서는 제1바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제1노드에 소스가 전송 라인에 연결된 제1NMOS 트랜지스터; 상기 송신 모드에서는 턴온 상태를 유지하고, 상기 수신 모드에서는 상기 전송 라인의 전압을 게이트에 인가받으며, 드레인이 상기 전송 라인에 소스가 제2노드에 연결된 제2NMOS 트랜지스터; 및 상기 송신 모드에서는 상기 송신 신호를 반전한 신호를 게이트에 인가받고, 수신 모드에서는 제2바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제2노드에 소스가 풀다운 전압단에 연결된 제3NMOS 트랜지스터를 포함할 수 있다.
상기 수신 모드에서 상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 오프되고, 상기 제2NMOS 트랜지스터는 턴온되고. 상기 수신 모드에서 상기 전송 라인으로 로우 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 턴온되고, 상기 제2NMOS 트랜지스터는 오프될 수 있다.
상기 송수신 회로는, 상기 예비 수신 노드로 전류를 공급하는 전류원; 상기 제1노드의 전압에 응답해 상기 예비 수신 노드로부터 전류를 싱킹하는 제4NMOS 트랜지스터; 및 상기 예비 수신 노드의 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 수신 회로는, 풀업 전압단과 제1노드 사이에 연결되는 저항; 제1바이어스 전압을 게이트에 인가받으며, 드레인이 상기 제1노드에 소스가 전송 라인에 연결된 제1NMOS 트랜지스터; 및 상기 전송 라인의 전압을 게이트에 인가받고, 상기 전송 라인의 전압에 응답해 상기 전송 라인을 풀다운 구동하는 제2NMOS 트랜지스터를 포함할 수 있다.
상기 수신 회로는, 제2바이어스 전압의 제어에 따라 상기 제2NMOS 트랜지스터가 싱킹하는 전류량을 제어하기 위한 제3NMOS 트랜지스터를 더 포함할 수 있다.
상기 수신 회로는, 상기 예비 수신 노드로 전류를 공급하는 전류원; 상기 제1노드의 전압에 응답해 상기 예비 수신 노드로부터 전류를 싱킹하는 제4NMOS 트랜지스터; 및 상기 예비 수신 노드의 신호를 반전해 수신 신호로 출력하기 위한 인버터를 더 포함할 수 있다.
상기 전송 라인으로 하이 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 오프되고 상기 제2NMOS 트랜지스터는 턴온되고. 상기 전송 라인으로 로우 신호가 수신되는 경우에, 상기 제1NMOS 트랜지스터는 턴온되고, 상기 제2NMOS 트랜지스터는 오프될 수 있다.
본 발명의 실시예들은, 동일한 소자들을 이용해 회로를 송신하고 수신하는 송수신 회로를 제공할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 송수신 회로(100)의 구성도이다.
제1NMOS 트랜지스터(N11)와 제1PMOS 트랜지스터(P11)는 전송 라인(101)으로 데이터(신호)를 송신하고, 전송 라인(101)으로부터 데이터(신호)를 수신하기 위해 사용될 수 있다. 전송 라인(101)으로 '하이' 데이터를 송신할 때는 제1NMOS 트랜지스터(N11)에 의해 전송 라인이 '하이' 레벨로 풀업 구동되고, 전송 라인(101)으로 '로우' 데이터를 송신할 때는 제1PMOS 트랜지스터(P11)에 의해 전송 라인이 '로우' 레벨로 풀다운 구동될 수 있다. 또한, 전송 라인(101)으로 '하이'데이터가 수신될 때에는 제1PMOS 트랜지스터(P11)가 턴온되어 '하이' 데이터가 수신되었음을 알리고, 전송 라인(101)으로 '로우' 데이터가 수신될 때에는 제1NMOS 트랜지스터(N11)가 턴온되어 '로우' 데이터가 수신되었음을 알릴 수 있다. 즉, 데이터의 송신과 수신의 주요 동작이 제1NMOS 트랜지스터(N11)와 제1PMOS 트랜지스터(P11)에 의해 수행될 수 있다.
제1패스게이트(PG11)와 제2패스게이트(PG12)는 송신 신호(TX_EN, TX_ENB)가 (하이, 로우)로 활성화된 송신 모드에서 제1NMOS 트랜지스터(N11)의 게이트와 제2PMOS 트랜지스터(P11)의 게이트에 송신 데이터(DATA_T)를 전달할 수 있다. 제4PMOS 트랜지스터(P14)와 제4NMOS 트랜지스터(N14)는 수신 신호(RX_EX, RX_ENB)가 (하이, 로우)로 활성화된 수신 모드에서 제1NMOS 트랜지스터(N11)의 게이트와 제1PMOS 트랜지스터(P11)의 게이트에 제1바이어스 전압(VN)과 제2바이어스 전압(VP)을 인가할 수 있다.
제1저항(R11)은 제1NMOS 트랜지스터(N11)의 드레인단과 풀업 전압단(VDD) 사이에 연결되고, 제2저항(R12)은 제1PMOS 트랜지스터(P11)의 드레인단과 풀다운 전압단(접지 전압단) 사이에 연결될 수 있다. 제1저항(R11)과 제2저항(R12)은 수신 동작시에 사용되는데, 수신 동작시에 제1NMOS 트랜지스터(N11)가 턴온되면 제1저항(R11)에 의해 전압 강하(voltage drop)가 일어나고, 수신 동작시에 제1PMOS 트랜지스터(P11)가 턴온되면 제2저항(R12)에 의해 전압 강하가 일어날 수 있다. 제3PMOS 트랜지스터(P13)와 제3NMOS 트랜지스터(N13)는 송신 신호(TX_EN, TX_ENB)가 (하이, 로우)로 활성화된 송신 모드에서 제1저항(R11)과 제2저항(R12)을 바이패스(bypass)시킬 수 있다.
제2PMOS 트랜지스터(P12)는 수신 모드에서 제1NMOS 트랜지스터(N11)의 드레인단의 전압에 응답해 예비 수신 데이터(PRE_DATA_R)를 풀업 구동하고, 제2NMOS 트랜지스터(N12)는 수신 모드에서 제1PMOS 트랜지스터(P11)의 드레인단의 전압에 응답해 예비 수신 데이터(PRE_DATA_R)를 풀다운 구동할 수 있다. 그리고 인버터(I11)는 예비 수신 데이터(PRE_DATA_R)를 반전해 수신 데이터(DATA_R)로 출력할 수 있다. 제5NMOS 트랜지스터(N15)는 수신 모드가 아닌 경우에 예비 수신 데이터(PRE_DATA_R)를 풀다운 구동해 예비 수신 데이터(PRE_DATA_R)가 플로팅되는 것을 방지할 수 있다.
도 1의 송수신 회로(100)에서는 제1NMOS 트랜지스터(N11)와 제1PMOS 트랜지스터(P11)에 의해 송신과 수신의 주요 동작이 수행될 수 있다. 제1NMOS 트랜지스터(N11)와 제1PMOS 트랜지스터(P11)는 전송 라인(101)으로 직접적으로 데이터를 송신하거나 전송 라인(101)으로부터 직접적으로 데이터를 수신하는 소자들이므로 가장 큰 사이즈로 설계되어야 하는데, 송수신 회로(100)에서 큰 사이즈로 설계되어야 하는 소자들(P11, N11)을 송신과 수신 동작에 공용으로 사용되도록 설계하는 것에 의해 송수신 회로(100)의 면적을 크게 줄일 수 있다.
도 2는 도 1의 송수신 회로(100)가 송신 모드와 수신 모드에서 동작하는 것을 도시한 도면이다. 도 2의 좌측(100_1)에는 송수신 회로(100)가 송신 모드인 경우의 연결 상태를 도시했고, 도 2의 우측(100_2)에는 송수신 회로(100)가 수신 모드인 경우의 연결 상태를 도시했다. 구별을 위해 좌측의 회로에는 _1라는 참조번호를 병기하고 우측의 회로에는 _2라는 참조번호를 병기하기로 한다.
먼저, 좌측 회로(100_1)로부터 우측 회로(100_2)로 '하이' 데이터가 전송되는 경우의 동작에 대해 알아보기로 한다. 송신 데이터(DATA_T)가 '하이'인 경우에, 송신 데이터(DATA_T)에 응답해 좌측 회로(100_1)의 제1NMOS 트랜지스터(N11_1)가 턴온되고 제1PMOS 트랜지스터(P11_1)가 오프될 수 있다. 전송 라인(101)은 제1NMOS 트랜지스터(N11_1)에 의해 풀업 구동되므로, 전송 라인(101)은 '하이' 레벨이될 수 있다. 여기서 전송 라인(101)의 '하이' 레벨은 VDD-Vth.n일 수 있다. 여기서 Vth.n은 제1NMOS 트랜지스터(N11_1)의 문턱 전압을 나타낸다.
전송 라인(101)이 '하이' 레벨인 경우에 우측 회로(100_2)의 제1PMOS 트랜지스터(P11_2)의 소스단 전압이 높아지므로 제1PMOS 트랜지스터(P11_2)가 턴온될 수 있다. 한편, 제1NMOS 트랜지스터(N11_2)의 소스단 전압이 높아지므로 제1NMOS 트랜지스터(N11_2)는 오프될 수 있다. 제1PMOS 트랜지스터(P11_2)가 턴온되므로, 제2저항(R12_2)에 전류가 흘러 제1PMOS 트랜지스터(P11_2)의 드레인단의 전압이 높아질 수 있다. 그리고 제1PMOS 트랜지스터(P11_2)의 드레인단 전압에 응답해, 제2NMOS 트랜지스터(N12_2)가 턴온되어 예비 수신 데이터(PRE_DATA_R)가 '로우' 레벨이 되고, 인버터(I11_2)에서 출력되는 수신 데이터(DATA_R)가 '하이'로 출력될 수 있다.
이제, 좌측 회로(100_1)로부터 우측 회로(100_2)로 '로우' 데이터가 전송되는 경우의 동작에 대해 알아보기로 한다. 송신 데이터(DATA_T)가 '로우'인 경우에, 송신 데이터(DATA_T)에 응답해 좌측 회로(100_1)의 제1PMOS 트랜지스터(P11_1)가 턴온되고 제1NMOS 트랜지스터(N11_1)가 오프될 수 있다. 전송 라인(101)은 제1PMOS 트랜지스터(P11_1)에 의해 풀다운 구동되므로, 전송 라인(101)의 레벨은 '로우' 레벨이 될 수 있다. 여기서 전송 라인(101)의 '로우' 레벨은 Vth.p일 수 있다. 여기서 Vth.p는 제1PMOS 트랜지스터(P11_1)의 문턱 전압을 나타낸다.
전송 라인(101)이 '로우' 레벨인 경우에 우측 회로(100_2)의 제1NMOS 트랜지스터(N11_2)의 소스단 전압이 낮아지므로, 제1NMOS 트랜지스터(N11_2)가 턴온될 수 있다. 한편, 제1PMOS 트랜지스터(P11_2)의 소스단 전압이 낮아지므로 제1PMOS 트랜지스터(P11_2)는 오프될 수 있다. 제1NMOS 트랜지스터(N11_2)가 턴온되므로, 제1저항(R11_2)에 전류가 흘러 전압 강하에 의해 제1NMOS 트랜지스터(N11_2)의 드레인단의 전압이 낮아질 수 있다. 그리고 제1NMOS 트랜지스터(N11_2)의 드레인단 전압에 응답해, 제2PMOS 트랜지스터(P12_2)가 턴온되어 예비 수신 데이터(PRE_DATA_R)가 '하이' 레벨이 되고, 인버터(I11_2)에서 출력되는 수신 데이터(DATA_R)가 '로우'로 출력될 수 있다.
제2바이어스 전압(VP)은 전송 라인(101)의 전압이 '하이' 레벨인 경우에 제1PMOS 트랜지스터(P11_2)가 턴온될 수 있도록 설정될 수 있다. 즉, VDD-Vth.n > VP+Vth.p의 조건이 만족되도록 설정될 수 있다. 여기서 Vth.p는 제1PMOS 트랜지스터(P11_2)의 문턱 전압이다. 또한, 제2바이어스 전압(VP)은 전송 라인(101)의 전압이 '로우'레벨인 경우에 제1PMOS 트랜지스터(P11_2)가 오프될 수 있도록 설정될 수 있다. 즉, Vth.n < VP+Vth.p의 조건이 만족되도록 설정될 수 있다. 제1바이어스 전압(VN)은 전송 라인(101)의 전압이 '하이'레벨인 경우에 제1NMOS 트랜지스터(N11_2)가 오프될 수 있도록 설정될 수 있다. 즉, VN < VDD의 조건이 만족되도록 설정될 수 있다. 또한, 제1바이어스 전압(VN)은 전송 라인(101)의 전압이 '로우'레벨인 경우에 제1NMOS 트랜지스터(N11_2)가 턴온될 수 있도록 설정될 수 있다. 즉, VN > Vth.n+Vth.p의 조건이 만족되도록 설정될 수 있다.
송신 데이터(DATA_T)와 수신 데이터(DATA_R)는 0~VDD로 풀스윙하지만, 전송 라인(101) 상으로 전송되는 데이터는 Vth.n~VDD-Vth.p로 스윙하므로, 송수신 회로(100)가 데이터를 송신 및 수신하는데 소모되는 전류량을 줄일 수 있다.
도 2에서는 송수신 회로(100)가 송신 모드로 설정된 경우의 회로(100_1)와 송수신 회로가 수신 모드로 설정된 경우의 회로(100_2)를 도시했는데, 모드의 구별 없이 송신 기능만 수행하는 송신 회로가 회로(100_1)와 같이 구성될 수도 있으며, 모드의 구별 없이 수신 기능만 수행하는 수신 회로가 회로(100_2)와 같이 구성될 수도 있음은 당연하다.
도 3은 본 발명의 다른 실시예에 따른 송수신 회로(300)의 구성도이다.
제1NMOS 트랜지스터(N31), 제2NMOS 트랜지스터(N32) 및 제3NMOS 트랜지스터(N33)는 전송 라인(301)으로 데이터(신호)를 송신하고, 전송 라인(301)으로부터 데이터(신호)를 수신하기 위해 사용될 수 있다. 전송 라인(301)으로 '하이' 데이터를 송신할 때는 제1NMOS 트랜지스터(N31)에 의해 전송 라인(301)이 '하이' 레벨로 풀업 구동되고, 전송 라인(301)으로 '로우' 데이터를 송신할 때는 제2NMOS 트랜지스터(N32)와 제3NMOS 트랜지스터(N33)에 의해 전송 라인(301)이 '로우' 레벨로 풀다운 구동될 수 있다. 또한, 전송 라인(301)으로 '하이' 데이터가 수신될 때에는 제2트랜지스터(N32)와 제3트랜지스터(N33)가 턴온되어 '하이' 데이터가 수신되었음을 알릴 수 있으며, 전송 라인(301)으로 '로우' 데이터가 수신될 때에는 제1트랜지스터(N31)가 턴온되어 '로우' 데이터가 수신되었음을 알릴 수 있다. 즉, 데이터의 송신과 수신의 주요 동작이 제1NMOS 트랜지스터(N31), 제2NMOS 트랜지스터(N32) 및 제3트랜지스터(N33)에 의해 수행될 수 있다.
제1멀티플렉서(M31)는 송신 신호(TX_EN)가 '하이'로 활성화된 송신 모드에서 제1NMOS 트랜지스터(N31)의 게이트에 송신 데이터(DATA_T)를 전달하고, 수신 신호(RX_EN)가 '하이'로 활성화된 수신 모드에서 제1NMOS 트랜지스터(N31)의 게이트에 제1바이어스 전압(V1)을 인가할 수 있다. 제2멀티플렉서(M32)는 송신 모드에서 제2NMOS 트랜지스터(N32)의 게이트에 풀업 전압(VDD)을 인가하고, 수신 모드에서 제2NMOS 트랜지스터(N32)의 게이트를 전송 라인(301)과 전기적으로 연결시킬 수 있다. 제3멀티플렉서(M33)는 송신 모드에서 제3트랜지스터(N33)의 게이트에 제1인버터(I31)가 송신 데이터(DATA_T)를 반전해 생성한 반전된 송신 데이터(DATA_TB)를 전달하고, 수신 모드에서 제2바이어스 전압(V2)을 인가할 수 있다.
저항(R31)은 풀업 전압단(VDD)과 제1노드(A) 사이에 연결될 수 있다. 저항(R31)은 수신 동작시에 사용되는데, 수신 동작시에 제1NMOS 트랜지스터(N31)가 턴온되면 저항(R31)에 의해 전압 강하(voltage drop)가 일어날 수 있다. 송신 모드에서는 제1PMOS 트랜지스터(P31)가 턴온되어 저항(R31)을 바이패스(bypass)시킬 수 있다.
전류원(302), 제4NMOS 트랜지스터(N34) 및 제2인버터(I32)는 제1노드(A)의 전압 레벨을 이용해 수신 데이터(DATA_R)를 생성할 수 있다. 전류원(302)은 수신 모드에 활성화되어 예비 수신 데이터가 실리는 예비 수신 노드(PRE_DATA_R)에 전류를 공급할 수 있으며, 제4NMOS 트랜지스터는 제1노드(A)의 전압에 응답해 예비 수신 노드(PRE_DATA_R)로부터 전류를 싱킹할 수 있다. 그리고 인버터(I32)는 예비 수신 노드(PRE_DATA_R)의 신호를 반전해 수신 데이터(DATA_R)로 출력할 수 있다.
도 3의 송수신 회로(300)에서는 제1NMOS 트랜지스터(N31), 제2NMOS 트랜지스터(N32) 및 제3트랜지스터(N33)에 의해 송신과 수신의 주요 동작이 수행될 수 있다. 제1NMOS 트랜지스터(N31), 제2NMOS 트랜지스터(N32) 및 제3트랜지스터(N33)는 전송 라인(301)을 직접적으로 데이터를 송신하거나 전송라인(301)으로부터 직접적으로 데이터를 수신하는 소자들이므로 송수신 회로(300)에서 큰 사이즈로 설계되어야 하는데, 큰 사이즈로 설계되어야 하는 소자들(N31, N32, N33)을 송신과 수신 동작에 공용으로 사용되도록 설계하는 것에 의해 송수신 회로(300)의 면적을 크게 줄일 수 있다.
도 4는 도 3의 송수신 회로(300)가 송신 모드와 수신 모드에서 동작하는 것을 도시한 도면이다. 도 4의 좌측(300_1)에는 송수신 회로(300)가 송신 모드인 경우의 연결 상태를 도시했고, 도 4의 우측(300_2)에는 송수신 회로(300)가 수신 모드인 경우의 연결 상태를 도시했다. 구별을 위해 좌측의 회로에는 _1라는 참조 번호를 병기하고 우측의 회로에는 _2라는 참조 번호를 병기하기로 한다.
먼저, 좌측 회로(300_1)로부터 우측 회로(300_2)로 '하이' 데이터가 전송되는 경우의 동작에 대해 알아보기로 한다. 송신 데이터(DATA_T)가 '하이'인 경우에, 송신 데이터(DATA_T)에 응답해 좌측 회로(300_1)의 제1NMOS 트랜지스터(N31_1)가 턴온되고 제3트랜지스터(N33_1)가 오프될 수 있다. 전송 라인(301)은 제1NMOS 트랜지스터(N31_1)에 의해 풀업 구동되므로 '하이' 레벨이 될 수 있다. 여기서 전송 라인(301)의 '하이' 레벨은 VDD-Vth.n일 수 있다. 여기서 Vth.n은 제1NMOS 트랜지스터(N31_1) 문턱 전압을 나타낸다.
전송 라인(301)이 '하이' 레벨인 경우에 우측 회로(300_2)의 제2NMOS 트랜지스터(N32_2)가 턴온되고, 제1NMOS 트랜지스터(N31_2)가 오프될 수 있다. 이때 제3NMOS 트랜지스터(N33_2)는 제2바이어스 전압(V2)을 인가받으므로 턴온 상태를 유지할 수 있다. 즉 좌측 회로(300_1)의 제1NMOS 트랜지스터(N31_1)에 의해 전송 라인(301)으로 공급된 전류는 우측 회로(300_2)의 제2NMOS 트랜지스터(N32_2) 및 제3NMOS 트랜지스터(N33_2)를 통해 접지단으로 흐를 수 있다. 한편, 우측 회로의 제1NMOS 트랜지스터(N31_2)가 오프되므로 저항(R_2)에는 전류가 흐르지 못해 전압강하가 없으므로, 제1노드(A_2)의 레벨이 풀업 전압(VDD)의 레벨이 되고, 제1노드(A_2)에 응답해 제4트랜지스터(N34_2)가 턴온되므로 예비 수신 노드(PRE_DATA_R)의 레벨이 낮아지고, 결국 제2인버터(I32_2)로 '하이' 레벨을 가지는 수신 데이터(DATA_R)가 출력될 수 있다.
이제 좌측 회로(300_1)로부터 우측 회로(300_2)로 '로우' 데이터가 전송되는 경우의 동작에 대해 알아보기로 한다. 송신 데이터(DATA_T)가 '로우' 인 경우에, 송신 데이터(DATA_T)에 응답해 좌측 회로(300_1)의 제3NMOS 트랜지스터(N33_1)가 턴온되고 제1NMOS 트랜지스터(N31_1)가 오프될 수 있다. 이때 제2NMOS 트랜지스터(N32_1)도 턴온 상태를 유지하므로, 전송 라인(301)은 제2NMOS 트랜지스터(N32_1)와 제3NMOS 트랜지스터(N33_1)에 의해 풀다운 구동되어 '로우' 레벨이 될 수 있다. 이때 전송 라인(301)은 2개의 NMOS 트랜지스터들(N32_1, N33_1)에 의해 풀다운 구동되므로, 거의 접지전압의 레벨이 될 수 있다.
전송 라인(301)이 '로우' 레벨인 경우에, 우측 회로(300_2)의 제1NMOS 트랜지스터(N31_2)가 턴온되고 제2NMOS 트랜지스터(N32_2)가 오프될 수 있다. 제1NMOS 트랜지스터(N31_2)가 턴온되므로 저항(R_2)에는 전류가 흘러 저항(R_2)의 양단에 전압 강하가 발생하고, 제1노드(A_2)의 레벨이 '로우' 레벨이 되고, 제1노드(A_2)에 응답해 제4트랜지스터(N34_2)가 오프되므로 예비 수신 노드(PRE_DATA_R)는 높은 레벨을 유지하고, 결국 제2인버터(I32_2)로 '로우' 레벨을 가지는 수신 데이터(DATA_R)가 출력될 수 있다.
제1바이어스 전압(V1)의 레벨은 전송 라인(301)이 '하이'레벨인 경우에 제1NMOS 트랜지스터(N31_2)가 오프되고, 전송 라인(301)이 '로우'레벨인 경우에 제1NMOS 트랜지스터(N31_2)가 턴온될 수 있도록 적절한 레벨로 조절될 수 있다. 한편, 제2바이어스 전압(V2)은 수신 모드에서 제3NMOS 트랜지스터(N33_2)로 흐르는 전류량을 적절한 레벨로 조절하기 위해 적절한 레벨로 조절될 수 있다.
도 3의 송수신 회로(300)는 전송 라인(301) 상의 신호의 스윙 폭이 도 1의 송수신 회로(100)보다는 크므로, 도 1의 송수신 회로(100)보다 전원전압(VDD)이 더 낮은 상태에서도 동작 가능할 수 있다.
도 4에서는 송수신 회로(300)가 송신 모드로 설정된 경우의 회로(300_1)와 송수신 회로가 수신 모드로 설정된 경우의 회로(300_2)를 도시했는데, 모드의 구별 없이 송신 기능만 수행하는 송신 회로가 회로(300_1)와 같이 구성될 수도 있으며, 모드의 구별 없이 수신 기능만 수행하는 수신 회로가 회로(300_2)와 같이 구성될 수도 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 송수신 회로 300: 송수신 회로

Claims (17)

  1. 송신 모드에서 송신 신호에 응답해 전송 라인을 풀업 구동하고, 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1NMOS 트랜지스터;
    상기 송신 모드에서 상기 송신 신호에 응답해 상기 전송 라인을 풀다운 구동하고, 상기 수신 모드에서 상기 전송 라인의 전압 레벨에 따라 온/오프되는 제1PMOS 트랜지스터;
    상기 제1NMOS 트랜지스터의 드레인단과 풀업 전압단 사이에 연결되는 제1저항; 및
    상기 제1PMOS 트랜지스터의 드레인단과 풀다운 전압단 사이에 연결되는 제2저항을 포함하고,
    상기 송신 모드에서 상기 제1NMOS 트랜지스터의 게이트와 상기 제1PMOS 트랜지스터의 게이트에는 상기 송신 신호가 전달되고,
    상기 수신 모드에서 상기 제1NMOS 트랜지스터의 게이트에는 제1바이어스 전압이 인가되고, 상기 제1PMOS 트랜지스터의 게이트에는 제2바이어스 전압이 인가되고,
    상기 제1저항과 상기 제2저항은 상기 송신 모드에서 바이패스되는
    송수신 회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1NMOS 트랜지스터의 드레인단의 전압에 응답해 예비 수신 신호를 풀업 구동하는 제2PMOS 트랜지스터; 및
    상기 제1PMOS 트랜지스터의 드레인단의 전압에 응답해 상기 예비 수신 신호를 풀다운 구동하는 제2NMOS 트랜지스터를
    더 포함하는 송수신 회로.
  5. 제 4항에 있어서,
    상기 예비 수신 신호를 반전해 수신 신호로 출력하기 위한 인버터를
    더 포함하는 송수신 회로.
  6. 제 4항에 있어서,
    상기 수신 모드에서 상기 전송 라인의 전압 레벨이 높아지면 상기 제1PMOS 트랜지스터가 턴온되고, 상기 전송 라인의 전압 레벨이 낮아지면 상기 제1NMOS 트랜지스터가 턴온되는
    송수신 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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