KR20120005829A

KR20120005829A - 데이터 입출력 회로

Info

Publication number: KR20120005829A
Application number: KR1020100066504A
Authority: KR
Inventors: 김보겸
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2012-01-17

Abstract

본 발명의 실시 예에 따른 데이터 입출력 회로는, 데이터 입력 신호에 응답하여 제 1 로컬 데이터 라인과 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하는 제 1 입출력 패스 선택 회로; 상기 데이터 입력 신호와 제 1 선택 신호에 응답하여, 글로벌 데이터 라인과 상기 제 1 입출력 패스 선택 회로의 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하기 위한 제 1 선택부; 및 상기 데이터 입력 신호에 응답하여 데이터 입출력 단자와 상기 글로벌 데이터 라인의 사이에 입력 패스 또는 출력 패스를 제공하는 글로벌 데이터 라인 선택회로를 포함한다.

Description

데이터 입출력 회로{Circuit of inputing and outputting data}

본 발명은 데이터 입출력 회로에 관한 것이다.

데이터 또는 신호를 송수신하는 전자 회로에서는, 입출력되는 데이터의 신뢰성을 높이기 위해서 입출력 회로의 구동 능력을 개선하는 것이 중요한 문제이다.

예를 들어, 반도체 메모리 장치와 같은 메모리 장치에서는 데이터를 독출할 때, 메모리 셀로부터 독출되는 독출 데이터를 증폭하여 외부에 출력하고, 프로그램을 위해서 입력되는 외부 장치로부터 수신하기 위한 데이터 입출력 회로를 포함한다.

특히 반도체 메모리 장치가 두개 이상의 플레인을 갖는 경우에는 데이터 입출력 회로는 외부 장치와 입력되는 IO 라인들과 각각의 플레인을 선택적으로 연결하는 회로가 필요하다. 즉, 각각의 플레인에 연결되는 로컬 입출력 라인(Local Input/Output line)들과 외부의 장치에 연결되는 글로벌 입출력 라인(Global Input/Output line)을 선택적으로 연결해야 한다.

상기한 데이터 입출력 회로는 반도체 메모리 장치에만 있는 것이 아니라, 데이터 또는 신호를 송수신하는 기능을 갖는 전자 장치에는 반드시 포함되어야 하는 회로이다. 그리고 이러한 데이터 입출력 회로는 양방향(bidirectional) 특성, 즉 단일의 글로벌 입출력 라인이 출력 데이터를 전송하거나 또는 입력 데이터를 전송하는 특성을 갖기 때문에, 데이터 입출력 마진이 감소하는 문제점이 있다

본 발명의 실시 예에서는 양방향 특성을 갖는 데이터 입출력 회로의 면적을 크게 늘리지 않으면서 데이터 입출력 능력을 향상시킨 데이터 입출력 회로를 제공한다.

본 발명의 실시 예에 따른 데이터 입출력 회로는,

데이터 입력 신호에 응답하여 제 1 로컬 데이터 라인과 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하는 제 1 입출력 패스 선택 회로; 상기 데이터 입력 신호와 제 1 선택 신호에 응답하여, 글로벌 데이터 라인과 상기 제 1 입출력 패스 선택 회로의 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하기 위한 제 1 선택부; 및 상기 데이터 입력 신호에 응답하여 데이터 입출력 단자와 상기 글로벌 데이터 라인의 사이에 입력 패스 또는 출력 패스를 제공하는 글로벌 데이터 라인 선택회로를 포함한다.

상기 데이터 입력 신호에 응답하여 제 2 로컬 데이터 라인과 제 2 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하는 제 2 입출력 패스 선택 회로; 및

상기 데이터 입력 신호와 제 2 선택 신호에 응답하여, 상기 글로벌 데이터 라인과 상기 제 2 입출력 패스 선택 회로의 제 2 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하기 위한 제 2 선택부를 더 포함한다.

상기 제 1 선택부는, 상기 데이터 입력신호와 상기 제 1 선택신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 1 노드로 데이터를 입력하기 위한 입력패스를 제공하는 제 1 입력패스선택 회로; 및 반전된 상기 데이터 입력신호와 상기 제 1 선택신호에 응답하여 상기 제 1 노드에서 상기 글로벌 데이터 라인으로 데이터를 출력하기 위한 출력 패스를 제공하는 제 1 출력 패스 선택 회로를 포함한다.

상기 제 2 선택부는, 상기 데이터 입력신호와 상기 제 2 선택신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 2 노드로 데이터를 입력하기 위한 입력패스를 제공하는 제 2 입력패스선택 회로; 및 반전된 상기 데이터 입력신호와 상기 제 2 선택신호에 응답하여 상기 제 2 노드에서 상기 글로벌 데이터 라인으로 데이터를 출력하기 위한 출력 패스를 제공하는 제 2 출력 패스 선택 회로를 포함한다.

본 발명의 실시 예에 따른 데이터 입출력 회로는 하나의 데이터 라인을 통해서 입출력을 동시에 하는 양방향 특성을 갖는 경우, 드라이버 트랜지스터의 사이즈를 줄이면서 구동 능력을 높일 수 있다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.
도 2는 도1의 입출력 회로를 나타낸다.
도 3a는 본 발명의 실시 예에 따른 입출력 회로를 나타낸다.
도 3b는 도3a의 제 1 선택부를 나타낸다.
도 4는 도 3a 및 도 3b의 입출력 회로에서 데이터를 입출력하는 동작을 설명하기 위한 타이밍도이다.
도 5a 도 3a 및 도 3b의 입출력 회로를 구비한 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5b는 도 3a 및 도 3b의 입출력 회로를 구비한 반도체 메모리 장치의 독출 동작을 설명하기 위한 타이밍도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 제 1 및 제 2 플레인(110, 120), 제 1 및 제 2 페이지 버퍼 그룹(130, 140), 입출력 회로(150), 주변회로(160), 제어로직(170) 및 패드회로(180)를 포함한다.

제 1 및 제 2 플레인(110, 120)은 데이터 저장을 위한 메모리 셀들을 포함한다. 제 1 및 제 2 플레인(110, 120)의 메모리 셀들은 워드라인들과 비트라인들로 연결된다. 그리고 비트라인들은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)로 구분된다.

제 1 및 제 2 페이지 버퍼 그룹(130, 140)은 각각 제 1 및 제 2 플레인(110, 120)이 비트라인에 연결되는 페이지 버퍼(PB)들을 포함한다. 각각의 페이지 버퍼(PB)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결되고, 데이터 저장을 위한 래치회로들을 포함한다.

입출력 회로(150)는 제 1 및 제 2 페이지 버퍼 그룹(130, 140)과 PAD(180) 사이에 데이터 입출력을 위한 경로를 제공한다. 패드회로(180)는 반도체 메모리 장치(100)가 연결되는 외부 장치(미도시)와 연결된다.

그리고 제 1 및 제 2 페이지 버퍼 그룹(130, 140)에 연결된 데이터 라인들을 각각 제 1 및 제 2 로컬 데이터 라인들이라고 하면, 패드회로(180)와 입출력 회로(150)사이에 연결되는 데이터 라인을 글로벌 데이터 라인들(GIO)이라 한다.

입출력 회로(150)는 제어로직(170)으로부터 입력되는 제 1 및 제 2 플레인 선택 신호(SEL_P0, SEL_P1)와 데이터 입력신호(DATAIN)에 따라서 제 1 또는 제 2 로컬 데이터 라인을 글로벌 데이터 라인들(GIO)로 연결한다. 글로벌 데이터 라인들(GIO)은 각각 입력과 출력을 수행하는 양방향성을 가진다.

주변 회로(160)는 반도체 메모리 장치(100)에서 제1 및 제 2 페이지 버퍼 그룹(130, 140), 입출력 회로(150)를 제외한 적어도 하나의 회로들, 예를 들어 X 디코더(미도시), 전압 공급 회로(미도시) 등을 포함한다.

제어로직(170)은 제 1 및 제 2 페이지 버퍼 그룹(130, 140), 입출력 회로(150) 및 주변 회로(160)의 동작 제어를 위한 제어신호를 출력한다.

입출력 회로(150)는 제 1 및 제 2 페이지 버퍼 그룹(130, 140)으로부터의 제 1 및 제 2 로컬 데이터 라인들을 글로벌 데이터 라인들(GIO)에 연결한다.

도 2는 도1의 입출력 회로와 패드회로의 연결을 나타낸다.

도 2는 입출력 회로에서 하나의 글로벌 데이터 라인(GIO)에 연결된 회로만을 나타낸다.

도 2를 참조하면, 입출력 회로(150)는 제 1 선택회로(151), 제 2 선택 회로(152)를 포함하고, 패드회로(180)는 PAD(181)와, 입출력 선택 회로(182)를 포함한다. 그리고 도 2의 제 1 및 제 2 선택 회로(151, 152)는 하나의 글로벌 데이터 라인들(GIO)마다 연결된다. 예를 들어 글로벌 데이터 라인들(GIO)이 8개라면, 도2와 같이 제 1 및 제 2 선택회로(151, 152)가 8세트 구성된다.

제 1 선택 회로(151)는 제 1 페이지 버퍼 그룹(130)에 포함된 페이지 버퍼(PB)와 글로벌 데이터 라인(GIO)의 사이에 연결되고, 제 1 플레인 선택신호(SEL_P0)와 데이터 입력신호(DATAIN)에 따라서 입력 패스 또는 출력 패스를 제공한다.

제 2 선택 회로(152)는 제 2 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼(PB)와 글로벌 데이터 라인(GIO)의 사이에 연결되고, 제 2 플레인 선택신호(SEL_P1)와 데이터 입력신호(DATAIN)에 따라서 입력 패스 또는 출력 패스를 제공한다.

그리고 PAD(181)는 외부 장치(미도시)가 연결되고, 입출력 패스 선택회로(182)는 글로벌 데이터 라인(GIO)과 PAD(181)사이에 연결되고, 데이터 입력 신호(DATAIN)에 따라서 입력 패스 또는 출력 패스를 제공한다.

제 1 선택 회로(151)는 제 1 및 제 2 삼상(tri-state) 인버터(3IN1, 3IN2)와 제 1 인버터(IN1) 및 스위치 회로(S1)를 포함한다.

제 1 삼상 인버터(3IN1)는 반전된 데이터 입력 신호(DATAIN_N)에 응답하여 페이지 버퍼(PB)로부터의 노드(K1)에서 노드(K2)로 데이터가 출력되는 출력 패스를 제공하고, 제 2 삼상 인버터(3IN2)는 데이터 입력 신호(DATAIN)에 응답하여 노드(K2)에서 노드(K1)로 데이터가 입력되는 입력 패스를 제공한다. 노드(K1)에 제 1 로컬 데이터 라인이 연결된다.

제 1 인버터(IN1)는 제 1 플레인 선택 신호(SEL_P0)를 반전하여 출력한다. 그리고 스위치 회로(S1)는 노드(K2)와 노드(K3)의 사이에 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 노드(K3)에 글로벌 데이터 라인(GIO)이 연결된다.

PMOS 트랜지스터의 게이트에는 제 1 인버터(IN1)의 출력이 입력되고, NMOS 트랜지스터의 게이트에는 제 1 플레인 선택 신호(SEL_P0)가 입력된다.

제 2 선택 회로(152)는 제 3 및 제 4 삼상 인버터(3IN3, 3IN4)와 제 2 인버터(IN2) 및 제 2 스위치 회로(S2)를 포함하고, 제 1 선택 회로(151)와 동일하게 구성된다. 다만 제 2 스위치 회로(S2)는 제 2 플레인 선택 신호(SEL_P1)에 응답하여 동작한다.

입출력 패스 선택회로(182)는 제 5 및 제 6 삼상 인버터(3IN5, 3IN6)를 포함한다. 제 5 삼상 인버터(3IN5)는 데이터 입력 신호(DATAIN)에 응답하여 PAD(180)에서 노드(K3)로 데이터가 입력되는 입력 패스를 제공하고, 제 6 삼상 인버터(3IN6)는 노드(K3)에서 PAD(181)로 데이터가 출력되는 출력 패스를 제공한다.

상기한 입출력 회로(150)에서 제 1 로컬 데이터 라인과 글로벌 데이터 라인(GIO)간에 입력 패스를 제공하기 위해서는, 데이터 입력 신호(DATAIN)와 제 1 플레인 선택 신호(SEL_P0)가 하이 레벨로 입력된다.

이에 따라 제 5 삼상 인버터(3IN5)와 제 1 스위치 회로(S1) 및 제 2 삼상 인버터(3IN2)가 인에이블 되어 입력 패스가 제공된다.

이때 제 1 스위치 회로(S1)는 PMOS 및 NMOS 트랜지스터가 패스 게이트의 역할을 하기 때문에, 자체적으로 전원을 공급하는 능력이 없다. 그런데 노드(K3)에 연결되는 글로벌 데이터 라인(GIO)의 길이가 길어지면 데이터 라인에 저항이 커지기 때문에 노드(K3)에 전달되는 데이터를 증폭해줄 구동능력이 요구된다.

앞서 설명한 바와 같이 제 1 스위칭 회로(S1)는 구동능력이 없기 때문에 데이터 전달시에 오류가 발생될 수 있다.

이를 해결하기 위해서, 글로벌 데이터 라인(GIO)에 드라이빙 능력이 큰 구동회로를 추가해야 하지만, 이는 회로 면적을 크게 하기 때문에 바람직하지 못하다.

따라서 본 발명의 실시 예에서는 회로 면적을 늘리지 않으면서 구동능력을 확보할 수 있는 입출력 회로를 제공한다.

도 3a는 본 발명의 실시 예에 따른 입출력 회로를 나타낸다.

도 3a를 설명할 때, 도1을 참조하여 설명한다.

도 3a를 참조하면, 본 발명의 실시 예에 따른 입출력 회로(150)는 제 1 로컬 데이터 라인 선택회로(150a)와 제 2 로컬 데이터 라인 선택회로(150b)를 포함하고, 패드회로(180)와 글로벌 데이터 라인(GIO)을 통해 연결된다. 도 3에 도시된 입출력 회로는 하나의 글로벌 데이터 라인에 연결되는 회로이다. 만약 도1의 반도체 메모리 장치(100)에 8개의 글로벌 데이터 라인이 포함되어 있다면, 도 3과 같은 회로세트는 8개 구성되어야 한다.

제 1 로컬 데이터 라인 선택회로(150a)는 제 1 입출력 패스 선택회로(154)와 제 1 선택부(155)를 포함하고, 제 2 로컬 데이터 라인 선택회로(150b)는 제 2 입출력 패스 선택회로(156)와 제 2 선택부(157)를 포함한다.

제 1 입출력 패스 선택회로(154)는 데이터 입력신호(DATAIN)에 응답하여 노드(K1)와 노드(K2) 사이의 입출력 패스를 제공한다. 이를 위해서 제 1 입출력 패스 제공회로(154)는 제 7 및 제 8 삼상 인버터(3IN7, 3IN8)를 포함한다.

제 7 삼상 인버터(3IN7)는 반전된 데이터 입력 신호(DATAIN_N)에 응답하여 노드(K1)에서 노드(K2)로 데이터가 출력되는 출력 패스를 제공하고, 제 8 삼상 인버터(3IN8)는 데이터 입력 신호(DATAIN)에 응답하여 노드(K2)에서 노드(K1)로 데이터가 입력되는 입력 패스를 제공한다. 노드(K1)는 제 1 페이지 버퍼 그룹(130)의 페이지 버퍼(PB)가 연결되는 제 1 로컬 데이터 라인에 연결된다.

그리고 제 1 선택부(155)는 데이터 입력신호(DATAIN)와 제 1 플레인 선택신호(SEL_P0)에 응답하여 노드(K2)와 노드(K3)사이의 데이터 입출력 패스를 제공한다. 입출력 패스가 선택됨에 따라 제 1 선택부(155)는 노드(K2)의 전압에 따라서 노드(K3)의 전압을 변경시키거나, 노드(K3)의 전압에 따라서 노드(K2)의 전압을 변경한다. 제 1 선택부(155)의 상세한 회로는 이하에서 다시 설명하기로 한다.

제 2 로컬 데이터 라인 선택회로(150b)의 데이터 입력신호(DATAIN)에 응답하여 노드(K4)와 노드(K5) 사이에 입출력 패스를 제공한다. 노드(K4)는 제 2 페이지 버퍼 그룹(150)의 페이지 버퍼(PB)가 연결되는 제 2 로컬 데이터 라인과 연결된다.

제 2 입출력 패스 선택회로(156)는 제 9 및 제 10 삼상 인버터(3IN9, 3IN10)를 포함한다. 제 9 삼상 인버터(3IN9)는 반전된 데이터 입력신호(DATAIN_N)에 응답하여 노드(K5)에서 노드(K4)로 데이터를 출력하는 출력 패스를 제공한다.

제 10 삼상 인버터(3IN10)는 데이터 입력신호(DATAIN)에 응답하여 노드(K4)에서 노드(K5)로 데이터를 입력하는 입력 패스를 제공한다.

제 2 선택부(157)는 데이터 입력신호(DATAIN)와 제 2 플레인 선택신호(SEL_P1)에 응답하여 노드(K4)와 노드(K3)간의 데이터 입출력 패스를 제공한다. 입출력 패스가 선택됨에 따라 제 2 선택부(157)는 노드(K4)의 전압에 따라 노드(K3)의 전압을 변경하거나, 노드(K3)의 전압에 따라 노드(K4)의 전압을 변경한다. 제 2 선택부(157)는 제 1 선택부(155)는 동일한 회로 구성된다.

그리고 PAD(181)에 연결되는 글로벌 데이터 라인 입출력 패스 선택회로(182)는 제 11 및 제 12 삼상 인버터(3IN11, 3IN12)를 포함한다. 제 11 삼상 인버터(3IN11)는 데이터 입력신호(DATAIN)에 응답하여 PAD(181)에서 노드(K3)로 데이터를 입력하는 입력 패스를 제공한다.

상기 제 1 선택부(155) 및 제 2 선택부(157)는 동일한 회로로 구성된다. 대표적으로 다음의 도 3b는 제 1 선택부(155)를 상세히 나타낸다.

도 3b는 도3a의 제 1 선택부를 나타낸다.

도 3b를 참조하면, 제 1 선택부(155)는 출력 패스 선택회로(155a)와 입력 패스 선택회로(155b)를 포함한다.

출력 패스 선택회로(155a)는 데이터 입력 신호(DATAIN)와 제 1 플레인 선택신호(SEL_P0)에 응답하여 노드(K2)에서 노드(K3)로 데이터가 출력되게 하는 출력 패스가 인에이블 되게 한다.

입력 패스 선택회로(155b)는 데이터 입력 신호(DATAIN)와 제 1 플레인 선택 신호(SEL_P0)에 응답하여 노드(K3)에서 노드(K2)로 데이터가 입력되게 하는 입력 패스가 인에이블 되게 한다.

출력 패스 선택회로(155a)는 제 2 및 제 3 인버터(IN2, IN3), 제 1 낸드 게이트(NA1) 및 제 13 삼상 인버터(3IN13)를 포함한다. 그리고 제 13 삼상 인버터(3IN13)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 및 제2 NMOS 트랜지스터(N1, N2)를 포함한다.

제 13 삼상 인버터(3IN13)에서 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 전원전압과 접지노드의 사이에 직렬로 연결된다.

그리고 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)의 게이트는 노드(K2)에 연결된다. 제 2 PMOS 트랜지스터(P2)와 제 1 NMOS 트랜지스터(N1)의 접속점은 글로벌 데이터 라인(GIO)에 연결된다.

그리고 제 2 PMOS 트랜지스터(P2)의 게이트에는 제 1 낸드 게이트(NA1)의 출력 신호가 입력되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 3 인버터(IN3)의 출력 신호가 입력된다.

제 2 인버터(IN2)는 데이터 입력신호(DATAIN)를 반전하여 출력한다. 제 2 인버터(IN2)의 출력은 제 1 낸드 게이트(NA1)에 입력된다. 제 1 낸드 게이트(NA1)의 다른 입력단에는 제 1 플레인 선택신호(SEL_P0)가 입력된다.

제 1 낸드 게이트(NA1)는 제 1 플레인 선택신호(SEL_P0)와 제 2 인버터(IN2)에 의해 반전된 데이터 입력신호(DATAIN_N)를 낸드 조합한다. 제 1 낸드 게이트(NA1)의 출력은 제 3 인버터(IN3)에 의해서 반전 출력된다.

로우 레벨의 데이터 입력 신호(DATAIN)와 하이 레벨의 제 1 플레인 선택 신호(SEL_P0)가 입력되면, 제 1 낸드 게이트(NA1)는 로우 레벨 신호를 출력한다.

이에 따라 제 2 PMOS 트랜지스터(P2)가 턴온 된다. 또한 제 1 낸드 게이트(NA1)의 출력을 반전하여 출력하는 제 3 인버터(IN3)는 하이 레벨 신호를 출력한다. 이에 따라 제1 NMOS 트랜지스터(N1)도 턴온 된다. 제 2 PMOS 트랜지스터(P2)와 제 1 NMOS 트랜지스터(N1)가 턴온 도면, 제 13 삼상 인버터(3IN13)가 구동된다.

따라서 노드(K2)의 데이터가 노드(K3)으로 전달된다. 노드(K2)에는 제 1 글로벌 데이터 라인이 연결되고, 노드(K3)에는 글로벌 데이터 라인(GIO)이 연결된다. 즉 제 1 로컬 데이터 라인의 데이터가 글로벌 데이터 라인(GIO)으로 출력되는 패스가 제공된다.

입력 패스 선택회로(155b)는 제 2 낸드 게이트(NA2)와 제 4 인버터(IN4) 및 제 14 삼상 인버터(3IN14)를 포함한다. 그리고 제 14 삼상 인버터(3IN14)는 제 3 및 제 4 PMOS 트랜지스터(P3, P4)와 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함한다.

제 3 및 제 4 PMOS 트랜지스터(P3, P4)와 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 전원전압과 접지노드 사이에 직렬로 연결된다.

제 3 PMOS 트랜지스터(P3)와 제 4 NMOS 트랜지스터(N4)의 게이트는 노드(K3)에 연결된다. 그리고 제 4 PMOS 트랜지스터(P4)와 제 3 NMOS 트랜지스터(N3)의 접속점은 노드(K2)에 연결된다.

제 4 PMOS 트랜지스터(P4)의 게이트에는 제 2 낸드 게이트(NA2)의 출력단이 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 4 인버터(IN4)의 출력단이 연결된다.

제 2 낸드 게이트(NA2)는 데이터 입력신호(DATAIN)와 제 1 플레인 선택신호(SEL_P0)를 낸드 조합하여 출력한다. 제 4 인버터(IN4)는 제 2 낸드 게이트(NA2)의 출력을 반전하여 출력한다.

하이 레벨의 데이터 입력 신호(DATAIN)와 하이 레벨의 제 1 플레인 선택 신호(SEL_P0)가 입력되면, 제 2 낸드 게이트(NA2)는 로우 레벨의 신호를 출력한다. 이에 따라 제 4 PMOS 트랜지스터(P4)가 턴온 된다.

그리고 제 4 낸드 게이트(NA2)의 출력은 제 4 인버터(IN4)에 의해 반전 출력된다. 이에 따라 제 3 NMOS 트랜지스터(N3)가 턴온 된다.

제 4 PMOS 트랜지스터(P4)와 제 3 NMOS 트랜지스터(N3)가 턴온되면, 노드(K3)의 데이터가 노드(K2)로 전달될 수 있다. 이에 따라 글로벌 데이터 라인(GIO)으로부터 입력되는 데이터가 제 1 로컬 데이터 라인으로 전달되는 입력 패스가 생성된다.

상기한 출력 및 입력 패스 선택회로(155a, 155b)에서 출력패스와 입력패스를 제공하기 위해 인에이블 되는 제13 및 제 14 삼상 인버터(3IN13, 3IN15)는 각각 전원전압과 접지노드에 연결되어 있기 때문에 입력되는 데이터를 풀업 또는 풀다운 시켜 전달하는 구동 능력이 있으며, 이에 따른 리피터의 역할도 제공한다. 따라서 글로벌 데이터라인(GIO)과 로컬 데이터라인 간에 구동 능력을 높일 수 있다.

도 3a의 제 2 선택부(157)는 제 1 선택부(155)와 동일하게 구성되며, 다만 제 2 플레인 선택신호(SEL_P1)가 입력된다.

도 4는 도 3a 및 도 3b의 입출력 회로에서 데이터를 입출력하는 동작을 설명하기 위한 타이밍도이다.

도 4를 참조하면, 데이터 입력을 할 때는 데이터 입력신호(DATAIN)가 하이 레벨이고, 데이터를 출력할 때 데이터 입력 신호(DATAIN)는 로우 레벨로 입력된다.

데이터 입력신호(DATAIN)는 제어로직(170)에서 입력된다.

제 0 및 제 3 데이터(D0 내지 D3)가 글로벌 데이터 라인(GIO)으로 입력되는 동안 제 0 및 제 1 데이터(D0, D1)는 제 1 플레인(110)에 연결되는 제 1 페이지 버퍼 그룹(130)으로 전달하고, 제 2 및 제 3 데이터(D2, D3)는 제 2 플레인(120)에 연결되는 제 2 페이지 버퍼 그룹(140)으로 전달한다.

즉, 하이 레벨의 데이터 입력신호(DATAIN)에 의해서 도 3a의 제 8, 제10 및 제 11 삼상 인버터(3IN8, 3IN10, 3IN11)가 인에이블 된다.

그리고 하이 레벨의 데이터 입력신호(DATAIN)와 하이 레벨의 제 1 플레인 선택신호(SEL_P0)에 의해서, 도 3b의 입력 인에이블 신호(EN_P0_in)가 하이 레벨이 된다. 이에 따라 제 14 삼상 인버터(IN14)가 턴온 된다. 글로벌 데이터 라인(GIO)을 통해서 입력되는 제 0 및 제 1 데이터(D0, D1)가 제 1 로컬 데이터 라인으로 입력된다.

데이터 입력신호(DATAIN)가 하이 레벨인 동안, 제 1 플레인 선택신호(SEL_P0)가 로우 레벨이고, 제 2 플레인 선택신호(SEL_P1)가 하이 레벨인 동안에는 글로벌 데이터 라인(GIO)을 통해서 입력되는 제 2 및 제 3 데이터(D2, D3)가 제 2 로컬 데이터 라인으로 전달된다.

제 1 또는 제 2 로컬 데이터 라인을 통해서 글로벌 데이터 라인(GIO)으로 데이터를 출력할 때는 데이터 입력신호(DATAIN)가 로우 레벨로 변경된다.

데이터 입력신호(DATAIN)가 로우 레벨인 동안, 제 1 플레인 선택신호(SEL_P0)가 하이레벨이 되면, 제 1 로컬 데이터 라인을 통해서 출력되는 제 4 및 제 5 데이터(D4, D5)가 글로벌 데이터 라인(GIO)으로 전달된다.

데이터 입력신호(DATAIN)가 로우 레벨인 동안, 제 2 플레인 선택신호(SEL_P1)가 하이 레벨이 되면, 제 2 로컬 데이터 라인을 통해서 출력되는 제 6 및 제 7 데이터(D6, D7)가 글로벌 데이터 라인(GIO)으로 전달된다.

도 5a 도 3a 및 도 3b의 입출력 회로를 구비한 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이고, 도 5b는 도 3a 및 도 3b의 입출력 회로를 구비한 반도체 메모리 장치의 독출 동작을 설명하기 위한 타이밍도이다.

도 5a 및 도 5b를 설명할 때, 상기 도1의 반도체 메모리 장치(100)를 참고한다.

반도체 메모리 장치(100)는 프로그램 동작에서는 글로벌 데이터 라인(GIO)을 통해서 입력되는 데이터를 제 1 또는 제 2 로컬 데이터 라인으로 입력받아야 하고, 독출 동작에서는 제 1 또는 제 2 로컬 데이터 라인을 통해서 글로벌 데이터 라인(GIO)으로 독출된 데이터를 출력해야 한다.

예를 들어, 제 1 플레인 및 제 2 플레인(110, 120)에 데이터를 저장하는 멀티 플레인 프로그램 동작에서의 데이터 입력을 설명하면 다음과 같다.

도 5a를 참조하면, 반도체 메모리 장치(100)에는 외부 장치(미도시)로부터 입력되는 프로그램 명령(CMD; 80h)과 제 1 플레인의 주소(ADDR) 및 프로그램할 데이터가 먼저 입력된다.

프로그램 명령(CMD; 80h)과 제 1 플레인의 주소(ADDR)는 제어로직(170)으로 전달된다.

제어로직(170)은 프로그램 명령(CMD; 80h)과 제 1 플레인의 주소(ADDR)를 이용해서 프로그램 동작실시를 위한 제어신호들을 생성한다.

그리고 제 1 플레인(110)에 프로그램할 데이터를 제 1 페이지 버퍼 그룹(130)으로 입력하기 위하여, 데이터 입력신호(DATAIN)와 제 1 플레인 선택신호(SEL_P0)를 하이 레벨로 출력한다. 이때 제 2 플레인 선택신호(SEL_P1)는 로우 레벨로 유지된다.

이에 따라 도 3a의 제 1 로컬 데이터 라인 선택회로(150a)가 인에이블 되고, 제 1 페이지 버퍼 그룹(130)으로의 데이터 입력 패스가 생성된다.

외부 장치(미도시)는 제 1 플레인(110)에 프로그램할 데이터를 모두 입력한 후에는, 프로그램 명령(CMD; 80h)과 제 2 플레인의 주소(ADDR) 및 제 2 플레인(120)에 프로그램할 데이터 및 프로그램 실시 명령(CMD; 10h)을 입력한다.

프로그램 명령(CMD; 80h)과 제 2 플레인(12)의 주소(ADDR)는 제어로직(170)으로 전달된다.

제어로직(170)은 제 2 플레인(120)에 프로그램할 데이터를 제 2 페이지 버퍼 그룹(140)으로 입력하기 위해서, 데이터 입력신호(DATAIN)와 제 2 플레인 선택신호(SEL_P1)를 하이 레벨로 출력한다.

이에 따라 도 3a의 제 2 로컬 데이터 라인 선택신호(150b)가 인에이블 되고, 제 2 페이지 버퍼 그룹(140)으로의 데이터 입력 패스가 생성된다.

데이터 입력 후에는 제어로직(170)에서 출력하는 제어신호들에 의해서, 제 1 및 제 2 페이지 버퍼 그룹(130, 140)과 주변회로(160)들이 제 1 및 제 2 플레인(110, 120)에 대한 프로그램 동작이 실시된다. 프로그램 동작은 이미 공지된 기술이므로 상세히 설명하지 않기로 한다.

또한, 도5b에 나타난 바와 같이, 독출 동작에서는 독출 명령(CMD; 00h)과 데이터 독출을 실시할 제 1 플레인의 주소(ADDR) 및 독출 동작 실시 명령(32h)이 입력된다.

이에 따라 제어로직(170)은 제 1 플레인(110)을 선택하기 위해 제 1 플레인 선택신호(SEL_P0)를 하이 레벨로 생성하고, 데이터 입력신호(DATAIN)를 로우 레벨로 출력한다.

그리고 제어로직은 상기 제 1 플레인의 주소(ADDR)에 의해서 선택되는 제 1 플레인(110)의 메모리 셀들로부터의 데이터 독출 동작을 실시하기 위한 제어신호를 생성한다. 독출되는 데이터는 제 1 페이지 버퍼 그룹(130)에 저장된다. 독출 동작에 대대해서는 이미 공지된 기술이므로 상세히 설명하지 않기로 한다.

그리고 제어로직(170)은 제 1 및 제 2 페이지 버퍼 그룹(130, 140)에 저장된 독출데이터를 출력하기 위해서 로우 레벨의 데이터 입력신호(DATAIN)와 하이 레벨의 제 1 플레인 선택신호(SEL_P0)를 출력한다.

이에 따라 도 3a에서 제 1 로컬 데이터 라인 선택회로(150a)가 인에이블 되고, 제 1 로컬 데이터 라인에서 글로벌 데이터 라인(GIO)으로 데이터를 출력하는 출력패스가 생성된다. 그리고 생성된 출력 패스를 통해서 제 1 페이지 버퍼 그룹(130)에 저장된 독출된 데이터가 출력된다.

제 1 페이지 그룹(130)에 저장된 독출된 데이터가 모두 출력되면, 제어로직(170)은 로우 레벨의 데이터 입력신호(DATAIN)와 하이 레벨의 제 2 플레인 선택신호(SEL_P1)를 출력한다.

이에 따라 제 2 로컬 데이터 라인 선택회로(150b)가 인에이블 되고, 제 2 로컬 데이터 라인에서 글로벌 데이터 라인(GIO)으로 데이터를 출력하는 출력패스가 생성된다. 그리고 생성된 출력 패스를 통해서 제 2 페이지 버퍼 그룹(140)에 저장된 독출된 데이터가 출력된다.

이상에서 설명한 바와 같이, 제 1 또는 제 2 로컬 데이터 라인과 글로벌 데이터 라인(GIO)을 연결하는 제 1 또는 제 2 선택부(155, 157)가 삼상 인버터를 이용해서 입출력 패스를 생성한다. 이에 따라 회로 면적을 크게 늘리지 않으면서 구동 능력을 높일 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

110, 120 : 제 1 및 제 2 플레인
130, 140 : 제 1 및 제 2 페이지 버퍼 그룹
150 : 입출력 회로
150a, 150b : 제 1 및 제 2 로컬 데이터 라인 선택회로
154, 156 : 제 1 및 제 2 입출력 패스 선택 회로
155, 157 : 제 1 및 제 2 선택부
158 : 글로벌 데이터 라인 선택 회로

Claims

데이터 입력 신호에 응답하여 제 1 로컬 데이터 라인과 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하는 제 1 입출력 패스 선택 회로;
상기 데이터 입력 신호와 제 1 선택 신호에 응답하여, 글로벌 데이터 라인과 상기 제 1 입출력 패스 선택 회로의 제 1 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하기 위한 제 1 선택부; 및
상기 데이터 입력 신호에 응답하여 데이터 입출력 단자와 상기 글로벌 데이터 라인의 사이에 입력 패스 또는 출력 패스를 제공하는 글로벌 데이터 라인 선택회로
를 포함하는 데이터 입출력 회로.
제 1항에 있어서,
상기 데이터 입력 신호에 응답하여 제 2 로컬 데이터 라인과 제 2 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하는 제 2 입출력 패스 선택 회로; 및
상기 데이터 입력 신호와 제 2 선택 신호에 응답하여, 상기 글로벌 데이터 라인과 상기 제 2 입출력 패스 선택 회로의 제 2 노드 사이에 데이터 입력 패스 또는 출력 패스를 제공하기 위한 제 2 선택부를 더 포함하는 데이터 입출력 회로.
제 2항에 있어서,
상기 제 1 선택 신호와 상기 제 2 선택 신호는 교번적으로 인가되는 것을 특징으로 하는 데이터 입출력 회로.
제 1항에 있어서,
상기 제 1 입출력 패스 제공회로는,
상기 데이터 입력신호에 응답하여 제 1 노드에서 상기 제 1 로컬 데이터 라인으로 데이터를 입력하기 위한 입력 패스를 제공하는 제 1 삼상(tri-state) 인버터; 및
반전된 상기 데이터 입력신호에 응답하여 상기 제 1 로컬 데이터 라인에서 상기 제 1 노드로 데이터를 출력하기 위한 출력패스를 제공하는 제 2 삼상 인버터를 포함하는 데이터 입출력 회로.
제 4항에 있어서,
상기 제 1 선택부는,
상기 데이터 입력신호와 상기 제 1 선택신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 1 노드로 데이터를 입력하기 위한 입력패스를 제공하는 제 1 입력패스선택 회로; 및
반전된 상기 데이터 입력신호와 상기 제 1 선택신호에 응답하여 상기 제 1 노드에서 상기 글로벌 데이터 라인으로 데이터를 출력하기 위한 출력 패스를 제공하는 제 1 출력 패스 선택 회로를 포함하는 데이터 입출력 회로.
제 5항에 있어서,
상기 제 1 입력 패스 선택회로는,
상기 데이터 입력 신호와 상기 제 1 선택신호를 논리 조합하여 입력 인에이블 신호를 생성하는 제 1 논리 조합부, 및
상기 입력 인에이블 신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 1 노드로 데이터를 입력하기 위한 입력 패스를 제공하는 제 3 삼상 인버터를 포함하는 데이터 입출력 회로.
제 6항에 있어서,
상기 제 1 논리 조합부는,
상기 데이터 입력 신호와 상기 제 1 선택신호를 낸드 조합하는 제 1 낸드 게이트와,
상기 제 1 낸드 게이트의 출력을 반전하여 상기 입력 인에이블 신호로 출력하는 제 1 인버터를 포함하는 데이터 입출력 회로.
제 5항에 있어서,
상기 제 1 출력 패스 선택회로는,
반전된 상기 데이터 입력 신호와 상기 제 1 선택신호를 논리 조합하여 출력 인에이블 신호를 생성하는 제 2 논리 조합부, 및
상기 출력 인에이블 신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 1 노드로 데이터를 입력하기 위한 출력 패스를 제공하는 제 4 삼상 인버터를 포함하는 데이터 입출력 회로.
제 8항에 있어서,
상기 제 2 논리 조합부는,
상기 데이터 입력 신호를 반전하여 출력하는 제 2 인버터;
상기 제 2 인버터의 출력과 상기 제 1 선택신호를 낸드 조합하는 제 2 낸드 게이트; 및
상기 제 2 낸드 게이트의 출력을 반전하여 상기 출력 인에이블 신호로 출력하는 제 3 인버터를 포함하는 데이터 입출력 회로.
제 2항에 있어서,
상기 제 2 입출력 패스 제공회로는,
상기 데이터 입력신호에 응답하여 제 2 노드에서 상기 제 2 로컬 데이터 라인으로 데이터를 입력하기 위한 입력 패스를 제공하는 제 5 삼상(tri-state) 인버터; 및
반전된 상기 데이터 입력신호에 응답하여 상기 제 2 로컬 데이터 라인에서 상기 제 2 노드로 데이터를 출력하기 위한 출력패스를 제공하는 제 6 삼상 인버터를 포함하는 데이터 입출력 회로.
제 10항에 있어서,
상기 제 2 선택부는,
상기 데이터 입력신호와 상기 제 2 선택신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 2 노드로 데이터를 입력하기 위한 입력패스를 제공하는 제 2 입력패스선택 회로; 및
반전된 상기 데이터 입력신호와 상기 제 2 선택신호에 응답하여 상기 제 2 노드에서 상기 글로벌 데이터 라인으로 데이터를 출력하기 위한 출력 패스를 제공하는 제 2 출력 패스 선택 회로를 포함하는 데이터 입출력 회로.
제 10항에 있어서,
상기 제 2 입력 패스 선택회로는,
상기 데이터 입력 신호와 상기 제 2 선택신호를 논리 조합하여 입력 인에이블 신호를 생성하는 제 3 논리 조합부, 및
상기 입력 인에이블 신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 2 노드로 데이터를 입력되는 데이터를 풀업 또는 풀다운하여 전달하기 위한 입력 패스를 제공하는 제 7 삼상 인버터를 포함하는 데이터 입출력 회로.
제 12항에 있어서,
상기 제 3 논리 조합부는,
상기 데이터 입력 신호와 상기 제 2 선택신호를 낸드 조합하는 제 3 낸드 게이트와,
상기 제 3 낸드 게이트의 출력을 반전하여 상기 입력 인에이블 신호로 출력하는 제 4 인버터를 포함하는 데이터 입출력 회로.
제 11항에 있어서,
상기 제 2 출력 패스 선택회로는,
반전된 상기 데이터 입력 신호와 상기 제 2 선택신호를 논리 조합하여 입력 인에이블 신호를 생성하는 제 4 논리 조합부, 및
상기 입력 인에이블 신호에 응답하여 상기 글로벌 데이터 라인에서 상기 제 2 노드로 입력되는 데이터를 풀업 또는 풀다운 하여 전달하는 제 8 삼상 인버터를 포함하는 데이터 입출력 회로.
제 14항에 있어서,
상기 제 4 논리 조합부는,
상기 데이터 입력 신호를 반전하여 출력하는 제 5 인버터와,
상기 제 5 인버터의 출력과 상기 제 2 선택신호를 낸드 조합하는 제 4 낸드 게이트와,
상기 제 4 낸드 게이트의 출력을 반전하여 상기 입력 인에이블 신호로 출력하는 제 6 인버터를 포함하는 데이터 입출력 회로.
제 1항에 있어서,
상기 글로벌 데이터 라인 선택회로는,
상기 데이터 입력 신호에 응답하여, 상기 데이터 입출력 단자에서 상기 글로벌 데이터 라인으로 데이터를 입력하기 위한 입력 패스를 제공하기 위한 제 9 삼상 인버터; 및
반전된 상기 데이터 입력신호에 응답하여 상기 글로벌 데이터 라인에서 상기 데이터 입출력 단자로 데이터를 출력하기 위한 출력 패스를 제공하기 위한 제 10 삼상 인버터를 포함하는 데이터 입출력 회로.