KR100909631B1 - 글로벌 입출력 라인의 리피터 - Google Patents

글로벌 입출력 라인의 리피터 Download PDF

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Abstract

본 발명은 중계방향 제어신호에 응답하여 글로벌 입출력 라인을 구동하는 제1드라이버와 제2드라이버를 포함하는 제1구동부와, 상기 글로벌 입출력 라인의 데이터 신호에 따라 선택적으로 상기 제1드라이버 또는 제2드라이버의 출력신호에 응답하여 상기 글로벌 입출력 라인을 구동하는 제2구동부를 포함하는 글로벌 입출력 라인의 리피터에 관한 것이다.
리피터, 드라이버, 글로벌 입출력 라인

Description

글로벌 입출력 라인의 리피터{REPEATER OF GLOBAL INPUT/OUTPUT LINE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 글로벌 입출력 라인의 리피터에 관한 것이다.
반도체 메모리 소자에서 글로벌 입/출력 라인은 리드 또는 라이트 동작시 입/출력 핀과 메모리 코어 사이에 데이터를 전달하기 위한 데이터 전송 라인이다.
이러한 글로벌 입/출력 라인이 긴 경우, 로드가 크기 때문에 리드 또는 라이트 동작시 글로벌 입출력 라인에 실린 데이터 신호의 스윙이 늘어지게 되며, 이는 동작 마진을 열화시키는 요인이 된다.
이 경우, 글로벌 입출력 라인의 중간에 리피터를 두어 로드를 분산시켜 동작 속도를 개선하는데, 어느 뱅크에 대해 리드 또는 라이트를 하느냐에 따라 리피터에 연결된 양 방향의 글로벌 입출력 라인에서 한쪽 방향만으로 데이터를 전달할 필요가 있다.
도 1 은 종래 기술에 의한 글로벌 입출력 라인의 리피터 회로도이다.
도 1 에 도시한 바와 같이, 종래 기술에 의한 글로벌 입출력 라인의 리피터는 단순 인버터 로직으로 구성되어 있다.
먼저, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터를 전달하는 경우에 대하여 설명하면 다음과 같다.
제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터를 전달하는 경우 제1 중계방향 제어신호(CTRL)는 하이레벨이고, 제2 중계방향 제어신호(CTRLB)는 로우레벨이다. 하이레벨의 제1 중계방향 제어신호(CTRL) 및 로우레벨의 제2 중계방향 제어신호(CTRLB)에 의해 NMOS 트랜지스터들(N1, N2) 및 PMOS 트랜지스터들(P1, P2)이 턴온된다. 따라서, 제1 글로벌 입출력 라인(A)의 데이터가 제2 글로벌 입출력 라인(B)으로 전달된다. 한편, NMOS 트랜지스터들(N3, N4) 및 PMOS 트랜지스터들(P3, P4)은 턴오프되어 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터가 전달되는 것을 차단한다.
삭제
그리고, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터를 전달하는 경우를 설명하면 다음과 같다.
제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터를 전달하는 경우 제1 중계방향 제어신호(CTRL)는 로우레벨이고, 제2 중계방향 제어신호(CTRLB)는 하이레벨이다. 로우레벨의 제1 중계방향 제어신호(CTRL) 및 하이레벨의 제2 중계방향 제어신호(CTRLB)에 의해 NMOS 트랜지스터들(N3, N4) 및 PMOS 트랜지스터들(P3, P4)이 턴온된다. 따라서, 제2 글로벌 입출력 라인(B)의 데이터가 제1 글로벌 입출력 라인(A)으로 전달된다. 한편, NMOS 트랜지스터들(N1, N2) 및 PMOS 트랜지스터들(P1, P2)은 턴오프되어 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터가 전달되는 것을 차단한다.
앞서 설명한 바와 같이, 글로벌 입출력 라인의 리피터는 데이터를 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로, 즉 양방향으로 전달가능하다.
그러나, 종래기술에 따른 글로벌 입출력 라인의 리피터는 단순 인버터의 구조이므로, 전류를 많이 사용하는 단점과 지연 시간이 증가하는 단점이 있었다. 즉, 리피터에서 드라이버의 역할을 하는 PMOS 트랜지스터들(P2, P3) 및 NMOS 트랜지스터들(N2, N3)가 시리즈로 구성되어 있어 MOS 트랜지스터의 구동력이 반으로 줄기 때문이다.
따라서, 본 발명은 전류 소모와 지연시간을 줄일 수 있는 글로벌 입출력 라인의 리피터를 제시한다.
이러한 본 발명은 중계방향 제어신호에 응답하여 글로벌 입출력 라인을 구동하는 제1드라이버와 제2드라이버를 포함하는 제1구동부와, 상기 글로벌 입출력 라인의 데이터 신호에 따라 선택적으로 상기 제1드라이버 또는 제2드라이버의 출력신호에 응답하여 상기 글로벌 입출력 라인을 구동하는 제2구동부를 포함한다.
그리고, 본 발명은 중계방향 제어신호에 응답하여 글로벌 입출력 라인을 구동하는 제1드라이버와 제2드라이버를 포함하는 제1구동부와, 상기 글로벌 입출력 라인의 데이터 신호에 따라 선택적으로 상기 제1드라이버 또는 제2드라이버의 출력신호에 응답하여 상기 글로벌 입출력 라인을 구동하는 제2구동부와, 상기 중계방향 제어신호에 응답하여 글로벌 입출력 라인을 구동하는 제3드라이버와 제4드라이버를 포함하는 제3구동부와, 상기 글로벌 입출력 라인의 데이터 신호에 따라 선택적으로 상기 제3드라이버 또는 제4드라이버의 출력신호에 응답하여 상기 글로벌 입출력 라인을 구동하는 제4구동부를 포함하고, 상기 중계방향 제어신호에 따라 선택적으로 상기 제1구동부와 제2구동부 또는 상기 제3구동부와 제4구동부가 상기 글로벌 입출력 라인을 구동하는 글로벌 입출력 라인의 리피터을 제시한다.
이와 같이 구성된 본 발명의 글로벌 입출력 라인의 리피터는 양방향성을 유지하면서 소비되는 전류를 줄일 수 있고, 데이터간에 발생할 수 있는 지연시간을 줄일 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명에 의한 글로벌 입출력 라인의 리피터 회로도이다.
도 2 에 도시한 바와 같이, 본 발명은 제1 구동부(1), 제1 구동 제어부(5), 제2 구동부(2), 제3 구동부(3), 제2 구동 제어부(6) 및 제4 구동부(4)를 포함한다. 제1 구동부(1)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제1 노드(Node A)를 구동하는 제1 드라이버(11)와, 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제2 노드(Node B)를 구동하는 제2 드라이버(12)로 구성된다. 이때, 제1 중계방향 제어신호(CTRL)는 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터 신호를 전달하는 경우 하이레벨이고, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터 신호를 전달하는 경우 로우레벨로 레벨천이하는 신호이다. 또한, 제2 중계방향 제어신호(CTRLB)는 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터 신호를 전달하는 경우 로우레벨이고, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터 신호를 전달하는 경우 하이레벨로 레벨천이하는 신호이다.
제1 드라이버(11)는 제2 중계방향 제어신호(CTRLB)에 응답하여 턴온되어 인에이블되는 PMOS 트랜지스터(P20), 제1 글로벌 입출력 라인(A)의 데이터 신호를 입력받아 제1 노드(Node A)를 풀업구동하는 PMOS 트랜지스터(P21), 제1 글로벌 입출력 라인(A)의 데이터 신호를 입력받아 제1 노드(Node A)를 풀다운구동하는 NMOS 트랜지스터(N20) 및 제1 중계방향 제어신호(CTRL)에 응답하여 턴온되어 인에이블되는 NMOS 트랜지스터(N21)로 구성된다. 제2 드라이버(12)는 제2 중계방향 제어신호(CTRLB)에 응답하여 턴온되어 인에이블되는 PMOS 트랜지스터(P22), 제1 글로벌 입출력 라인(A)의 데이터 신호를 입력받아 제2 노드(Node B)를 풀업구동하는 PMOS 트랜지스터(P23), 제1 글로벌 입출력 라인(A)의 데이터 신호를 입력받아 제2 노드(Node B)를 풀다운구동하는 NMOS 트랜지스터(N22) 및 제1 중계방향 제어신호(CTRL)에 응답하여 턴온되어 인에이블되는 NMOS 트랜지스터(N23)로 구성된다.
제1 구동 제어부(5)는 전원전압단(VCC)과 제1 노드(Node A) 사이에 연결되어, 제1 중계방향 제어신호(CTRL)에 응답하여 제1 노드(Node A)를 풀업 구동하는 PMOS 트랜지스터(P24) 및 제2 노드(Node B)와 접지단(gnd) 사이에 연결되어, 제2 중계방향 제어신호(CTRLB)에 응답하여 제2 노드(Node B)를 풀다운 구동하는 NMOS 트랜지스터(N24)로 구성된다. 제1 구동 제어부(5)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제1 노드(Node A) 또는 제2 노드(Node B)를 선택적으로 구동한다.
제2 구동부(2)는 전원전압단(VCC)과 제2 글로벌 입출력 라인(B) 사이에 연결되어, 제1 노드(Node A)의 출력신호에 응답하여 제2 글로벌 입출력 라인(B)을 풀업 구동하는 PMOS 트랜지스터(P25) 및 제2 글로벌 입출력 라인(B)과 접지단(gnd) 사이에 연결되어, 제2 노드(Node B)의 출력신호에 응답하여 제2 글로벌 입출력 라인(B)을 풀다운구동하는 NMOS 트랜지스터(N25)로 구성된다.
제3 구동부(3)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제3 노드(Node C)를 구동하는 제3 드라이버(31)와, 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제4 노드(Node D)를 구동하는 제4 드라이버(32)로 구성된다. 제3 드라이버(31)는 제1 중계방향 제어신호(CTRL)에 응답하여 턴온되어 인에이블되는 PMOS 트랜지스터(P26), 제2 글로벌 입출력 라인(B)의 데이터 신호를 입력받아 제3 노드(Node C)를 풀업구동하는 PMOS 트랜지스터(P27), 제2 글로벌 입출력 라인(B)의 데이터 신호를 입력받아 제3 노드(Node C)를 풀다운구동하는 NMOS 트랜지스터(N26) 및 제2 중계방향 제어신호(CTRLB)에 응답하여 턴온되어 인에이블되는 NMOS 트랜지스터(N27)로 구성된다. 제4 드라이버(32)는 제1 중계방향 제어신호(CTRL)에 응답하여 턴온되어 인에이블되는 PMOS 트랜지스터(P28), 제2 글로벌 입출력 라인(B)의 데이터 신호를 입력받아 제4 노드(Node D)를 풀업구동하는 PMOS 트랜지스터(P29), 제2 글로벌 입출력 라인(B)의 데이터 신호를 입력받아 제4 노드(Node D)를 풀다운구동하는 NMOS 트랜지스터(N28) 및 제2 중계방향 제어신호(CTRLB)에 응답하여 턴온되어 인에이블되는 NMOS 트랜지스터(N29)로 구성된다.
제2 구동 제어부(6)는 전원전압단(VCC)과 제3 노드(Node C) 사이에 연결되어, 제2 중계방향 제어신호(CTRLB)에 응답하여 제3 노드(Node C)를 풀업 구동하는 PMOS 트랜지스터(P30) 및 제4 노드(Node D)와 접지단(gnd) 사이에 연결되어, 제1 중계방향 제어신호(CTRL)에 응답하여 제4 노드(Node D)를 풀다운 구동하는 NMOS 트랜지스터(N30)로 구성된다. 제2 구동 제어부(6)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제3 노드(Node C) 또는 제4 노드(Node D)를 선택적으로 구동한다.
제4 구동부(4)는 전원전압단(VCC)과 제1 글로벌 입출력 라인(A) 사이에 연결되어, 제3 노드(Node C)의 출력신호에 응답하여 제1 글로벌 입출력 라인(A)을 풀업 구동하는 PMOS 트랜지스터(P31) 및 제1 글로벌 입출력 라인(A)과 접지단(gnd) 사이에 연결되어, 제4 노드(Node D)의 출력신호에 응답하여 제1 글로벌 입출력 라인(A)을 풀다운구동하는 NMOS 트랜지스터(N31)로 구성된다.
이때, 제1 구동부(1)와 제2 구동부(2) 또는 제3 구동부(3)와 제4 구동부(4)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 따라 선택적으로 제1 또는 제2 글로벌 입출력 라인(A, B)을 구동한다.
이와 같이 구성된 글로벌 입출력 라인의 리피터의 동작을 설명하되, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터를 전달하는 경우와 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터를 전달하는 경우로 나누어 설명하면 다음과 같다.
삭제
삭제
삭제
삭제
삭제
이하, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터를 전달하는 경우 글로벌 입출력 라인의 리피터의 동작을 설명한다.
우선, 제1 구동부(1)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제1 글로벌 입출력 라인(A)의 데이터 신호를 입력받아 제1 노드(Node A) 및 제2 노드(Node B)를 구동한다. 이때, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터 신호를 전달하는 경우 제1 중계방향 제어신호(CTRL)는 하이레벨이고, 제2 중계방향 제어신호(CTRLB)는 로우레벨이므로, 제1 드라이버(11)의 NMOS 트랜지스터(N21) 및 PMOS 트랜지스터(P20)와, 제2 드라이버(12)의 NMOS 트랜지스터(N23) 및 PMOS 트랜지스터(P22)가 턴온되어, 제1 노드(Node A) 및 제2 노드(Node B)를 구동한다. 좀 더 구체적으로, 제1 글로벌 입출력 라인(A)의 데이터 신호가 하이레벨인 경우 NMOS 트랜지스터들(N20, N22)가 턴온되어 제1 노드(Node A) 및 제2 노드(Node B)는 로우레벨로 구동되고, 제1 글로벌 입출력 라인(A)의 데이터 신호가 로우레벨인 경우 PMOS 트랜지스터들(P21, P23)가 턴온되어 제1 노드(Node A) 및 제2 노드(Node B)는 하이레벨로 구동된다.
다음으로, 제1 구동 제어부(5)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제1 노드(Node A) 또는 제2 노드(Node B)를 선택적으로 구동한다. 좀 더 구체적으로, 하이레벨의 제1 중계방향 제어신호(CTRL)에 의해 PMOS 트랜지스터(P24)는 턴오프되고, 로우레벨의 제2 중계방향 제어신호(CTRLB)에 의해 NMOS 트랜지스터(N24)가 턴오프된다.
다음으로, 제2 구동부(2)는 제1 노드(Node A) 및 제2 노드(Node B)의 출력신호에 응답하여 제2 글로벌 입출력 라인(B)을 구동한다. 좀 더 구체적으로 제1 노드(Node A) 및 제2 노드(Node B)의 신호가 하이레벨이면 NMOS 트랜지스터(N25)가 턴온되어 제2 글로벌 입출력 라인(B)을 로우레벨로 구동하고, 제1 노드(Node A) 및 제2 노드(Node B)의 신호가 로우레벨이면 PMOS 트랜지스터(P25)가 턴온되어 제2 글로벌 입출력 라인(B)을 하이레벨로 구동한다. 한편, 하이레벨의 제1 중계방향 제어신호(CTRL) 및 로우레벨의 제2 중계방향 제어신호(CTRLB)에 의해 제2 구동 제어부(6)가 제3 노드(Node C)를 풀업구동하고, 제4 노드(Node D)를 풀다운구동하여 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)를 턴오프시켜 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터 신호가 전달되는 것을 차단한다.
이하, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터를 전달하는 경우 글로벌 입출력 라인의 리피터의 동작을 설명한다.
우선, 제3 구동부(3)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제2 글로벌 입출력 라인(B)의 데이터 신호를 입력받아 제3 노드(Node C) 및 제4 노드(Node D)를 구동한다. 이때, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터 신호를 전달하는 경우 제1 중계방향 제어신호(CTRL)는 로우레벨이고, 제2 중계방향 제어신호(CTRLB)는 하이레벨이므로, 제3 드라이버(31)의 NMOS 트랜지스터(N27) 및 PMOS 트랜지스터(P26)와, 제2 드라이버(32)의 NMOS 트랜지스터(N29) 및 PMOS 트랜지스터(P28)가 턴온되어, 제3 노드(Node C) 및 제4 노드(Node D)를 구동한다. 좀 더 구체적으로, 제2 글로벌 입출력 라인(B)의 데이터 신호가 하이레벨인 경우 NMOS 트랜지스터들(N26, N28)가 턴온되어 제3 노드(Node C) 및 제4 노드(Node D)는 로우레벨로 구동되고, 제2 글로벌 입출력 라인(B)의 데이터 신호가 로우레벨인 경우 PMOS 트랜지스터들(P27, P29)가 턴온되어 제3 노드(Node C) 및 제4 노드(Node D)는 하이레벨로 구동된다.
다음으로, 제2 구동 제어부(6)는 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제3 노드(Node C) 또는 제4 노드(Node D)를 선택적으로 구동한다. 좀 더 구체적으로, 하이레벨의 제2 중계방향 제어신호(CTRLB)에 의해 PMOS 트랜지스터(P30)가 턴오프되고, 로우레벨의 제1 중계방향 제어신호(CTRL)에 의해 NMOS 트랜지스터(N30)는 턴오프된다.
다음으로, 제4 구동부(4)는 제3 노드(Node C) 및 제4 노드(Node D)의 출력신호에 응답하여 제1 글로벌 입출력 라인(A)을 구동한다. 좀 더 구체적으로 제3 노드(Node C) 및 제4 노드(Node D)의 신호가 하이레벨이면 NMOS 트랜지스터(N31)가 턴온되어 제1 글로벌 입출력 라인(A)을 로우레벨로 구동하고, 제3 노드(Node C) 및 제4 노드(Node D)의 신호가 로우레벨이면 PMOS 트랜지스터(P31)가 턴온되어 제1 글로벌 입출력 라인(A)을 하이레벨로 구동한다. 한편, 로우레벨의 제1 중계방향 제어신호(CTRL) 및 하이레벨의 제2 중계방향 제어신호(CTRLB)에 의해 제1 구동 제어부(5)가 제1 노드(Node A)를 풀업구동하고, 제2 노드(Node B)를 풀다운구동하여 PMOS 트랜지스터(P25) 및 NMOS 트랜지스터(N25)를 턴오프시켜 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터 신호가 전달되는 것을 차단한다.
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이상을 정리하면 본 실시예의 글로벌 입출력 라인의 리피터는 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터를 전달하는 경우 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제3 노드(Node C) 및 제4 노드(Node D)를 제어하는 제2 구동 제어부(6)를 통해 제4 구동부(4)의 구동을 차단시킴으로써, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터가 전달되지 않아 전류소모를 감소시킬 수 있다. 또한, 제2 글로벌 입출력 라인(B)에서 제1 글로벌 입출력 라인(A)으로 데이터를 전달하는 경우 제1 및 제2 중계방향 제어신호(CTRL, CTRLB)에 응답하여 제1 노드(Node A) 및 제2 노드(Node B)를 제어하는 제1 구동 제어부(5)를 통해 제2 구동부(2)의 구동을 차단시킴으로써, 제1 글로벌 입출력 라인(A)에서 제2 글로벌 입출력 라인(B)으로 데이터가 전달되지 않아 전류소모를 감소시킬 수 있다.
도 1 은 종래 기술에 의한 글로벌 입출력 라인의 리피터 회로도이다.
도 2 는 본 발명에 의한 글로벌 입출력 라인의 리피터 회로도이다.

Claims (14)

  1. 중계방향 제어신호에 응답하여 인에이블되어, 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 제1 및 제2 노드를 제어하는 제1 구동부;
    상기 중계방향 제어신호에 응답하여 상기 제1 또는 제2 노드를 선택적으로 구동하는 구동 제어부; 및
    상기 제1 및 제2 노드의 신호에 응답하여 제2 글로벌 입출력 라인을 구동하는 제2 구동부를 포함하는 글로벌 입출력 라인의 리피터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 구동 제어부는
    상기 중계방향 제어신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업 구동부; 및
    상기 중계방향 제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 풀다운구동부를 포함하는 글로벌 입출력 라인의 리피터.
  4. 제 1 항에 있어서, 상기 제1 구동부는
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제1 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제1 노드를 풀업구동하는 제2 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제1 노드를 풀다운구동하는 제1 풀다운소자; 및
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제2 풀다운소자를 포함하는 글로벌 입출력 라인의 리피터.
  5. 제 1 항에 있어서, 상기 제1 구동부는
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제1 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제2 노드를 풀업구동하는 제2 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제2 노드를 풀다운구동하는 제1 풀다운소자; 및
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제2 풀다운소자를 포함하는 글로벌 입출력 라인의 리피터.
  6. 제 1 항에 있어서, 상기 제2 구동부는
    상기 제1 노드의 출력신호에 응답하여 상기 제2 글로벌 입출력 라인을 풀업구동하는 풀업 구동부; 및
    상기 제2 노드의 출력신호에 응답하여 상기 제2 글로벌 입출력 라인을 풀다운구동하는 풀다운 구동부를 포함하는 글로벌 입출력 라인의 리피터.
  7. 중계방향 제어신호에 응답하여 인에이블되어, 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 제1 및 제2 노드를 제어하는 제1 구동부;
    상기 제1 및 제2 노드의 신호에 응답하여 제2 글로벌 입출력 라인을 구동하는 제2 구동부;
    상기 중계방향 제어신호에 응답하여 인에이블되어, 상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 제3 및 제4 노드를 제어하는 제3 구동부; 및
    상기 제3 및 제4 노드의 신호에 응답하여 상기 제2 글로벌 입출력 라인을 구동하는 제4 구동부를 포함하되,
    상기 중계방향 제어신호에 따라 선택적으로 상기 제1 구동부와 상기 제2 구동부 또는 상기 제3 구동부와 상기 제4 구동부가 상기 제2 글로벌 입출력 라인을 구동하는 글로벌 입출력 라인의 리피터.
  8. 제 7 항에 있어서,
    상기 중계방향 제어신호에 응답하여 상기 제1 또는 제2 노드를 선택적으로 구동하는 제1 구동 제어부; 및
    상기 중계방향 제어신호에 응답하여 상기 제3 또는 제4 노드를 선택적으로 구동하는 제2 구동 제어부를 더 포함하는 글로벌 입출력 라인의 리피터.
  9. 제 8 항에 있어서, 상기 제1 구동 제어부는
    상기 중계방향 제어신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업 구동부; 및
    상기 중계방향 제어신호에 응답하여 상기 제2 노드를 풀다운구동하는 풀다운구동부를 포함하는 글로벌 입출력 라인의 리피터.
  10. 제 8 항에 있어서, 상기 제2 구동 제어부는
    상기 중계방향 제어신호에 응답하여 상기 제3 노드를 풀업구동하는 풀업 구동부; 및
    상기 중계방향 제어신호에 응답하여 상기 제4 노드를 풀다운구동하는 풀다운구동부를 포함하는 글로벌 입출력 라인의 리피터.
  11. 제 7 항에 있어서, 상기 제1 구동부는
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제1 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제1 노드를 풀업구동하는 제2 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제1 노드를 풀다운구동하는 제1 풀다운소자;
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제2 풀다운소자;
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제3 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제2 노드를 풀업구동하는 제4 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제2 노드를 풀다운구동하는 제3 풀다운소자; 및
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제4 풀다운소자를 포함하는 글로벌 입출력 라인의 리피터.
  12. 제 7 항에 있어서, 상기 제3 구동부는
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제1 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제3 노드를 풀업구동하는 제2 풀업소자;
    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제3 노드를 풀다운구동하는 제1 풀다운소자;
    상기 중계방향 제어신호에 응답하여 턴온되어 인에이블되는 제2 풀다운소자;
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    상기 제1 글로벌 입출력 라인의 데이터 신호를 입력받아 상기 제4 노드를 풀다운구동하는 제3 풀다운소자; 및
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  13. 제 7 항에 있어서, 상기 제2 구동부는
    상기 제1 노드의 출력신호에 응답하여 상기 제2 글로벌 입출력 라인을 풀업구동하는 풀업 구동부; 및
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